CN1137174A - 分析半导体器件的缺陷的方法 - Google Patents

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Abstract

提供一种分析半导体器件的缺陷的方法，以便鉴定在制造工艺过程进行中产生的缺陷是否导致器件工作时的电气故障、以及鉴定引起电器故障的缺陷产生在哪一个工艺步骤中，该方法包括以下步骤：测量在每个工艺步骤中产生的实际缺陷的位置；将所述实际缺陷的位置变换成逻辑行/列地址数据；以及将从实际缺陷的位置变换来的逻辑行/列地址数据与在全部工艺步骤完成后测量得到的电气故障数据进行比较。

Description

分析半导体器件的缺陷的方法
本发明涉及一种分析半导体器件的缺陷的方法，更具体地说，涉及通过将器件制造时产生的缺陷与整个工艺过程完成后由电气测量获得的电气故障信息进行比较而容易地分析器件故障的原因和产生所述器件故障的工艺步骤的一种方法。
通常，将由检测加工缺陷的装置获得的缺陷数据分成两种类型。由缺陷检查装置在器件制造工艺过程正进行时检测到的第一类缺陷数据表明缺陷的实际位置和尺寸，而在整个工艺过程完成之后由电气检查装置检测到的第二类缺陷数据，即，电气故障，用逻辑行/列地址表示电气故障位置。
虽然上述两类数据表明了由器件的制造工艺产生的缺陷，但是，由于不可能把第一类缺陷数据同第二类缺陷数据进行比较、所以这两类数据不能反演。因此，使用不能反演的两种类型的数据的普通检测方法的问题在于：用两类缺陷数据进行重复的缺陷分析是多余的，因此难于知道器件制造时所产生的缺陷是否产生电气故障，同时必须需要一种反工艺(deprocess)来鉴定在哪个工艺步骤中产生的缺陷引起所述电气故障。
本发明的目的是提供一种用于鉴定在制造工艺正进行时产生的缺陷是否导致该器件工作时的电气故障的方法。
本发明的另一个目的是提供一种用于鉴定在哪一个工艺步骤中产生的缺陷导致电气故障。
本发明的一个方面提供一种用于分析半导体器件的缺陷的方法，该方法包括以下步骤：
测量每个工艺步骤中产生的实际缺陷的位置；把所述实际缺陷的位置转换成逻辑行/列地址数据；以及将由所述实际缺陷的位置转换的所述逻辑行/列地址数据与全部工艺过程完成后测量得到的电气故障数据进行比较。
从以下参照附图对实施例的描述中可以明白本发明的其他目的和方面。
图1是说明本发明的坐标变换的流程图；
图2是本发明的16M动态随机存取存储器(DRAM)的布局图；以及
图3是表示用扫描电子显微镜(SEM)拍摄的器件中所产生的缺陷照片。
下面将参考图1至3详细地描述本发明的实施例。
首先，本发明将在制造工艺过程中产生的加工缺陷数据(第一类缺陷数据)和不能与加工缺陷数据直接比较的电气检测数据(第二类缺陷数据)变换成可以进行比较的相同类型的两种数据，以便能够考察所述加工缺陷数据与所述电气检测数据之间的关系。也就是说，在使加工缺陷数据变换成行/列地址值之后，将这两类数据进行比较。利用以上的数据变换，检查员可以鉴定所述加工缺陷是否导致在全部工艺步骤完成后所发生的电气故障，以及导致所述电气故障的加工缺陷是在哪一个工艺步骤中产生的。
图1说明如何把由缺陷测量装置(下文称为KLA装置)在制造器件时测得的实际位置坐标值(加工缺陷)变换成电气测量数据。
如图1中所示，通过利用KLA缺陷数据和器件的布局信息检查所述缺陷存在于哪一个单元阵列区段(cell array block)中以及所述缺陷与哪个行/列相联系将所述缺陷位置值变换成行/列地址值。下面将进行更详细的描述。
<KLA缺陷数据>
如表<1>中所示，把KLA缺陷数据表示成直角坐标系统上离开基准点的实际的位置(LOC-X，LOC-Y)以及尺寸(尺寸-X，尺寸-Y)。
                   表<1>
        缺陷的实际位置，(LOC-X，LOC-Y)
        缺陷的尺寸，(尺寸-X，尺寸-Y)
<布局信息>
例如，可以用图2中所示的表示16M DRAM的布局，而表<2>表示布局信息的内容。a  基准点坐标           §(Ax，Ay)(Bx，By)(Cx，Cy)(Dx，Dy)b  4M区段(大区段)       编号：L-BLK-NO
                    编号：M-BLK-NOc  256K区段(中区段)     尺寸：M-BLK-X，M-BLK-Y
                    间隔：M-BLK-S
                    编号：S-BLK-NOd  16K区段(小区段)      尺寸：S-BLK-X，S-BLK-Y
                    间隔：S-BLK-Se  单元                 尺寸：CELL-X，CELL-Y
表<2>的数据值表示成任意字符。
在布局信息中，器件的行/列地址值从每个单元阵列区段的基准点开始递增，而这些基准点(图2中A、B、C和D)的坐标值表示成((Ax，Ay)(Bx，By)(Cx，Cy)(Dx，Dy)。
如图2中所示，在16M DRAM的情况下，所述排列如下：
16M区段＝4M区段×4
4M区段＝256K区段×16
256K区段＝16K区段×16
如表<2>的项目b、c和d中所示，需要关于每个区段的尺寸、区段之间的间隔以及单个单元的尺寸的信息，在所述布局信息中，所述单个单元如表<2>的项目e中所示。
<缺陷的位置>
下表<3>说明用于按照项目a、b和c的指令寻找由KLA装置检测到的缺陷的位置的指令。
                        表<3>
a.L_BLK_NO：IF[LOC_X＞(Ax+Dx)/2)&(LOC_Y＞(Ay+By)/2)]→L_BLK_NO＝DQ0
b.M_BLK_NO＝TRUNC[(LOC_Y-Ay)/(M_BLK_Y+M_BLK_S)]
c.S_BLK_NO＝TRUNC[(Ax-LOC_X)/(S_BLK_X+S_BLK_S)]
a.利用表示缺陷位置的KLA缺陷数据(LOC-X，LOC-Y)和单元阵列基准点(A、B、C、D)的坐标值(Ax，Ay)(Bx，By)(Cx，Cy)(Dx，DY)计算所述缺陷存在于4个4M区段中的哪一个。
b.计算所述缺陷存在于16个256K区段中的哪一个。
c.计算所述缺陷存在于16个16K区段中的哪一个。
<坐标变换>
在计算所述加工缺陷存在于单元阵列区段中的哪一个之后，利用下面的表<4>把所述缺陷的位置变换成除去冗余(或者伪的)行/列(KR/KC)的行/列地址值，以便缺陷的位置可以和单元阵列相对应。
                      表<4>
a.行地址＝[{(LOC_Y-Ay)-(M_BLK_S×M_BLK_NO)}/CELL_Y]*2+KRKR：冗余行
b.列地址＝[{(Ax-LOC_X)-(S_BLK_S×S_BLK_NO)}/2(2*CELL_X]+KRKC：冗余行
由于利用表<4>的坐标变换把缺陷的位置变换成与电气检测数据相同类型的行/列地址值，所以，可以把测得的信息同布局信息进行比较。就是说，有可能鉴定所述加工缺陷是否导致电气故障。还有可能鉴定缺陷的正确位置以及该缺陷发生于哪个工艺步骤，并且，根据电气检验结果鉴定故障的类型，以致于有可能抓住与所述缺陷有关的周围的其他缺陷。
表<5>表示根据本发明的实施例分成两种类型，例如缺陷A和缺陷B的缺陷的位置。
表<5>    (微米)
工艺步骤                   缺陷的位置(X，Y)
         缺陷A        缺陷B
    ISO-PR (6139.31，10012.38)
    PI PR (6139.78，10003.95)
    IPO2-DEP (6140.66，9985.32)
    P3-PR (6136.47，10002.43) (1562.96，3060.10)
    MI-E (6136.21，10000.69) (1566.41，3064.13)
表中，ISO-PR为隔离硅衬底的光刻胶层；
PI-PR为在形成该器件中，使第一多晶硅层构图的光刻胶层；
IPO-DEP为在氧化层之间，多晶硅淀积工艺；
P3-PR为在形成该器件中，使第三多晶硅层构图的光刻胶层；
MI-E为形成该器件，使第一金属层构图的蚀刻工艺。
此时，在完成制造工艺步骤之后，把电气检验数据的结果示于下面的表<6>中。
                        表<6>
    缺陷A′     缺陷B′
DQ1(A00-AFF，01B-01C)(A42-A43，000-3FF) DQ3(68D-68E，1E6-1E7)
*DQ1和DQ3是输入输出端口，以及用16进制记数法表示所述行/列地址值。
表<7>表示当利用表<4>的坐标变换把加工缺陷数据变换成行/列地址值时的变换后的数据。
表<7>
    缺陷A     缺陷B
    DQ1(A42，01B)     DQ3(68D，1E6)
把电气检验数据同已经变换成16进制记数法的加工缺陷数据进行比较，检查员可以鉴定：由电气检验发现的事故，即，缺陷A′和B′，是否分别由加工缺陷A和B引起。于是，检查员可以鉴定：缺陷A是否引起交叉故障，因为在从ISO-PR到MI-E的所有工艺步骤中都发现缺陷A。检查员还可以鉴定缺陷B是否引起位故障(bit-fai-lure)。
图3是用扫描电子显微镜拍摄的表示器件中产生的缺陷B的照片。该照片表明，根据本发明通过对数据进行坐标变换所进行的分析与通过实际的反工艺所进行的分析是一致的。
从以上的描述可以明白，本发明在鉴定电气故障的位置方面、在不中断工艺过程情况下鉴定缺陷类型方面以及在利用快速和准确的故障分析来提高产量方面是有效的。
虽然为了说明的目的已经公开了本发明的最佳实施例，但是，技术人员可以理解：在不离开如所附的权利要求书中公开的本发明的精神和范围的情况下，各种修改、补充和替换是可能的。

Claims (2)

1、一种分析半导体器件的缺陷的方法，包括以下步骤：
测量在每个工艺步骤中产生的实际缺陷的位置，
将所述实际缺陷的位置变换成逻辑行/列地址数据，以及
将从所述实际缺陷的位置变换来的所述逻辑行/列地址数据与在全部工艺步骤完成后测量得到的电气故障数据进行比较。
2、根据权利要求1的方法，其中，将所述实际缺陷的位置变换成逻辑行/列地址数据的步骤利用了所述器件的布局信息。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100399321C (zh) * 2004-11-17 2008-07-02 台湾积体电路制造股份有限公司 统计制程分析系统、计算机执行的用于统计制程分析方法
CN100437832C (zh) * 2000-11-28 2008-11-26 株式会社艾德温特斯特 故障分析装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10188597A (ja) * 1996-12-19 1998-07-21 Advantest Corp メモリ試験装置
JP3204204B2 (ja) * 1997-11-21 2001-09-04 日本電気株式会社 論理ｌｓｉの製造プロセス診断システム、方法及び記録媒体
JP2002305223A (ja) 2001-04-05 2002-10-18 Toshiba Corp 半導体装置における座標変換システム、及び座標変換プログラム

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0750664B2 (ja) * 1983-06-23 1995-05-31 富士通株式会社 レチクルの検査方法
US4659220A (en) * 1984-10-22 1987-04-21 International Business Machines Corporation Optical inspection system for semiconductor wafers
US4697245A (en) * 1984-11-29 1987-09-29 Cbit Corporation Inspection and measuring apparatus and method
US4794647A (en) * 1985-04-08 1988-12-27 Northern Telecom Limited Automatic optical inspection system
US4965515A (en) * 1986-10-15 1990-10-23 Tokyo Electron Limited Apparatus and method of testing a semiconductor wafer
JPH071640B2 (ja) * 1987-06-03 1995-01-11 三菱電機株式会社 半導体記憶装置の欠陥救済装置
DE3728521A1 (de) * 1987-08-26 1989-03-09 Siemens Ag Anordnung und verfahren zur feststellung und lokalisierung von fehlerhaften schaltkreisen eines speicherbausteins
JP2629785B2 (ja) * 1988-02-29 1997-07-16 日本電気株式会社 半導体記憶回路装置の検査装置
JP2970855B2 (ja) * 1989-09-21 1999-11-02 株式会社日立製作所 半導体記憶装置の検査方法
JP2938584B2 (ja) * 1990-12-26 1999-08-23 株式会社日立製作所 半導体装置の検査方法および装置
US5240866A (en) * 1992-02-03 1993-08-31 At&T Bell Laboratories Method for characterizing failed circuits on semiconductor wafers
US5406367A (en) * 1993-05-10 1995-04-11 Midwest Research Institute Defect mapping system
KR0154158B1 (ko) * 1994-07-14 1998-12-01 김주용 반도체소자의 공정결함 검사방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100437832C (zh) * 2000-11-28 2008-11-26 株式会社艾德温特斯特 故障分析装置
CN100399321C (zh) * 2004-11-17 2008-07-02 台湾积体电路制造股份有限公司 统计制程分析系统、计算机执行的用于统计制程分析方法

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GB2299450B (en) 1998-12-30
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