CN1141491A - 非易失性半导体存储装置 - Google Patents

非易失性半导体存储装置 Download PDF

Info

Publication number
CN1141491A
CN1141491A CN96105871A CN96105871A CN1141491A CN 1141491 A CN1141491 A CN 1141491A CN 96105871 A CN96105871 A CN 96105871A CN 96105871 A CN96105871 A CN 96105871A CN 1141491 A CN1141491 A CN 1141491A
Authority
CN
China
Prior art keywords
mentioned
data
scope
memory circuit
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN96105871A
Other languages
English (en)
Other versions
CN1096081C (zh
Inventor
伊藤宁夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1141491A publication Critical patent/CN1141491A/zh
Application granted granted Critical
Publication of CN1096081C publication Critical patent/CN1096081C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5647—Multilevel memory with bit inversion arrangement

Abstract

在具有分别保持第1数据和第2数据的第1触发器电路和第2触发器电路、和已连到这些触发器电路上的位线和存储单元的非易失性半导体存储装置中、用第1触发器进行下位位的读出和数据装入，用第2触发器进行上位位的读出和数据装入。本发明可以容易地进行多值存储单元的读出、写入、验证而不需大规模地增加电路规模，也不必应用微细加工技术、其结果可以实现低造价的非易失性半导体存储装置。

Description

非易失性半导体存储装置
本发明涉及非易失性半导体装置。特别是涉及在多值存储的写入动作和读出动作中所用的读出放大器。
由于非易失性半导体存储装置有着即使切断电源数据也不会消失的优点，故近年来其需要大幅度地增长。身为可用电气方式一揽子抹掉的非易失半导体装置的快速存储器与2晶体管式的字节型非易失性半导体存储装置不同，它可用一个晶体管构成存储单元。其结果是可以减小存储单元，因而可以期待着用于代替大容量的磁盘等等的用途。
首先，对本身就是现有的非易失性半导体存储装置的NAND型快速存储器进行说明。即如图8(a)所示，把用具有浮置栅的MOS晶体管构成的非易失性的存储单元M1～M16串联连接起来，把其一端介以选择晶体管Q1”连接到位线BL上，把另一端介以选择晶体管Q2”连接到公共源极线S上。各个晶体管都形成于同一个阱W上。每一存储单元M1～M16的控制电极都连到字线WL1～WL16上，选择晶体管Q1”的控制电极连到选择线SL1上，选择晶体管Q2”的控制电极被连到选择线SL2上。
各个存储单元M1～M16分别具有与所保持的数据相对应的阈值。这一阈值在保持“O”数据时为0伏以上5伏以下，在保持“1”数据时，则被设定为低于0伏(更确切地说，为了使之具有某种程度的余量，应在比这更小的范围内设定)。
这些存储单元的阈值的个数分布如图8(b)所示的那种样子。此外，把擦除和写入动作时所加的电压以表的形式画出的是图9。
在读出动作时，从字线BL开始，预充电到5V使之先形成浮置状态，接着给选择线SL1加上5V，给被选存储单元的字线WL加上0V，给未被选存储单元的字线WL加上5V，给选择线SL2加上5V，阱W加上5V。给公共原极线S加上0V。这样一来，除被选存储单元以外的所有的晶体管(包括未被选存储单元)都导通。在被选存储单元保持为“0”时，该存储单元将变成非通导，字线的电位将保持5V的原样不变，但保持为“1”时、则由于将变成通导故位线放电而使电位降低。数据的读出借助于检测读出时的字线电位来进行。
在擦除动作的时候，位线BL开放，给选择线SL2加上0V，给存储单元的字线WL加上0V，给选择线SL2加上0V，给阱W加上18V、给公共源极线S加上18V。这样一来，就在浮置栅和阱之间介以绝缘膜流有隧道电流，阈值变为低于0V。
在写入动作时，取决于写入数据而加上不同的电压。即，在写入“0”(使阈值偏移的情况下)时，给位线BL加上0V，在写入“1”(不使阈值偏移的情况下)时则给位线BL加上9V。给选择线SL1上加上11伏。给被选存储单元的字线WL上加上18伏，给未选存储单元的字线WL上加上9V。选择线SL2上加上0V、阱W上加上0V，公共源极线上加上0V。其结果是从被选晶体管Q1到存储单元M16的所有的晶体管都导通。变成与位线相同的电位(不考虑晶体管的阈值差错)。因而，在位线BL上加有0V的存储单元的沟道和控制电极之间将加有18V的高电压，隧道电流流动，阈值向正方向偏移。此外，位线BL上加有9V的存储单元的沟道和控制电极之间只加上了9V，故抑制了阈值向正方向的偏移。
图7的电路图示了现有的非易失性半导体存储装置的主要部分，这是取出了三条位线而画成的图。
按照图7的画法，一条位线份儿的电路的构成如下。即由暂时保持写入数据的触发器电路1(在图中为1-x，x为1～3)，位线BL(在图中为BLx，x为1～3)，连到位线BL上去的NAND型存储单元2，使位线充电的P沟晶体管Q3′，直接串联连接在与触发电路1的位线BL相反一侧的节点和0V的接地电位之间的晶体管Q7′、Q8′构成。该晶体管Q7′和Q8′构成了强制倒相手段。晶体管Q7′的栅极连到位线BL上。
所有的晶体管Q3′的栅极上连有φ1信号线，该晶体管Q3′构成了充电手段。另外，所有的晶体管Q4′的栅极上连有φ2信号线，Q8′的栅极上连有φ3信号线。同时钟产生电路17以规定的时序驱动控制φ1、φ2和φ3等各条信号线。
在写入动作时晶体管Q3′的源极被连往9V，除此之外的时候被连往使之变成5V的电源。此外，触发电路的电源也是在写入动作时为9V，其他的时候为5V。
以上说明了一个单元一位存储方式的半导体存储装置。
但是，在与磁盘的一位的价格上有近10倍的的差值，在构成一单元一位存储方式的半导体装置的情况下，价钱还要高得多，这是不可否定的。
为此，有推进微细化的方法，但在用于微细化的技术开发方面需要时间。
如以上所说明的那样，在一个存储单元中存储一位时，与磁盘之间的价格差仍然很大。为要缩小这一价格差，可采用微细加工技术，但存在着莫大的设备投资和还要开发新技术的问题。
本发明的目的是提供一种可除去上述缺点又不需要微细加工技术特别是不需要新的制造技术且低造价的非易失性半导体存储装置。
为了实现上述目的，在本发明中，提供一种非易失性半导体存储装置，其特征是：在一条位线上使得可以连上两个触发电路，且具备在读出时，把已进行多值存储的数据的最低有效位LSB和最高有效位MSB分别锁存起来，而在写入时则把已装入LSB和MSB的数据作为多值数据写入存储单元中去的手段。
说得更详细一点，就是提供一种非易失性半导体存储装置，其特征是在具有分别保持第1数据和第2数据的第1触发电路和第2触发电路和已连到这些触路上的位线和存储单元的非易失性半导体装置中，用第1触发电路进行下位位的读出和数据装入。用第2触发电路进行上位位的读出和数据装入。在这里，存储单元是保持两位以上的信息的多值存储单元，在读出时以上位位的读出，下位位的读出的顺序进行。在下位位的读出时，根据上位位的数据使用于进行下位位读出的锁存器数据的值发生变化。在写入时，则以上位位、下位位的顺序写入数据。
即，本发明的非易失性半导体存储装置由具有浮置栅，且借助于使其阈值取第1到第4的范围的办法使之存储4值数据的存储单元、已连接到存储单元上去的位线、已连到位线上的第1存储电路、已连到位线上的第2存储电路、以及已连到第1和第2存储电路上的数据线构成。在读出数据时，在第1步中，检测阈值属于第1和第2范围还是第3和第4范围的哪一个范围，并把其检测结果保持于第1存储电路中去；在第2步中，如果在第1步中已检测到阈值存在于第1和第2范围中任何一个之内的话，就再进一步检测该阈值属于第1范围还是第2范围中的哪一个并把其检测结果保持于第2存储电路中。如果在第1步已检测到阈值存在第3和第4的范围之内，就再进一步检测该阈值是属于第3范围还是第4范围、并把其检测结果保持于第2存储电路中。再在处于第2步后边的第3步，再介以上述数据线顺次传送保持于第1和第2存储电路中的数据。
此外，还提供另一种非易失性半导体存储装置，其特征是：在由具有浮置栅且借助于使其阈值取第1到第2范围的办法使之存储4值数据的存储单元、已连到存储单元上的位线、已连到位线上的第1存储电路、已连到位线上的第2存储电路以及已连到第1和第2存储电路上的数据线构成，在数据读出时，在第1步，如果已保持于第1存储电路中的数据是第1电平，则把阈值设定于第1范围、如果已保持于第1存储电路中的数据是第2电平，则把阈值设定于第3范围之内，在第2步中，如果在第一步已把阈值设定于第1范围之内，且已保持于第1存储电路中的数据为第1电平，则把阈值设定于第1范围内，如已保持于第1存储电路中的数据为第2电平，则把阈值设定于第2范围内，如果在第1步已把阈值设定于第3范围之内，则如果已保持于第1存储电路中的数据是第1电平，则把阈值设定于第3范围之内，如已保持于第1存储电路中的数据是第2电平，则把阈值设定于第4范围之内。
倘采用本发明，则读出放大器的数目对每一位线仅设置两个，可在一个存储单元中存储两位的数据，特别是不需要用新的微细加工技术，故得以使半导体存储装置的造价降低。
此外，倘采用1/2行的选择方式，则可把读出放大器的数目作成为每一条位线一个。
另外，不论是在读出时或写入时都可使MSB、LSB的数据保持原样不加工地从输入缓冲器或输出缓冲器输入输出。
图1的电路图示出了本发明的实施例所涉及的非易失性半导体存储装置的主要部份。
图2示出了2位(4值)存储的存储单元的阈值分布。
图3示出了MSB数据写入后的存储单元的阈值分布。
图4示出了MSB＝1时的LSB数据写入后的存储单元的阈值分布。
图5示出了MSB＝0时的LSB数据写入后的存储单元的阈值分布。
图6示出了本发明的整体电路的构成。
图7示出了现有例的半导体存储装置的主要部分。
图8(a)的电路图示出了NAND型快速存储器的单元构造。图8(b)示出了图8(a)的存储单元的阈值分布的个数分布。
图9是一个表，它示出了图8的存储单元中的读出1、擦除和写入动作时加在存储单元上的电压。
图10示出了擦除、写入动作。
图11是说明本发明的动作的图表。
图12是说明本发明的动作的图表。
实施例
以下，参照附图说明本发明的实施例。
图6的电路框图示出了本发明的第1实施例所涉及的非易失性半导体存储装置的整体电路构成。第1实施例是NAND型快速存储器的例子。即非易失性半导体存储装置10由存储单元阵列11，行译码器12、读出电路和写入数据锁存器13、列译码器14、列门控电路15、升压电路16、控制电路17及I/O缓冲器18组成。
存储单元阵列11矩阵状地排列有上述那样的多个NAND型的存储单元，在纵向上排列有几千条位线，在横向上排列有几千条字线。依据从外部输入的地址选择该字线的是行译码器12。读出电路和写入数据锁存器13的一端连有位线。另一端则介以列门控电路15连到I/O缓冲器18上。列译码器14根据从外部输入的地址控制列门控电路15并对位线和对应的读出电路以及写入数据锁存器电路进行选择。升压电路16供给写入动作和擦除动作所需的高电压。控制电路17控制写入、擦除、读出等等。而I/O缓冲器18是与芯片外部之间的接口。
图1是示出本发明的非易失性半导体存储装置的主要部分的电路图、考虑一下在读出时比如说选择位线BLR、不选择BLL时的情况。这时SEBR为“H”，Q7导通，SEBL为“L”，Q17为载止的状态。读出用下述3阶段的方法进行。(1)首先，用读出最高有效位(Mostsignificant Bit＝上位位)MSB的读出放大器MSEN读出MSB。(2)其次用读出放大器LSEN读出在MSB＝1时的最低有效位(Least Significant Bit＝下位位)。(3)最后，用LSEN读出在MSB＝0时的LSB。借助于以上办法，读出后把MSB的数据锁存到MSEN中去把LSB的数据锁存到LSEN中去。以下，使用图1和图2，对2值(4个状态)的读出方法进行说明。
(1)MSB的读出
在读出时，把被选存储单元的控制门电路的电位变成VREF2(例如1.0V)。由于状态1和状态2时的阈值分布都比VREF2小，故有单元电流流动，由于位线BLR和BLO、BLMO都将变成0V，故AM变为0V，读出MSB＝1并锁存起来。另一方面，在状态3和状态4时，由于阈值的分布都比VREF2高，故没有单元电流流动，位线BLR、BLO、BLMO都变成“H”的状态(例如VCC)，故晶体管Q1导通，且由于MS也为“H”，故BM由VCC变成VSS，AM则由VSS变成VCC，读出MSB＝0并锁存起来。
(2)MSB＝1时的LSB读出
用于读出LSB的读出放大器LSEN也在读出之前，先预充电到使节点BL变成VCC，使节点AL变成AL＝VSS。
(2-1)MSB-1，LSB-1(状态1)的读出动作
使控制栅极的电位变成VREF1(例如0V)。由于在状态1时阈值分布比VREF1低，故有单元电流流动，位线BLR和BLO、BLLO将变成0V，故AL将变成0V，读出LSB＝1并锁存起来。
(2-2)MSB＝1，LSB＝0(状态2)的读出动作
使控制栅极的电位变成VREF1(比如说0V)。由于在状态2的时候阈值分布比VREF1高故无单元电流流动、位线BLL和BLO、BL-LO将变成“H”的状态(例如VCC)，所以晶体管Q11导通，LS1也是“H”，故BL从VCC向VSS放电、AL由VSS变成VCC，读出LSB＝0、并锁存起来。
(2-3)MSB＝0、LSB＝1(状态3)的禁止读出动作
使控制栅极的电位变成VREF1。由于状态3时的阈值分布比VREF1高，故无单元电流流动，位线BLR和BLO、BLLO将变成“H”的状态，故晶体管Q11导通且LS1也是“H”，故BL从VCC向VSS放电，AL将从VSS暂时性地被锁存为VCC。但是此后，通过使 C＝“H”(高于VCC＋Vth的电位)且C＝0V，把AM的信息传至AL。即如果AM＝VCC(MSB＝0)，则Q32的晶体管导通，AL将因把已锁存为VCC的状态放电而变向VSS，BL则将从VSS变为VCC，被重新设置为读出之前的预充电状态。
在以上的(2-1)、(2-2)中进行MSB＝1时的LSB的读出。
(2-4)MSB＝0、LSB＝0(状态4)的读出禁止动作。
使控制栅极的电位变成VREF1(例如0V)。由于在状态4时阈值分布比VREF1高，故单元电流不流动、位线BLR和BLO、BLLO将变成“H”的状态(例如VCC)，故晶体管Q11导通，且LS1也是“H”，故BL从VCC向VSS放电、AL则从VSS暂时锁存为VCC。但是此后，通过使C＝“H”(高于VOC＋Vth的电位)且C＝0V，把AM的信息传至AL。即如果AM＝VCCCMSB＝0)，则Q32的晶体管导通，AL从已锁存为CCC的状态放电变向VSS，BL则从VSS变成VCC，被重新设置为读出之前的预充电状态。
以上，用(2-2)(状态3)、(2-4)(状态14)的操作，在MSB＝0的情况下，禁止了SB的读出进行返回到预充电状态的操作。
(3)MSB＝0的情况下的LSB读出
在这一读出模式的时候，先使C从VCC变为O，使Q30截止，使C从0V变为VCC，使Q32的晶体管变成截止状态。
(3-1)MSB＝0、LSB＝1(状态3)的读出动作
当使控制栅极的电位变成VREF3(比如2V)时，则由于状态3的阈值分布比VREF3低，故有单元电流流动，由于位线BLR和BLO、BLLO将变成0V，故AL将变成0V、读出LSB＝1并锁存起来。
(3-2)MSB＝0，LSB＝0(状态4)的读出动作
使控制栅极的电位变成VREF3时，(比如说2V)，由于状态4时的阈值分布比VREF3高，故无单元电流流动，由于位线BLR和BLO、BLLO将变为“H”(例如VCC)故晶体管Q11导通，由于LS1也是“H”，故BL由VCC向VSS放电，AL从VSS变为VCC，读出LSB＝0，并锁存起来。
(3-3)MSB＝1，LSB＝1(状态1)的时候的非读出动作
使控制栅极电位变成为VREF3(例如2V)时，由于在状态1时的阈值分布比VREF3低，故有单元电流流动，由于位线电位BLR和BLO、BLLO将变成0V，故Q11的晶体管不导通，保持(2-1)的读出后的状态。
(3-4)MSB＝1，LSB＝0(状态2)的时候的非读出动作
由于与上述(3-3)相同的理由，Q11不通导，保持(2-2)的读出后的状态。
应用以上的(1)、(2)、(3)的3阶段的读出动作，在MSB所用的读出放大器MSEN中和LSB所用的读出放大器LSEN中分别锁存有MSB的信息和LSB的信息。
(4)擦除和写入动作
(4-1)擦除用和现有技术相同的方法进行。一揽子擦除后的状态将变成状态1。这时MSB＝1、LSB＝1。
(4-2)写入以下边所示顺序进行。
应写入的数据从输入装入，并事先把MSB的数据锁存于MSEN中，把LSB的数据锁存于LSEN中。
数据的写入以下述3个阶段进行。
(4-2-1)MSB的数据写入和验证
已锁存于MSEN中的MSB的数据，借助于使图1的晶体管Q3、Q6、Q7导通被传送到BLR上去。如果BLR为“H”，则向被选单元中送入使之变成“1”数据(D-型)的信号，如果为“L”则向被选单元注入电子，变成“0”数据(E-型)。图3示出了MSB写入后的各个状态的阈值分布的情况。
MSB的数据的验证，可以用与(4-2-1)的MSB读出相同的方法进行。但是，VREF2作为验证电位，比如说取0.2V的余量，令为1.2V。
(4-2-2)其次进行MSB＝1的时候的LSB＝0的写入。在这种情况下，要使得禁止向MSB＝0的状态(图3的状态3和状态1)写入。
LSB的数据已装入到LSEN中去，但与此相同的数据原封不动地传送至MSEN中去。
因而这时，在MSEN和LSEN中锁存有LSB的数据。传送(复制)，在图1中通过使Q17变成截止状态，使Q13、Q16、Q6、Q3变成通导状态是可能的。
其次，使Q6截止以切断MSEN。
使Q7和Q16导通、使BLR和LSEN连接起来、使已被选的控制栅极电位变成接地电位(VSS＝0V)，以从存储单元中读出在(1)中先前已写入的MSB的数据。在MSB为0的情况下，读出后的位线电位，如图11所示，将变成VM，不管LSB如何，禁止写入。
一旦写入该数据，就只有状态2可以写入。验证要给VREF1加上比如说0.2V，然后进行验证。
(4-2-3)进行MSB＝0的时候的LSB＝1的写入。
在这种情况下，应禁止向MSB＝1(图3的状态1和状态2)写入。使用LSEN，从存储单元中倒相读出在(4-2-1)中先前写入的MSB的数据并使之锁存起来。通常在读出时，先使LS1变“H”，再使Q12导通，但这时是先使LS2变“H”，再使Q33导通以进行倒相读出。虽然MSB的倒相读出数据可以锁存，但该数据被传送(方复制)到MSEN中去。
MSEN中已经锁存从LSEN中方复制的LSB的数据。保持这一状态不变读出MSB的数据时，读出后的AM(MSEN内)的电位变成为图12那样，而且读出时，状态1和2的位线电位变为VM、写入被禁止。
只有状态4可以写入，变得如图5那样。
验证给VREF1加上2.2V进行。
像以上这样，用一次擦除和三个阶段的写入和反复验证，向存储单元的4值数据(2位)的写入就结束了。
如以上所说明的那样，倘采用本发明，就可以容易地进行多值存储单元的读出、写入、验证而不需大规模地增加电路规模，也不必应用微细加工技术、结果是可以实现低造价的非易失性半导体存储装置。
此外，一并记于本专利申请权利要求范围的各个构成部件上的附图参考符号是为了易于理解本专利发明，而不是为了把本发明的技术范围限定于已图示于附图上的实施例。

Claims (8)

1.一种非易失性半导体存储装置，
在具有分别保持第1数据和第2数据的第1触发器电路和第2触发器电路和已连到这些触发器电路上的位线及存储单元，其特征在于：
用第1触发器电路进行下位位的读出和数据装入、用第2触发器电路进行上位位的读出和数据装入。
2.权利要求1所述的非易失性半导体存储装置，其特征在于：上述存储单元是保持2位以上的信息的多值存储单元。
3.权利要求1所述的非易失性半导体存储装置，其特征在于：读出时以上位位的读出、下位的读出这样的顺序进行。
4.权利要求1所述的非易失性半导体存储装置，其特征在于：具有在下位位读出时，使下位位读出所用的锁存器数据的值根据上位位的数据而变化的手段。
5.权利要求1所述的非易失性半导体存储装置，其特征在于：写入时，以上位位、下位位的顺序写入数据。
6.一种非易失性半导体存储装置，其特征在于：由
具有浮置栅极，并通过使其阈值取第1到第4范围的办法存储4值数据的存储单元(CELL)、
已连接到上述存储单元上的位线(BLR、BLL、BLO、BLMO、BLLO)、
已连到上述位线上的第1存储电路、
已连到上述位线上的第2存储电路、和
已连到上述第1和第2存储电路上的数据线构成，并且
在读出数据时，
在第1步中，检测上述阈值属于上述第1及第2范围或者上述第3及第4范围中的任何一个，并将检测结果保持于上述第1存储电路中，
在第2步中，如果在上述第1步中已检查出上述阈值在于上述第1和第2范围中的任何一个之内的话，则进一步检测该阈值是属于上述第1范围或第2范围中的哪一个，并把检测结果保持在上述第2存储电路中；如果在第1步中，已检测出上述阈值存在于上述第3和第4范围中的任何一个之中的话，进一步检测该阈值属于上述第3范围还是第4范围，并把其结果保持于上述第2存储电路中。
7.权利要求6所述的非易失性半导体存储装置，其特征在于：在紧接着上述第2步的第3步中，顺次把已保持于上述第1和第2存储电路中的数据通过上述数据线进行传送。
8.一种非易失性半导体存储装置，其特征是：它由
具有浮置栅极，并通过采用使其阈值取第1到第4范围的办法来存储4值数据的存储单元、
已连到上述存储单元上的位线、
已连到上述位线上的第1存储电路、
已连到上述位线上的第2存储电路、和
已连到上述第1和第2存储电路上的数据线构成，并且
在读出数据时，
在第1步，如果已保持于上述第1存储电路中的数据是第1电平，则把上述阈值设定于上述第1范围；如果已保持于上述第1存储电路中的数据第2电平，则把上述阈值设定于第3范围内；
在第2步中，如果在上述第1步中，上述阈值已设定于上述第1范围之内，且已保持上述第1存储电路中的数据是第2电平，则把上述阈值设定于上述第1范围内，如果已保持于上述第1存储电路中的数据是第2电平，则把上述阈值设定于上述第2范围内，如果在上述第1步中，上述阈值已设定于第3范围内，且已保持于上述第1存储电路中的数据为第1电平，则把上述阈值设定于上述第3范围内，如果已保持于上述第1存储电路中的数据为第2电平，则把上述阈值设定于上述第4范围内。
CN96105871A 1995-05-16 1996-05-16 非易失性半导体存储装置 Expired - Fee Related CN1096081C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP116676/95 1995-05-16
JP11667695A JP3153730B2 (ja) 1995-05-16 1995-05-16 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
CN1141491A true CN1141491A (zh) 1997-01-29
CN1096081C CN1096081C (zh) 2002-12-11

Family

ID=14693130

Family Applications (1)

Application Number Title Priority Date Filing Date
CN96105871A Expired - Fee Related CN1096081C (zh) 1995-05-16 1996-05-16 非易失性半导体存储装置

Country Status (5)

Country Link
US (1) US5751634A (zh)
JP (1) JP3153730B2 (zh)
KR (1) KR100256616B1 (zh)
CN (1) CN1096081C (zh)
TW (1) TW299443B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100444285C (zh) * 2002-08-28 2008-12-17 旺宏电子股份有限公司 多重位闪存的参考电流产生电路
CN101385088B (zh) * 2006-02-15 2012-04-11 美光科技公司 多电平单元非易失性存储器装置中的单锁存器数据电路
CN103219035A (zh) * 2012-01-20 2013-07-24 台湾积体电路制造股份有限公司 存储电路和将数据写入存储电路的方法

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6320785B1 (en) 1996-07-10 2001-11-20 Hitachi, Ltd. Nonvolatile semiconductor memory device and data writing method therefor
JP3401395B2 (ja) * 1996-12-25 2003-04-28 シャープ株式会社 不揮発性半導体メモリのデータ書き込み回路
EP0869506B1 (en) * 1997-04-03 2003-07-02 STMicroelectronics S.r.l. Memory device with reduced power dissipation
TW405154B (en) * 1997-06-06 2000-09-11 Nippon Steel Corp Semiconductor memory device, employ method and reading method of the same, and memory medium for storing the employ method and the reading method
US6260103B1 (en) * 1998-01-05 2001-07-10 Intel Corporation Read-while-write memory including fewer verify sense amplifiers than read sense amplifiers
US6088264A (en) * 1998-01-05 2000-07-11 Intel Corporation Flash memory partitioning for read-while-write operation
US6182189B1 (en) 1998-01-05 2001-01-30 Intel Corporation Method and apparatus for placing a memory in a read-while-write mode
CN1256005A (zh) * 1998-01-21 2000-06-07 索尼株式会社 编码方法和存储装置
US6005799A (en) * 1998-08-06 1999-12-21 Silicon Aquarius Methods and circuits for single-memory dynamic cell multivalue data storage
KR100544175B1 (ko) * 1999-05-08 2006-01-23 삼성전자주식회사 링킹 타입 정보를 저장하는 기록 매체와 결함 영역 처리 방법
US6188606B1 (en) 1999-08-06 2001-02-13 Advanced Micro Devices, Inc. Multi state sensing of NAND memory cells by varying source bias
US6166951A (en) * 1999-08-06 2000-12-26 Advanced Micro Devices, Inc. Multi state sensing of NAND memory cells by applying reverse-bias voltage
US6141244A (en) * 1999-09-02 2000-10-31 Advanced Micro Devices, Inc. Multi level sensing of NAND memory cells by external bias current
JP3863330B2 (ja) 1999-09-28 2006-12-27 株式会社東芝 不揮発性半導体メモリ
US6532556B1 (en) 2000-01-27 2003-03-11 Multi Level Memory Technology Data management for multi-bit-per-cell memories
US6707713B1 (en) * 2000-03-01 2004-03-16 Advanced Micro Devices, Inc. Interlaced multi-level memory
US6662263B1 (en) 2000-03-03 2003-12-09 Multi Level Memory Technology Sectorless flash memory architecture
JP3983969B2 (ja) * 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
JP3942342B2 (ja) * 2000-06-30 2007-07-11 富士通株式会社 多値データを記録する不揮発性メモリ
US6466476B1 (en) 2001-01-18 2002-10-15 Multi Level Memory Technology Data coding for multi-bit-per-cell memories having variable numbers of bits per memory cell
JP3631463B2 (ja) 2001-12-27 2005-03-23 株式会社東芝 不揮発性半導体記憶装置
US6441428B1 (en) * 2001-03-19 2002-08-27 Micron Technology, Inc. One-sided floating-gate memory cell
JP4170604B2 (ja) * 2001-04-18 2008-10-22 株式会社東芝 不揮発性半導体メモリ
JP3977799B2 (ja) * 2003-12-09 2007-09-19 株式会社東芝 不揮発性半導体記憶装置
US6687154B2 (en) * 2002-02-25 2004-02-03 Aplus Flash Technology, Inc. Highly-integrated flash memory and mask ROM array architecture
US6944063B2 (en) * 2003-01-28 2005-09-13 Sandisk Corporation Non-volatile semiconductor memory with large erase blocks storing cycle counts
US7383375B2 (en) * 2003-12-30 2008-06-03 Sandisk Corporation Data run programming
US7139864B2 (en) * 2003-12-30 2006-11-21 Sandisk Corporation Non-volatile memory and method with block management system
WO2005066970A2 (en) * 2003-12-30 2005-07-21 Sandisk Corporation Robust data duplication and improved update method in a multibit non-volatile memory
US20050144363A1 (en) * 2003-12-30 2005-06-30 Sinclair Alan W. Data boundary management
US7433993B2 (en) * 2003-12-30 2008-10-07 San Disk Corportion Adaptive metablocks
KR100630535B1 (ko) * 2004-03-23 2006-09-29 에스티마이크로일렉트로닉스 엔.브이. 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로
KR100723772B1 (ko) * 2005-03-28 2007-05-30 주식회사 하이닉스반도체 개선된 프로그램 동작 성능을 가지는 플래쉬 메모리 소자의페이지 버퍼 및 그것의 프로그램 동작 제어 방법
KR100648285B1 (ko) 2005-06-24 2006-11-23 삼성전자주식회사 멀티 레벨 셀 플래시 메모리의 액세스 방법 및 장치
KR100624300B1 (ko) * 2005-06-29 2006-09-19 주식회사 하이닉스반도체 프로그램 시간을 감소시키는 플래시 메모리 장치의프로그램 동작 제어 방법
KR100769802B1 (ko) * 2005-07-18 2007-10-23 주식회사 하이닉스반도체 플래쉬 메모리 소자의 페이지 버퍼 및 이를 이용한프로그램 방법
KR100642892B1 (ko) 2005-07-19 2006-11-03 주식회사 하이닉스반도체 면적이 감소된 페이지 버퍼 회로와 그 독출 및 프로그램동작 방법
JP4846314B2 (ja) * 2005-09-22 2011-12-28 株式会社東芝 半導体記憶装置
US7631162B2 (en) 2005-10-27 2009-12-08 Sandisck Corporation Non-volatile memory with adaptive handling of data writes
US7509471B2 (en) * 2005-10-27 2009-03-24 Sandisk Corporation Methods for adaptively handling data writes in non-volatile memories
KR100666183B1 (ko) * 2006-02-01 2007-01-09 삼성전자주식회사 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법
US7876613B2 (en) * 2006-05-18 2011-01-25 Samsung Electronics Co., Ltd. Multi-bit flash memory devices having a single latch structure and related programming methods, systems and memory cards
KR100778082B1 (ko) * 2006-05-18 2007-11-21 삼성전자주식회사 단일의 래치 구조를 갖는 멀티-비트 플래시 메모리 장치,그것의 프로그램 방법, 그리고 그것을 포함하는 메모리카드
DE102007023533B4 (de) * 2006-05-18 2013-08-08 Samsung Electronics Co., Ltd. Nichtflüchtiges Multibit-Speicherelement, System und Verfahren zum Programmieren eines nichtflüchtigen Multibit-Speicherelements
EP1870901A1 (en) * 2006-06-21 2007-12-26 STMicroelectronics S.r.l. Page buffer for multi-level nand flash memories
KR100919156B1 (ko) * 2006-08-24 2009-09-28 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법
KR100908518B1 (ko) * 2006-09-29 2009-07-20 주식회사 하이닉스반도체 멀티 레벨 셀의 프로그램 방법
KR100816155B1 (ko) * 2006-12-28 2008-03-21 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 멀티레벨 셀 프로그램 방법
KR100923821B1 (ko) * 2007-12-24 2009-10-27 주식회사 하이닉스반도체 불휘발성 메모리 장치의 페이지 버퍼 및 그 프로그램 방법
JP5193830B2 (ja) 2008-12-03 2013-05-08 株式会社東芝 不揮発性半導体メモリ
US20100174845A1 (en) * 2009-01-05 2010-07-08 Sergey Anatolievich Gorobets Wear Leveling for Non-Volatile Memories: Maintenance of Experience Count and Passive Techniques
US8700840B2 (en) * 2009-01-05 2014-04-15 SanDisk Technologies, Inc. Nonvolatile memory with write cache having flush/eviction methods
US8040744B2 (en) * 2009-01-05 2011-10-18 Sandisk Technologies Inc. Spare block management of non-volatile memories
US8244960B2 (en) * 2009-01-05 2012-08-14 Sandisk Technologies Inc. Non-volatile memory and method with write cache partition management methods
US8094500B2 (en) * 2009-01-05 2012-01-10 Sandisk Technologies Inc. Non-volatile memory and method with write cache partitioning
WO2011058934A1 (en) * 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
CN101819809B (zh) * 2010-04-13 2013-06-05 北京大学 一种数据自动读出生效的eeprom电路及其实现方法
WO2012124049A1 (ja) 2011-03-15 2012-09-20 株式会社ユーエム工業 高枝鋸
KR101431215B1 (ko) * 2012-12-04 2014-08-19 성균관대학교산학협력단 반도체 메모리 장치, 리프레쉬 방법 및 시스템
US10114562B2 (en) 2014-09-16 2018-10-30 Sandisk Technologies Llc Adaptive block allocation in nonvolatile memory
US9817593B1 (en) 2016-07-11 2017-11-14 Sandisk Technologies Llc Block management in non-volatile memory system with non-blocking control sync system

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5088060A (en) * 1989-03-08 1992-02-11 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with NAND memory cell structure
KR960002004B1 (ko) * 1991-02-19 1996-02-09 가부시키가이샤 도시바 기록검증 제어회로를 갖춘 전기적으로 소거 및 프로그램가능한 독출전용 기억장치
KR950003347B1 (ko) * 1991-09-24 1995-04-10 가부시키가이샤 도시바 불휘발성 반도체 기억장치
JP3311092B2 (ja) * 1993-07-23 2002-08-05 株式会社東芝 多値メモリ

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100444285C (zh) * 2002-08-28 2008-12-17 旺宏电子股份有限公司 多重位闪存的参考电流产生电路
CN101385088B (zh) * 2006-02-15 2012-04-11 美光科技公司 多电平单元非易失性存储器装置中的单锁存器数据电路
CN103219035A (zh) * 2012-01-20 2013-07-24 台湾积体电路制造股份有限公司 存储电路和将数据写入存储电路的方法
CN103219035B (zh) * 2012-01-20 2016-02-10 台湾积体电路制造股份有限公司 存储电路和将数据写入存储电路的方法

Also Published As

Publication number Publication date
KR100256616B1 (ko) 2000-05-15
CN1096081C (zh) 2002-12-11
KR960042759A (ko) 1996-12-21
US5751634A (en) 1998-05-12
JP3153730B2 (ja) 2001-04-09
JPH08315586A (ja) 1996-11-29
TW299443B (zh) 1997-03-01

Similar Documents

Publication Publication Date Title
CN1096081C (zh) 非易失性半导体存储装置
US11594282B2 (en) Semiconductor memory device
CN1045350C (zh) 非易失性半导体存储器件及其过写入补救方法
CN1169159C (zh) 集成电路存储器系统及编程其非易失性存储器单元的方法
KR100271943B1 (ko) 기억 시스템
US8539144B2 (en) Nonvolatile semiconductor memory device with advanced multi-page program operation
EP1168361B1 (en) Nonvolatile memory for storing multivalue data
CN1855304B (zh) 集成电路器件、闪存阵列和操作闪存器件的方法
JP3889699B2 (ja) 不揮発性半導体記憶装置及びそのデータ書き込み方法
CN1934653A (zh) 用于快闪存储器单元的自升压系统
US8391080B2 (en) Erase voltage reduction in a non-volatile memory device
CN1926635A (zh) 读取nand存储器以补偿存储元件之间的耦合效应的方法
JP3828376B2 (ja) 記憶システム
CN1179366C (zh) 存储多位的数据的非易失性半导体存储器
WO2023028846A1 (zh) 存储器、存储器的编程方法及编程验证方法、存储器系统
CN1134019C (zh) 电可编程存储器、编程方法以及读方法
CN1776822A (zh) 非易失性记忆体的编程方法及装置
JP2011070712A (ja) Ｎａｎｄ型フラッシュメモリ
CN1242417C (zh) 半导体存储器

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20021211