CN1146115C - 数字信号处理方法及其装置 - Google Patents

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Abstract

本发明的目的是减少对具有横向和纵向纠错码、并在横向方向上具有控制位部分的数字信号进行处理的装置的电能消耗。本发明提供了一种数字信号处理方法，该方法在对横向和纵向方向上具有纠错码、在横向方向上具有控制位部分的数字信号进行处理时，根据所述控制位部分的状态对所述数字信号的纠错处理进行控制。

Description

数字信号处理方法及其装置
技术领域
本发明涉及一种在F M多重发送接受机中对数字信号进行处理的方法，更具体地说涉及的是一种在移动物体信号接受中使用的处理方法。
背景技术
FM(调频)多重发送是指通过在声音信号中叠加数字信号数据来传送各种文字信息和图像信息。附图1表示的是一帧数字信号的构成。一帧数学信号由272个数据行组成，每一数据行的开头处具有16位的BIC(行识别编码)。BIC用于实现帧同步和行同步再生。在上述272个数据行中，190行构成了数据传送块，剩下的82行是用于传送纵向奇遇校验码的偶检验块。在数据块中，在BIC之后有176位的数据部分、14位的CRC(循环冗余码)、以及82位的奇偶校验码。
如图2所示，由接受机的天线1接受叠加了上述数字信号的FM多重信号，将它送到前置电路2。方框4包括由控制部分3予以控制的PLL(锁相环)电路和本机振荡电路，前置电路2接受由方框4产生的本机振荡信号，将FM多重信号转换为IF信号。放大和检波电路5对上述IF(中频)信号进行检波，并将经过检波的信号送到多路调制器6和LMSK(电平控制的最小键控移位)解调电路7。
在多路调制器中，由上述检波信号产生声音信号，在LMSK电路中，对具有如附图1所示结构的数字信号进行解调。同步再生和纠错电路8在控制部分3的控制下，根据BIC实现经过解调的数字信号的同步再生，并根据奇偶校验码实现纠错，然后将经过上述处理的数字信号送到控制部分3。采用ROM9所存储的程序对送到控制部分3的数字信号进行处理，然后在显示器10上显示文字信息。
下面介绍对LMSK解调电路预以解调的数字信号的纠错处理。附图3是显示LMSK解调电路的主要部分的方框图，其中附图标记11为接受经过解调的数字信号的同步再生电路，通过检测出行和帧的开头部分的BIC来实现同步；12为RAM控制器，它接受由同步再生电路11送出的数字信号，根据BIC来控制帧缓冲器RAM13的读出和写入；14为纠错装置，用于根据奇偶校验码对从帧缓冲器RAM13中读出的数字信号进行纠错；15为CRC电路，用于根据CRC来检测出经过纠错之后的数字信号中的借误。上述同步再生电路11、RAM控制器12、帧缓冲器13、纠错装置14以及CRC电路15共同构成了同步再生和纠错电路8。
附图标记16为传送控制器，用于控制由帧缓冲器RAM13到数据缓冲器17的数字信号传输。徽机18对传送到数据缓冲器17的数字信号进行处理，显示器10用于显示文字信息，上述传送控制器16、数据缓冲器17和微机18一起构成了控制部分3。
下面结合附图4和5所示的流程图对上述方框电路的纠错动作进行说明。
首先，在同步再生部分11中，依据BIC检测出由LMSK解调电路予以解调的数字信号的开头部分(步骤S1)。在RAM控制器12确立同步之后，将数字信号逐行写入到帧缓冲器RAM13中(步骤S2)，对于一帧数字信号的272数据行进行第一次横向纠错(步骤S3-S8)。
在横向纠错中，RAM控制器12将数字信号的一个数据行从帧缓冲器RAM13读出到纠错装置中(S4)。纠错装置14依据奇偶校验码进行纠错。如果校正正常进行，则在CRC电路中进行错误检测，如果在CRC电路中没有检测到错误，则将数据重新写入到帧缓冲器RAM13之中，写入的地址与读出的地址相同(步骤S6-S8)。如果在步骤S5的纠错处理中发现校正异常，或者在步骤S7的CRC错误检测处理中检测出错误，则不进行对帧缓冲器RAM13的重新写入。
在完成对一帧数字信号的第一次横向纠错处理之后，进行纵向纠错处理(S9-S12)。首先，在已经进行了第一次横向纠错的帧缓冲器RAM13中，从纵向方向读出位于一帧数字信号各行开头第一位上的272个数据，将其送到纠错装置中(步骤S9)。在纠错装置中依据奇偶校验码进行纠错，然后重新写入到帧缓冲器RAM中(步骤S10、S11)。此后，对位于一帧数字信号各行第二位以及随后各位上的数据重复进行步骤S9-S11的纵向纠错处理，直到纵向纠错处理结束为止。
此后，进行第二次横向纠错处理(步骤S13-S18)。所述第二次横向纠错处理与前述第一次横向纠错处理相同，是对272行数据进行横向纠错。当这-处理结束时，将构成数据块的190行数据送到数据缓冲器中(步骤19)。此后，对下一帧数字信号进行上述的纠错处理。
如附图6所示，数据行由32位(或者16位)的前缀部分和144位的(或者160位)的数据块组成，其中前缀部分包括操作识别位(4位)、解码识别位(1位)、情报结束位(1位)、更新位(2位)、数据组号(14位或者4位)、数据块编号(10位或者4位)。在上述前缀中，解码识别位是用于控制对接受的数字信号的纠错处理的控制位，如果仅仅进行横向解码就输出数据时，该位所表示的纠错处理为“1”，如果需进行横向和纵向解码后才输出数据，该位所表示的纠错处理为“0”。
在移动体信号接受中，由于噪音和反射波会使得数据出现较大的错误，因此即使当这一码识别位为“1”的情况下，也会进行上述的横向和纵向纠错处理。
发明内容
本发明的目的是在进行纵向纠错或者在进行其后的横向纠错时，利用码识别位来控制缓冲器RAM的输入和输出，减少对缓冲器RAM的访问次数，从而减少电能的消耗。
本发明提供了一种数字信号处理方法，该数字信号在横向方向和纵向方向上具有纠错码，在横向方向上包含控制位部分，其特征在于在进行纵向纠错之后，参照所述控制位部分，根据其状态来确定是否进行横向纠错。
本发明还提供一种数字信号处理方法，该数字信号在横向方向和纵向方向上具有纠错码，在横向方向上包含控制位部分，其特征在于包括如下的步骤：
进行纵向方向的纠错步骤；
在进行纵向方向的纠错这后，对于纵向方向的数字信号中所包含的数据位来说，参照对应于该数据位的所述横向控制位部分，根据其状态来确定是采用相应数据位在纠错之前的状态，还是采用纠错之后的状态的步骤；
参照所述控制位，根据其状态来确定是否进行横向纠错的步骤。
本发明还提供了一种用于实现上述方法的数字信号处理装置，包括：用于输入数字信号的缓冲器，该数字信号在横向方向和纵向方向上具有纠错码，在横向方向上包含控制位；用于控制所述缓冲器的数字信号输出的控制器；纠错装置，用于输入存储在所述缓冲器中的数字信号，在对该数字信号进行纠错之后，再将经过纠错处理的数字信号输出到所述缓冲器中；用于检测出所述控制位部分的状态并将检测出的结果送到所述控制器的检测器。
由于在进行纵向纠错之后输出纵向方向的数字信号时，根据与数据位相对应的横向控制位部分的状态来禁止输出，此外，对于在纵向方向进行纠错的数字信号来说，根据控制位的状态来禁止进行横向纠错，从而减少了经过纠错的数字信号的输出次数。
换句话说，控制器根据用于检测出控制位的检测器的检测结果来控制在纠错装置中经过纵向纠错后的数字信号对缓冲器的输出，在进行纵向纠错之后，控制器根据用于检测出控制位的检测器的检测结果来控制缓冲器中所存储的数字信号对纠错装置的输出。
附图说明
下面结合附图对本发明的实施进行地说明。
附图1是FM多重发送的一帧数字信号的数据结构示意图；
附图2是FM多重发送的接收机的电路方框图；
附图3是显示已知FM多重发送接收机的主要部分的方框图；
附图4是显示已知的数字信号处理方法的流程图；
附图5是显示已知的数字信号处理方法的流程图；
附图6是FM多重发送的数字信号的数据包结构示意图；
附图7是显示本发明的数字信号处理装置主要部分的方框图；
附图8是本发明的数字信号处理方法的流程图；
附图9是本发明的数字信号处理方法的流程图。
具体实施方式
在上述附图中，标记12为RAM控制器，14为纠错装置，15为CRC电路，13为帧缓冲器RAM，20为解码识别检测器。
附图7是本发明的数字信号纠错处理装置的方框图，下面省略了对其中与附图3所示已知技术相同的那些部分的说明，本发明装置与附图3所示已知技术之间的区别点在于设有用于检测出帧冲器RAM13存储的各行数字信号的解码识别位，并将检测结果输出到RAM控制器12的解码织别位检测器20。
下面对本发明的数字信号处理方法进行说明。在本发明的数字信号处理方法中，从确立同步到第一次横向纠错的处理过程与附图4、5的流程图所示的已知处理方法相同，而纵向纠错处理(从A到B的处理)以及第二次的横向纠错处理(从B到C的处理)有所不同。
下面对本发明的纵向纠错处理和第二次横向纠错处理方法进行说明。
附图8是显示本发明的纵向纠错方法的流程图。在进行第一次横向纠错之后，从帧缓冲器RAM13中沿纵向方向读出位于一帧开头部位的数字信号，将它输出到纠错装置14中(步骤S20)。在纠错装置14根据奇偶校验码进行纠错(步骤S21)。此后，在解码识别位检测器20中，参照该数据行的解码识别位，如果该行的识别为“0”，则将该行的各数据位重新写入到帧缓冲器RAM13中；如果该行的识别位为“1”，则不重新写入到帧缓冲器RAM13中。重复进行上述纠错处理，当完成对272位纵向处理之后，整个流程图所示的处理也就结束了。
附图9是本发明的第二次横向纠错处理的流程图。在进行了纵向纠错处理之后，检测出一帧信号的第一行的解码识别位(步骤S26)。如果该解码识别位为“0”，就将该行的数字信号从帧缓冲器RAM13读出到纠错装置14中，并进行纠错(步骤S28)，进而进行步骤S29的处理；如果该解码识别位为“1”，则对下一行的数字信号进行同样的处理。
在步骤S28中，如果纠错正常，就在CRC电路15中进行错误检测；如果纠错异常，就转向对下一行数字信号进行处理。在采用CRC电路检测错误时，如果没有检测出错误，则将该行数字信号重新写入到帧缓冲器RAM13中；如果检测出错误，则将转向对下一行数字信号进行处理。当一帧数字信号的272行全部经过上述横向纠错处理之后，将数据包的数字信号送到数据缓冲器17中。
这样，由于在进行纵向纠错处理和第二次横向纠错的过程中，根据各行数字信号所包含的解码识别位，当该识别位为“1”时，就不重新写入到帧缓冲器RAM13中，因此减少了对帧缓冲器RAM13的访问次数，减少了电能消耗。
此外，既可以仅仅进行本发明的纵向纠错处理和第二次横向纠错处理中的一个，也可以两者都进行。
根据本发明，如果所接收的数字信号中包含较多的具有表示仅仅进行一次横向纠错的控制位部分的数据行，就能够减少纠错后的数字信号的输出次数，减少对缓冲器的访问次数，从而减少电能的消耗。

Claims (3)

1、一种数字信号处理方法，该数字信号在横向方向和纵向方向上具有纠错码，在横向方向上包含控制位部分，其特征在于在进行纵向纠错之后，参照所述控制位部分，根据其状态来确定是否进行横向纠错。
2、根据权利要求1的数字信号处理方法，其特征在于：
在进行纵向方向的纠错之后，还对纵向方向的数字信号中所包含的数据位，参照对于该数据位的在横向方向上的所述控制位部分，根据其状态来确定是采用该数据位在纠错之前的状态，还是采用纠错之后的状态。
3、一种数字信号处理装置，其特征在于包括：
用于输入数字信号的缓冲器，该数字信号在横向方向和纵向方向上具有纠错码，在横向方向上包含控制位；
控制器，用于控制所述缓冲器数字信号输出；
纠错装置，用于输入所述缓冲器存储的数字信号，在对该数字信号进行纠错之后，再将数字信号输出到所述缓冲器中；
检测器，用于检测出所述控制位部分的状态，并将检测出的结果送到所述控制器。
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