CN1150462C - 用于在集成电路中流水线传送数据的方法及装置 - Google Patents

Abstract

一种在由时钟输入端所接收的第一时钟脉冲起始读周期的同步集成存储电路中使用流水线数据的方法和装置。通过存储器非同步地传播与读周期相关的数据，以产生而后输入到流水线电路的数据。该装置包括用于把在读周期所产生的数据导流到一个寄存器几个支路中的一个所择用的支路中的定时精确的导流电路，以便根据接收随后的钟脉，为输出选择已存储在所择用的支路中的数据。随后的时钟脉冲是在第一时钟脉冲后出现的若干个可编程的时钟脉冲。

Description

用于在集成电路中 流水线传送数据的方法及装置

技术领域

本发明涉及数据处理系统，尤其涉及在一电路中的读周期被启动之后的一个选定时钟数目内用以从该电路中产生输出数据的方法及装置。

背景技术

在过去几年中，半导体存储器系统有了快速发展，存储器系统容量大约每四年就翻倍，每个芯片的比特数以四为倍数增加。因此，随着每次新一代的DRAM的出现，存储系统中的所需单个芯片数会减半。随着系统中存储器芯片数的减少，会引起数据输出引脚数目总数的下降。由于较少的输出引脚，存储器系统的带宽会下降。然而，随着微处理器和多处理器系统的进展，对于存储器系统的要求仍在提高。最要紧的问题是，计算机系统要求有越来越大的数据带宽。即，在任何给定的时间间隔上，系统要求在存储器输出缓冲单元上有更多的信息出现。所以就需要增加每一个存储器芯片的带宽。由于需要保持在比特密度以及基片空间的精确性，使得实现这种更大的带宽被复杂化。

这种对于增加带宽的需求已经导致了新型存储器系统的发展。一种有前途的存储器芯片结构是“同步动态或静态随机存储器”(SDRAM或SSRAM)。这些芯片使用一个时钟来控制数据流并较之以原先的存储器芯片提供在输出数据带宽方面的显著增加。在这些同步设计中，流水线传送被用来增加数据输出的带宽。在本讨论中，假设通过一个示例性SDRAM(从列地址到输出)的地址存取时间是15ns。如果不采用流水线传送，读周期就将每15ns出现一次。在同步的DRAM中，为3的等待间隔(或流水线深度)可使总的数据速率增加两倍。就是说，对于15ns地址存取时间的SDRAM，读请求和数据输出可以是每5ns产生一次。第一个请求的作出是在T0。根据该请求的数据对于15ns(3个时钟)之后的DRAM的输出是有效的。第二个读请求是在T+5ns时作出，而第三个读请求是在T+10ns时出现。出现在T+10ns处的时钟也命令从第一读周期产生的数据出现在输出端上。与在T+15ns处的第四读出请求相吻合，根据第一请求的数据可在输出端获得。该数据之后每5ns都跟随有出自随后读周期的新数据。结果是使系统具有比地址存取时间小得多的周期时间，显著地增加了带宽。

如果以7.5ns周期时间操作，这同一个15ns地址存取时间部分只能以一个时钟延时输出数据。即第一个读周期在T0处开始。第二个读周期在T+7.5ns处开始，此时第一读周期的数据被命令输出。当第一数据在输出端上有效且被读出时，第三个周期在T+15ns处开始。这种操作称作为等待间隔为2的等待间隔。此范例性的15ns地址存取时间是太慢而不能利用以5ns为周期时间正确地操作。以更高频率操作的DRAM必须使用更大的等待间隔。因而希望提供一种能力来编程特定存储器部件的等待间隔，使之以不同的操作频率数目优化其使用。正是为此考虑到流水线传送，例如在完成第一周期的存取之前即开始第二和第三周期，使得这些同步存储器较之以原先的存储器设计能够提供大大增加的带宽。

然而，遗憾的是该增加的带宽都必须付以代价才能实现。现行的流水线方案均需采用大量的传送门或锁存器以循环或“步进”数据经过该管路。通常的流水线电路是以NMOS和PMOS晶体管构成的多个传送门形成。通过使数据顺序地通过由这些传送门所定义的若干级，使这些数据钟控穿过流水线电路。因此，当等待间隔为2时，可采用两套传送门以步进这些数据经过该管路。第一套门被启动以推动在输入缓冲器处于所接收的数据经过存储器。当在输入有新数据开始时，在数据路径中定位靠后的第二套门被启动，将数据推进到输出。与之相似，等待间隔为3时要求有三套传送门，放置在经过每一并行数据路径的几个位置上。

虽然此方案达到了从同步电路流水线传送输出数据的一般目标，但仍有几个问题不令人满意。此种方案所需的大量的传送门对于几种RAM设计的特征有不利影响。例如，在SDRAM中的中间的传送门可优化定位在存储器每一列的解码器的输出。这些存储器有大量的列解码器输出。所以需要大量的传送门以产生例如3次等待间隔。这些传送门的每一个都要耗能、占据可贵的基片面积并附加电阻和电容于电路中，从而增加了对地址存取时间的延时。结果是，利用共同流水线传送技术的同步DRAM电路占据了比小容量非同步电路要实际上更大的基片空间。而且，采用这种共用技术，虽然是实现了降低循环时间的目标，但其产生了存储器装置对能源要求和地址存取时间上的增加。

当采用可编程等待间隔时，本已属大量的传送门会进一步增加。例如，如果是利用传送门来实现2或3次的可选性等待间隔，对于不同的等待间隔，在整个数据路径中的门的最佳放置是不同的。以此方案会使基片的空间急剧消耗。

因此，需要能够减低或消除在数据路径中对于众多的传送门的需求的离速流水线传送技术。还希望有支持一种任何期望值的可编程等待间隔的技术。这些需要应该在没有比较、密度、基片面积及能耗效益方面的严重损失条件下得以实现。

发明内容

本发明提供了一种流水线电路，实现了一种可编程等待间隔，它可以用很高的频率流水线传送数据而不占据过量的基片面积。

具体而言，本发明提供一种用于同步系统中流水线传送数据的方法和装置。在一个具体的实施例中，该装置设计来与一个存储器系统结合使用，其中的读周期由在时钟输入端所接收的第一个时钟启动。该读出周期非同步地产生随后将被输入到流水线电路中的数据。该电路包括导流电路，用于将读周期内产生的数据导流进入寄存器若干支路所择用之一。选择电路被用来在一旦出现随后时钟的接收时从所择用的支路选择用于输出的数据。该随后的时钟是在第一个时钟之后的一些数目的时钟脉冲之后出现的一个时钟信号。

在一具体的实施例中，第一时钟信号之后的时钟数是1(即实现具有2次等待间隔的流水线效应)。在另一实施例中，第一时钟信号之后的时钟数是2(即实现3次等待间隔)。本发明的另一个实施例可实现在2和3之间的一个可编程选择等待间隔。

系统分支的每一个都包括一对锁存器，其一表示逻辑“1”输入信号，而另一个表示逻辑“0”输入信号。复位电路提供来用于复位每个流水线分支中的这一对门锁存器。在具体的实施例中，一旦有来自输出的该支路的消选信号，就立即将这一对锁存器的每一个复位。在每一个周期中有单一的支路被复位。

采用同步环绕式计数器系统与导流电路结合工作，在其中导流及锁存有数据的这些支路循环操作。该计数器还直接用于选择用以输出数据的支路。随每一个时钟脉冲，该计数器自动启动且递增很快。

还包括导流电路。对于等于一个周期时间的时间段上，该导流电路顺序地择用多个信号之一，恰在一个窄数据脉冲到达之前，该顺序被开始计时递增。相对于时钟周期的时间而言，数据脉冲最好是要窄。该导流信号的择用在窄数据脉冲到达以前操作，以把数据脉冲导流到若干个系统支路的一个中。比数据脉冲到达稍早一点，利用一个共用定时信号来实现该导流信号择用的精确相关定时。在一个具体的实施例中，该共用定时信号是通过在若干个预解码信号线之一上的脉冲的出现而被产生的。该共用定时信号再被用以选通读出放大器(从而产生出数据脉冲)并提供导流信号的精确定时。最近在系统的数据路径中的这种共用定时信号的使用使得数据信号能以高频率导流。这种设计方案能够适应由于温度、供电压之类原因所引起的定时的变化。

还提供有以逐个周期为基础禁止系统输出的电路。本发明的其它的具体的实施例还具有这样的特征：即使在可以获得数据之前选择了用于输出的数据，也能防止流水线输出中的误操作。

本发明的结果是小型、高速的具有可编程等待间隔的流水线电路，利用对于产生数据和把信息导流入若干寄存器之一中属于共用的定时信号而实现精确定时。由于没有采用传送门，数据从存储器电路的输入非同步地流向流水线电路的输入。结合附图所作的充分描述将会有对本发明的性质及优点有更充分的了解。

根据本发明的一个方面，提供了一种具有带输出端的数据通路的集成电路，包括：时钟输入端，用于接收时钟信号；用于存储数据的具有多个分支的寄存器；具有连接到携带数据的数据线的输入端的导流电路，所述导流电路连接到所述寄存器，并且随后响应由所述时钟信号触发的第一信号，将所述数据导流到所述寄存器的所述多个分支中的一个已选择的分支；和连接到所述寄存器的分支选择电路，所述分支选择电路随后响应由所述时钟信号触发的第二信号，将存储在所述多个分支中的已选分支中的数据送到输出端，其中，在第一数据开始通过数据通路传播之后，但在所述第一数据到达输出端之前，第二数据开始通过数据通路传播。

根据本发明的一个方面，提供了一种存储电路，包括：用于存储数据的可寻址存储单元的阵列；连接到存储单元的所述阵列的数据线；时钟输入端，用于接收时钟信号，所述时钟信号的第一沿启动第一读周期以将输出数据提供到所述数据线上；用于存储数据的具有多个分支的寄存器；产生多个导流计数状态和选择计数状态的计数器，所述多个导流计数状态和选择计数状态随着所述时钟信号的周期而变化；连接到所述寄存器和所述数据线的导流电路，所述导流电路进一步接收所述多个导流计数状态，所述导流电路将所述输出数据导流到所述寄存器的所述多个分支中的一个已选择的分支；和由所述多个选择计数状态驱动的选择电路，用于进行选择以输出存储在所述已选择分支中的所述输出数据，其中，所述导流电路响应由所述时钟信号的所述第一沿触发的第一导流计数状态，将第一输出数据导流到所述寄存器的第一分支中，并且所述选择电路响应由在所述时钟信号的所述第一沿后的多个周期出现的所述时钟信号触发的第一选择计数状态，选择所述第一输出数据以进行输出。

根据本发明的一个方面，提供了一种集成电路，包括：适

根据本发明的一个方面，提供了一种集成电路，包括：适于接收时钟信号的时钟输入端；响应所述时钟信号来产生第一、第二和第三导流计数状态和第一、第二和第三选择计数状态的计数器；用于存储数据的具有第一、第二和第三分支的寄存器；具有从数据线接收数据的第一输入端和分别从所述计数器接收导流计数状态的第一、第二和第三导流控制输入端的导流电路，所述导流电路连接到所述寄存器，所述导流电路响应来自所述计数器的所述导流计数状态来将数据导流到所述寄存器的所述第一、第二和第三分支中的一个已选分支中；和具有分别连接到所述寄存器的所述第一、第二和第三分支的输出端的第一、第二和第三数据输入端，和分别接收来自所述计数器的选择计数状态的第一、第二和第三选择控制输入端的分支选择电路，所述分支选择电路响应所述时钟信号来将存储在所述第一、第二和第三分支中的已选分支的数据送到输出节点，其中所述选择的分支是响应于所述选择控制信号来选择的。

根据本发明的一个方面，提供了一种对出自同步存储系统的数据进行流水线传送的方法，所述同步存储系统具有带有输出端的数据通路，用以存储数据并带有多个分支的寄存器，和接收时钟信号的时钟输入端，该方法包括步骤：在所述时钟输入端接收第一时钟沿，所述第一时钟沿启动第一数据的第一读周期；通过所述数据通路传播所述第一数据；将由所述第一读周期产生的所述第一数据导流到所述寄存器的所述多个分支的第一个分支中；在所述时钟输入端接收第二时钟沿，所述第二时钟沿启动产生第二数据的第二读周期；在所述第一数据到达所述输出端前通过所述数据通路传播所述第二数据；和将由所述第二读周期产生的所述第二数据导流到所述寄存器的所述多个分支的第二个分支中。

根据本发明的一个方面，提供了一种对在具有带输出端的数据通路的电路中的数据进行流水线传送的方法，该方法包括步骤：沿所述数据通路开始传播第一数据；在开始传播所述第一数据且在所述第一数据到达输出端前，沿所述数据通路开始传播第二数据；将所述第一数据导流到第一存储元件；在导流所述第一数据步骤之后将所述第二数据导流到第二存储元件；选择在所述第一存储元件中的所述第一数据以进行输出；和在选择所述第一数据的步骤之后选择在所述第二存储元件中的所述第二数据。

根据本发明的一个方面，提供了一种在具有数据通路和输出端的存储电路中，一种对数据进行流水线传送的方法，包括步骤：开始由时钟信号的第一沿触发的第一读周期，所述第一读周期产生第一数据；通过所述数据通路传播所述第一数据；开始由在所述第一沿后的时钟信号的第二沿触发的第二读周期，所述第二读周期在所述第一数据到达所述输出端之前产生第二数据；通过所述数据通路传播所述第二数据；将所述第一数据导流到第一存储元件中；在导流所述第一数据的步骤后，将所述第二数据导流到第二存储元件中；选择在所述第一存储元件中的所述第一数据以进行输出，选择所述第一数据的步骤由所述时钟信号的所述第二沿触发；和选择在所述第二存储元件中的所述第二数据以进行输出，选择所述第二数据的步骤由在所述第二沿后的所述时钟信号的所述第三沿触发。

附图说明

图1是根据本发明具体实施例的导流电路一部分的简化电路图；

图2是根据本发明具体实施例的导流电路的电路图；

图3是当采用等待间隔为2时图2电路的定时图；

图4是当采用等待间隔为3时图2电路的定时图；

图5是当等待间隔为1时的导流信号的电路图；

图6是用于把图2和5的输出传送到输出缓冲级的输出电路图；

图7是使用在图2电路中的、用于产生流水线计数的流水线计数产生电路；

图8是使用在图2电路中的、用于产生正时信号的流水线延时电路；

图9是计数延时产生电路，用于产生与本发明实施例之一结合使用的定时信号；

图10是使用在图2的复位电路部分中的复位信号产生电路；和

图11是与图2电路结合使用的流水线启动电路。

具体实施方式

参考图1，示出根据本发明的等待间隔导流电路100。该电路是示于图2中的三个完全相同部分或支路之一。与图2的电路相比它有某种程度的简化，但它包括有出自示于图6、8和11的其它电路的功能的获得整个操作的总体概念。导流电路110用以导流数字信号，以等效的或真实的I/O信号线(后称为I/O^#和I/O)到一个择用分支的分别的节点NO1或NO4，并从该节点到例如同步存储器装置的输出缓冲单元150。该电路使用若干个控制信号，以确保来自I/O线的数据以精确的定时传播到输出缓冲单元150。信号的导流可被用来从存储器装置快速而准确地流水线输出数据。本专业技术人员将会清楚，本发明可与包括DRAM、SRAM、ROM、快速存储器之类的任何同步存储装置结合使用。而且本发明的流水线方案可做修改的使用在其它需要高效、高速流水线的应用场合。

在说明书中，将描述本发明的特定的实施例。尤其要讨论设计使用在DRAM系统的输出数据路径中的一个实施例。在该特定实施例中，数据是以脉冲(例如1-5ns宽的脉冲)的形式传播通过DRAM的。在最佳实施例中，其电路可用由题为“在CMOS集成电路中的快速传播技术”(流水号08/269,451，1994年6月30日提交)相关共同受让申请所描述的快速传播CMOS逻辑来实现，该申请结合于此作为参考。本专业的技术人员会认识到，也可使用其它的技术方案。

在该特定实施例中启动一个读周期的时钟周期将引发四个动作的出现。首先是将一个电路(例如图1所绘支路节点NO1和NO4)的一个支路的两个存储节点被复位。随后：将与此同时地完成传统的非同步读出访问，以在I/O或I/O^#线上的数据脉冲作为结束。第三，读周期将引起导流信号的产生，该信号将在稍先于非同步数据脉冲的到达而被择用。最后，导流信号将使数据以I/O或I/O^#导流到一个合适的存储节点，将该存储节点置1。随后的时钟周期将选择这一数据用以输出。该数据可被输出到任何数目的接收电路(例如，处理器、高速缓冲存储器等等)。

为实现一个为2的等待间隔，至少需要两个电路100，而至少要有三个并联存在的电路100来实现为3的等待间隔。通过提供更多的电路100就可以得到更多的等待间隔。在一特定实施例中，本发明的流水线电路将使得用户确定从1到3个等待间隔的具体要求。图1的等待间隔导流电路100的几个确定的方面已被总转化，以简化电路操作的解说。更详细的内容将结合后序的附图给出。

在一具体实施例中，来自存储器装置的I/O信号在等待期间为高值。所以，在任意一条指示有数据存在的线上是低值信号。这些信号通常是负数据脉冲，例如可以是2ns宽的脉冲。在一具体的实施例中，I/O信号是在随着存储器读请求的一个大约10ns的非同就延时之后而被产生来的。可是，由于该流水线传送的使用，存储器请求可以小于该存取时间的几个间隔作出。为2的等待间隔将流水线传送数据，以使I/O信号每7.5ns出现一次，并在输出缓冲单元上每7.5ns替换一次新数据，为3的等待间隔将使将使I/O信号及新输出数据以5ns的间隔出现。

PMOS晶体管(例如102和104)的符号包括一个圆圈(小泡)在其栅极。NMOS晶体管(如114和116)的符号就没有此小圆圈。在PMOS晶体管102和104源极上方的短水平线代表正电源V_cc。NMOS晶体管114和116的源极接地。

当I/O^#或I/O线脉动到低电平，PMOS晶体管102或104即被接通。与此同时，PIPECNTDELO被择用为低值，在一电路100中被启动来接收数据，(在其它电路100中，PIPECNTDEL1和PIPECNTDEL2是高电平)。在I/O^#或I/O上的低电平脉冲与在PIPECNTDEL0上的低电平相结合，使事先复位或低电平的节点NO1或NO4被设置，即移到正电源电压V_cc。节点NO1或NO4实际包含一对数据锁存器。节点NO1由所收逻辑“1”置为高值，而节点NO4由所收逻辑“0”置为高值。

PIPECNTDEL0是由将结合图7.8和9详细讨论的电路和110所产生的信号。PIPECNTDEL0的择用定时受电路110控制。一般说来，PIPECNTDEL信号被定时成与在I/O线上信号的到达相结合地现出现。属于相对长持续期的PIPECNTDEL信号产生出一窗口，其中可能出现I/O信号。响应信号(例如PIPECNTDEL1和2)送到此图没示出的电路分支。启动对PIPECNTDEL(1、2或3)的哪一个的选择，并依据所选择的等待间隔(例如，2、3或更多)及计数器(PIPECNT)的状态来接收从一周期到另一周期的数据改变。这种选择受电路112控制。电路110和112将在后结合图8作详细讨论。电路110和112共同将负数据脉冲从I/O^#或I/O线导流到被启动接收数据的电路110的节点NO1和NO4。“导流”地含意是，当信号PIPECNTDEL0择用为低值，如果信号(例如负脉冲形式的信号)出现在线I/O^#上，则将启动支路0以接收数据，信号将被导流到节点NO1，设置该节点为高值而不影响在其它电路100中的对应节点。如果负脉冲到达I/O线，且如果是信号PIPECNTEDL0被择用为低值，则数据被导流到节点NO4，设置该节点为高电平。如果信号达到线I/O或I/O^#且PIPECNTDL0不被择用低电平(因为PIPECNTDEL1或2被择用低电平)，该数据则被导流到另一个支路且节点NO1和NO4都不改变。这种特征使得以连续的周期抵达I/O线的单一设置上的信号被导流到若干不同支路中的不同节点，以实现流水线传送效应。

一旦数据被正确地导流到一特定节点(例如图1的节点NO1和NO4)，就在那里等待，直到有正确的时钟输入到来。一旦有正确的时钟输入的到达，PCNTO被快速选为高电平。这使得数据随即被传播到一个输出缓冲单元150。PCNT0信号实际上是从一个PIPECNT0信号中提取的，该信号是由将结合附图7所讨论的一个计数器产生的，只有在计数信号PIPECNT0已被选取高值、且输出将在本周期被启动，PCNTO信号才被选为高值。在一个具体的实施例中，输出控制电路包括有使得输出被关断(开路)的特征，从而空闲存储器输出缓冲单元，以承接其它信号。这种控制电路将结合图6和11作深入的详细讨论。

PCNT0的选择接通NMOS晶体管126、134和140。即与节点NO1或NO4上的一个高“设置”电平结合，使输出缓冲单元150被移到高或低电平。例如，已经有负脉冲达到线I/O上，当PIPECNTODEL0被择用为低值，则晶体管104和108将同时接通以设置节点NO4为高值(NO1和NO4都事先被复位成低值)。节点NO4耦合到NMOS晶体管128的栅极。随着节点NO4变高，晶体管128被接通。时钟输入的接收(该输入之后则启始此读周期)将引出PIPECNT0和PCNT0(输出启动)的选择，它将接通NMOS晶体管126。随着晶体管128和126都接通，PMOS晶体管132和142的栅极都被接地，将这些晶体管接通。当PIPECNT0被选为高值时，PIPECNT1则不被选择，即为低值。如将被更详细讨论的那样，这些PIPECNT信号由一个高速同步环绕式计数器所产生。在任何给定的时间上，只有这些信号(PIPECNT0-2)之一被选择成高值。利用PIPECNT1的低值，PMOS晶体管130和144被接通。由于晶体管130和144都导通，节点PULLND被移到V_cc，导通NMOS输出晶体管148，随着PMOS晶体管144和142都导通，节点PULLUP也被移到V_cc，关断PMOS输出晶体管146。因而使输出缓冲单元150被接到地电平。此时节点NO1仍复位成低电平，使NMOS晶体管136和138截止。以相似方式，如果数据已经到达线I/O^#，带点NO1已通过PMOS晶体管102、106被置成高电平，则节点NO4仍然被复位成低电平。在此情形中，当PCNTO被选择成高电平时，则线PULLUP和PULLDN将经过晶体管140、138和134、136被移到地电平。这将使PMOS晶体管146导通而NMOS晶使管148截止，把输出缓冲单元150移到高电平。

由于信号被传播经过该系统的高速度，线PULLUP和线PULLUP潜在有输出误操作的危险。有几种用来避免输出中误操作的措施。首先，一旦当前PIPECNT(输出)周期结束，作为下一个时钟输入的结果，PMOS晶体管130和144将被变成非导通态，因为下一个管道计数PIPECNT1被很快选成高值。且在此时NMOS晶体管126、134和140通过PCNT的低值的消选而被截止。由于NMOS晶体管134、140和PMOS晶体管130、144全部截止，该特定支路将不再受PULLUP或PULLDN状态的影响。结果是，PULLUP和PULLDN保持其目前电压，直到由下一个所选支路(或由输出禁止电路)驱至新电压为止。当同时出现当前支路的消选及下一支路的选择的情况，如果数据尚未达到下一支路的节点NO1或NO4的等效节点上(例如支路1的节点NO2和NO5)，仍不会在输出中有误操作。反之，伴随下一个分支的被选择将什么也不发生。只有当数据最终达到下一支路的节点NO2或NO5，节点PULLUP或PULLDN才发生电压的改变。所以，输出被保持在高、低或开路状态，直到可作为下一输出的数据能得到为止。如果该下一数据恰好是与当前数据相同，则节点PULLUP和PULLDN将不改变电压并因此不会有输出的误操作，即使是在该数据之前下一个PIPECOUNT选择数据是可获得的情况下仍然如此。

本专业的技术人员明白，PULLUP的上升可被设计得比PULLDN的上升更快，使得PMOS晶体管146的截止比NMOS晶体管148的导通更快。同样，PULLDN的下降可被设计得比PULLUP的下降更快，使得NMOS晶体管148的截止比PMOS晶体管146的导通更快。这将会使能耗减小。

为保证将有效信号置于节点NO1和NO4，提供有RESET0信号。在一具体实施例中，对于支路0而言(由PIPECNT0选择来输出数据的支路)，该信号被选来在一周期的开始作为正脉冲，在该周期中，PIPECNT1已被选为高电平(即紧靠在选择了PIPCNT0以输出数据的周期之后)。RESET0信号被耦合到NMOS晶体管114和116的栅极。具有正脉冲的信号的择用将节点NO1和NO4复位成地电平，这是表示在这两节点中尚无数据得到的条件。信号还由非门120反相，其输出导通PMOS晶体管124，它复位PMOS晶体管132和142栅极的高电平，这又是表示没有可得到的数据的条件。一旦这些节点的每一个都被正确复位，该电路则被准备好在下一次PIPECNTOEL0再次将数据导流到支路0时接收在I/O或I/O^#上的负脉冲形式的新数据。在下一次PIPECNT0被选为高电平时，新数据将被输出。应注意，在由PIPECNTOEL0将新数据经I/O和I/O^#导流进入该具体支路(支路0)之前，复位脉冲定时必须结束。在本发明的一个具体实施例中，当把等待间隔设置为3时，有一个10ns的窗口，在该窗口中，在新数据达到节点之前，RESET的开始和结束均已完成。此时间与时钟周期时间无关。在等待间隔为2的情况下，有更多的时间可用。本专业人员有能力在该窗口内调节RESET的定时。

虽然电路100在某种程度上简化，但本发明的几个方面都被示出。首先，除非在I/O和I/O^#信号出现之时有PIPECNTDEL0信号被择用为低值，出现在I/O线上的信号将从被传播(导流)到节点NO1或NO4。由于I/O信号可以是以快速间隔(例如在某一实施例中为5ns)出现的例如为2ns宽的脉冲，所以需要PIPECNTDEL0信号的正确定时。这一定时是由延时电路110来协调的。在任何给定周期内的PIPECNTDEL信号被择用的选择是由在读请求被发出之时的PIPECNT计数器的状态所决定及由选择的等待间隔所决定。这是由图8的电路440完成的。一旦数据将节点NO1和NO4设置成高电平，只有当PCNT0被选择时该数据才被选择作为输出；反过来，PCNTO的选择只有当PIPECNT0被选择时才会出现(且由输出启动电路118启动数据的输出)。就是说，直到迟于若干时钟之后而已经选择了PCNT0信号，出自节点NO1或NO4的数据将不会被置于输出缓冲单元150。此种门控效应被用来控制数据的流水线传送。通过复制图1的电路100N次，能够形成具有从2至N的任何深度的数据流水线。

参考图2，其中示出根据本发明的一个导流电路200的一个具体实施例。该电路具有三个相同支路，实现为2或3的等待间隔。为1的等待间隔由稍后讨论的单独的电路实现。该三个支路的每一个的主要部分都是图1所示电路100的复制。本专业的技术人员明白，可以通过使用更多数量的支路达到更多的等待间隔。图1中的某些特征，例如延时电路110、等待间隔选择电路112、输出控制电路118及输出晶体管146和148在图2中没有示出。相反，这些特征的实施例的具体情况将作深入讨论。

本发明一个具体实施例的几个不包含在图1中的特征被示于图2中。具体地说，存储节点NO1-NO6的每一个都包括一个由一对非门形成的锁存器。这些锁存器是用来在即使当系统操作在担心会有泄漏电流的低频条件下确保信息被保持在这些节点的每一个中。它们的构成具有足够高的阻抗以保证它们能承受它们分别的复位脉冲或在I/O或I/O^#上的新数据所加的过载，它们还具有足够低的阻抗以克服在它们分别节点上的任何泄漏电流。贯穿本说明书中的类似的锁存器也都被它们分别的输入脉冲所过载的供电。通过在这些节点上提供锁存器，实现了以非常低的频率的操作。附加的PMOS锁存器264A-C被设置来保持节点NO13-NO15为高电平。一旦这些节点被置成高值，锁存器264A-C将保持该高电平直到出现一个信号的改变为止。它选择了它们各自的RESET信号时，节点NO13-NO15由PMOS晶体管224A-C复位为高电平。应当注意，该RESET功能并不复位在线PULLUP或PULLDN上的信号，相反，这些信号被保持到由新的输出数据所取代为止。这样有助于保证无误操作的输出。例如，在第一周期中假设在晶体管202A栅极上收到来自I/O^#的负数据脉冲，并由晶体管206A导流到支路0的存储节点A，使得当PCNT0被选成高电平时PULLUP和PULLDN被拉到地电平。在下一个周期下，如果数据再次出现在线I/O^#上，它将被导流到支路1的节点NO2上，将其设置为高电平。这将使晶体管236B、238B将线PULLUP和PULLDN拉到地电平(一旦选择了信号PCNT1)。可是该线已经在地电平，所以最终的数据输出保持在高电平。即使是在数据到达以设置节点NO2为高电平之前选择了PCNT1，也仍是此情况。

当PULLUP和PULLDN需要被拉到高电平以在一输出周期从支路1输出数据时(即数据已经由真实的I/O线进入并被导流以设置节点NO5为高电平)，一旦选择了PIPECNT1和PCNT1，节点NO14就被拉到地电平。这使得PULLUP和PULLDN被接到高电平，因为PMOS晶体管230B和244B是导通的，它们的导通是由于无论何时有PIPECNT1被选为高电平，都会使PIPECNT2被消选低电平。而且，每一个PIPECNT周期的结束都是通过截止先前选择的PMOS晶体管230、244和先前选择的NMOS晶体管226、224而对线PULLUP和PULLDN进行隔离而完成的。因为(例如)PIPECNT1被消选低电平而同时PIPECNT2被选成高电平，对支路1进行消选，所以这些晶体管被同时截止。由于PULLUP和PULLDN在每一个周期的结束与一条支路相隔离，这些节点能立即接受新数据，作为所提供的下一条支路。

应注意到，即使在新数据到达之前对其请求，该电路也能逐个周期地提供无误操作的(但被延时的)过渡。再次假定从读周期的启始到在I/O或I/O^#上的负脉冲的产生的非同步延时是10ns。在本例中的数据地导流到支路0。还假定是一个为2的读等待间隔，即，一旦收到紧随被启动的所关心的读周期的时钟的第一个时钟信号，即选择用以输出的数据。如果时钟周期的时间大于10ns，则在其被选作输出之前，数据将已经非同步地传播通过了存储器，就是说，在PCNT0被选成高电平前，节点NO1或NO4将已被设置为高电平。如前所述，紧接着下一个外部时钟的接收，PCNT0(对于后续周期是PCNT1和PCNT2)被选择为高电平且有新数据出现在输出上。另一方面，如果周期时间是小于10ns，则在其可获得之前就对数据请求。即在节点NO1或NO4已被设置为高电平之前PIPECNTO就被选成高电平，且这两个节点仍处于它们复位的低电平状态。在此情形中，直到非同步传播的数据到达之前，由下一个时钟对于PIPECNTO的选择将不引起对输出的改变。就是说，节点PULLUP和PULLDN保持其原来状态且其输出也保持其原来的高电平、低电平或开路状态，直到新数据到来为止。当I/O或I/O^#负数据脉冲最终出现时，节点NO4或NO1被置为高电平，且新数据立即传播到输出，PIPECNT0仍被选择成高电平。而且，如果新数据与旧数据完全一样，则输出保持恒定而无误操作。而且如若输出切换，它将保留先前的数据为有效，直到可获新数据取代它为止。输出的状态不改变，直到下两个条件被满足为止：根据已经非同步地传播通过存储器，以在输出端可以获得；以及已经收到了合适的时钟以选择该数据作为输出。这两个条件哪一个先出现无关紧要。但是，如果非同步传播经过存储器的数据在当PIPECNT先于下一个试图选择该数据作为输出的时钟时仍不能被获得，就会增加源于时钟的存取时间。

现在来描述以不同等待间隔操作的电路200。再次假设数据非同步地传播经过存储器将用10ns，且由此设置或是节点NO1或NO4为高电平。还假设在例如节点NO1或NO4被置为高电平且PIPECNT被选成高电平之后，要5ns使输出变为有效。参考图3，其中示出了为2的等待间隔的定时图。在本例中，大约每11ns作出一个数据请求。图3示出了把输出信号传播通过图2电路200的单一支路所需要的信号间的相互作用。具体而言，数据被示为由PIPECNTDEL0所导流，以便将节点NO1或NO4置为高电平(根据是否有负的数据脉冲出现在I/O^#或I/O上)。由PIPECNT0和PCNT0选择的该支路被称之为支路0。箭头表示这些信号间的关系(例如一个信号引起第二信号转换的上升和下降沿)。象参考图11而变得显而易见的那样，该PCNT信号通常是等效于分别的PIPECNT信号。只有当输出已被禁止时它们才有差异。因此，为了进行讨论的目的，PIPECNT信号将被参考。

如图3所示，在任何时间只选定一个信号PIPECNT0-2(高)。每个时钟周期的上升沿触发信号间的跃变。例如，如果PIPECNTO为高电平，时钟的下一个上升沿将使PIPECNT1变为高电平，使PIPECNT0变为低电平，时钟信号的上升沿也驱动RESET信号。在一具体实施例中，RESET0信号被PIPECNT1的上升沿触发，使支路0节点NO1和NO4复位到低电平，NO13到高电平。同样，PIPECNT2的上升沿导致RESET1信号的产生，而PIPECNT0的上升沿引起RESET2信号的产生。这些信号的产生和定时将结合图10讨论。

在一特定时钟脉冲，为方便起见标为时钟脉冲0，进一步标为启始读取时钟脉冲，产生存储器读取请求。从请求时间开始，在近拟10ns的非同步传播延时之后，该时钟脉冲导致从存储器输出一信号作为I/O或I/O^#上的负脉冲。在图3所示的实例中，启动读取周期碰巧在引起PIPECNT2的上升沿的时钟周期发生。在读取周期开始后的一段时间，与其后是否接收任何附加时钟脉冲无关，使PIPECNTDEL0维持低电平(如将描述的，选择PIPECNTDEL0而不选择PIPECNTDEL1是选择等待间隔为2的结果)。对在一具体实施例的实例中，在时钟脉冲0的开始读周期之后PIPECNTDEL0维持低电平8.5ns。因而，与时钟频率无关，此数据被导流到支路0；也就是将节点NO1或NO4都置位于高电平(根据该信号是否出现在I/O^#或I/O)。在PIPECNT2信号选定之后，具体地讲，刚好在数据脉冲到达I/O或I/O^#之前，使PIPECNTDEL0信号维持一特定时间。提供充分的裕度，以确保I/O信号在由电流PIPECNTDEL信号(此处是PIPECNTDEL0)限定的窗口内到达。此裕度允许由温度、电源、或其它因素引起的信号定时的变化。PIPECNTDEL信号的产生和定时将在下文结合图8做更详细地描述。

因为在维持PIPECNTDEL0信号低电平的过程中，出现了与读取周期相关的负I/O数据脉冲，则将数据导流到支路O中的一节点(即节点NO1或NO4)。负脉冲的控制把节点NO1或NO4从其复位的低电平置位到高电平。该节点在被后来的RESET0脉冲之前(即在完成读出该数据的周期之后)保持高电平(在一实施例中由于锁存)。当收到下一个外时钟输入，时钟脉冲1时，使下一个流水计数PIPECNT0尽快地选定高电平，而使前一个流水计数PIPECNT1尽快地选定低电平。这就选择了新的支路，而脱离了前一个选定的支路。当PIPECNT0被选为高电平时，晶体管234A、226A和240A导通，并且如果节点NO4置位于高电平，则节点PULLUP和PULLDN被拉到高电平，如果节点NO1置位于高电平，则被拉到低电平。然后，将这些信号传播到存储器件的输出缓冲级150。

到达I/O线的下一个数据将被导流到支路1的节点NO2或NO5，那是因为计数器已被递增，而PIPECNTDEL1信号将维持低电平。当在时钟脉冲2后立刻选定PIPECNT1时，此数据将驱动线PULLUP和PULLDN。一周期后，因信号PIPECNTDEL2维持为负，而将在I/O线上收到的数据导流到支路2的节点NO3或NO6。当收到时钟脉冲3选定信号PIPECNT2时，线PULLUP和PULLDN将再次收到新数据。这一过程将连续将数据导流到支路0、1、2，0、1、2、0等等，并从支路0、1、2，0、1、2、0检索数据。第一数据可根据读取周期启始所存在的计数被导流任一支路。在完成最后读取周期后，可使输出开路。为完成此操作的电路将在下文结合图5、6和11做描述。

图3的定时图表示在选定输出之前，即超过10ns的时间周期，到达I/O或I/O^#上的数据。但，如后文所述，也可选取7.5ns的时间周期。

现在参照图4，表示等待间隔为3的实例同步图。对等待间隔为3，在将允许高频运行的读取周期之后，将使数据输出两个时钟脉冲。该接线图再参照图2的电路200。也可使用同样的电路200，通过产生由PIPECNT信号所维持的那个PIPECNTDEL信号的不同选择，获得为3的等待间隔。

图4表示在等待间隔为3和大约5.5ns的周期时间的运行。图4中时钟信号的上升沿引起PIPECNT信号间的转换。再有，定时图表示数据被导流到支路0的节点NO1或NO4(即在PIPECNTDEL0信号维持低电平时，在I/O线上出现负脉冲)。在I/O^#或I/O上的低脉冲和在PIPECNTDEL0上的低电平信号的结合分别将数据导流到置位于高电平的节点NO1和NO4。PIPECNT0信号的选择引起数据向节点PULLUP和PULLDN的传递，作为输出连续出现在存储部件的缓冲级150上。但，对于等待间隔为3，在开始读取周期的时钟脉冲之后的第二个时钟脉冲，即时钟脉冲2才出现PIPECNT0。应注意，在选定的等待间隔为3时，在PIPECNT1选定高电平之后，PIPECNTDEL0维持低电平一段固定时间，然而，对等待间隔为2在PIPECNT2选定高电平之后，PIPECNTDEL0被维持在低电平相同的固定时间。在一具有10ns非同步延时的具体实施例中，在PIPECNT1选定之后PIPECNTDEL0信号将被维持低电平8.5ns(同时PIPECNT2不择用高电平)。

图2的导流电路200的运行允许很快地并有效地以流水线输出数据，支持高频运行。为特定系统适当选择等待间隔允许用户或存储器的设计者来优选存储器的效能。

当等待间隔为2时，在读数周期开始之后的第二时钟脉冲从电路200输出数据。即，在时钟脉冲0启动读取周期，在时钟脉冲1从该读取周期选择待输出的数据，并在时钟脉冲2将有效输出数据锁存到接收电路中。可以使用电路200，将数据输出给任意数目的接收电路。比如，可把数据供给超高速缓冲存储器系统或中央处理单元。对一个从读取周期开始至数据到达节点NO1或NO4之间的非同步延时为10ns通过输出缓冲器的非同步延时为5ns的实施例中，在读取周期起始后的15ns之内数据不能变为有效的输出。即，从时钟脉冲0至时钟脉冲2之间的时间必然是至少有15ns用于被接收电路所接收的校正数据。在等待间隔为2时，周期时间必然大于或等于7.5ns。应予注意，当在7.5ns周期时间时，在读取周期开始后在该数据将节点NO1或NO4置位为高电平之前的2.5ns，称PIPECNT0为新的数据一时钟脉冲(或7.5ns)。在时钟脉冲1选定此输出数据后的2.5ns，当数据最终到达节点NO1或NO4时，输出没有误操作，而仅仅替代开始切换。在输出近似5ns后时钟脉冲2使数据变为有效。

另一方面，对于等待间隔为3，在时钟脉冲3将数据锁存到接收芯片内。再有，对等待间隔为2，从读取周期开始非同步延时10ns后，数据将节点NO1或NO4置位为高电平，并在5ns内通过输出缓冲器。但在等待间隔为3时，在此15ns时间间隔内有三个时钟脉冲。在此等待间隔为3，在读取周期开始后的10ns，在时钟脉冲2以5ns周期间时为输出选定数据。当从时钟脉冲0非同步延时10ns后将NO1或NO4置位为高电平时，同样在时钟脉冲0之后的10ns由时钟脉冲2选定PIPECNT0，在输出5ns(即在15ns)后使数有效。这是在第三时钟脉冲同时发生的，将数据锁存到接收电路(即CPU、超高速缓冲存储器等等)。

在等待间隔为2和等待间隔为3的运行之间的主要作用的差别在于跟随所选定的PIPECNT的那个所维持的PIPECNTDEL的逻辑选择。选择确定在为输出选定数据之前将发生的时钟脉冲次数。另一差别在于控制有能力输出的周期。

当时钟频率增加时，最小可用等待间隔也增加。对上面的实例，在5ns周期时间运行要求等待间隔(至少)为3。在7.5ns周期时间运行要求等待间隔(至少)为2。在等待间隔为1的运行(使用现在描述的电路)会看到对至少为15ns的周期时间是可行的。为使存取时间降至最短，系统的设计者应选取以其目标运行频率工作的最短的等待间隔。本发明的有效可编程序的等待间隔允许等待间隔的选取，因而使设计者能优选实际需要的系统。在不综合考虑其它的存储器设计参数如速度、功率和衬底面积的利益的情况可获得这种伸缩性。

在一具体的实施中，用一所设计的附加电路来扩大导流电路200，以支持等待间隔为1。现在参照表示电路280的图5，当期望等待间隔为1时可以使用。将这些电路一起用于单一存储器部件，使用户能选拔甚至较宽的等待间隔范围。与电路200类似，电路280驱动信号PULLUP和PULLDN的状态。当系统(或设计者)选择使用等待间隔为1而不是2或更高时，可以使用电路280。如果预期的等待间隔大于1，驱动信号CL1(列读取等待间隔＝1)为低电平，而与非门284为门电平，或非门286和288的输出为低电平，而非门290的输出为高电平。所有四个晶体管292、294、296和298全截止。因而不能使电路280用于大于1的等待间隔。

但是，如果预期等待间隔为1，图2的电路200不能启动，使图5的电路280启动。电路280的运行，当被启动时，依赖于输入信号OUTOFF的状态。如果OUTOFF为逻辑1，非门282输出为0，与非门284输出为1，而或非门286，288输出为0。晶体管292、294、296和298全截止。这允许图6的电路300使输出开路，如所描述的。如果OUTOFF为逻辑0而CL1为逻辑1，则与非门284为低电平，启动电路为每个或非门286、288提供一低输入。还有，数据非同步地流过该存储器，在I/O或I/O^#提供低脉冲。如果在线I/O上传播低脉冲，或与门286将输出高脉冲，而非门290将输出低脉冲，打开PMOS晶体管292、294。此低脉冲有足够长的作用时间，将PULLUP和PULLDN拉到Vcc。在下一周期切换它们之前，它们将一直保持在Vcc(由于包括在图6的电路300中的锁存器)。因PULLUP和PULLDN都在Vcc，驱动输出接地。同样，在线I/O^#的低脉冲引起由或非门288的高脉冲输出，因而使NMOS晶体管296、298导通。将PULLUP和PULLD全拉到地电位，驱动输出到Vcc。直至被后一个周期切换为高电平，PULLUP和PULLDN将保持接地。

应予注意，在等待间隔为1时，没有流水线传送。即，一旦在I/O或I/O^#出现负脉冲形式，该数据依旧非同步地送到输出端。在切换输出之前不等待第2或第3时钟脉冲的到来。

使用信号PULLUP和PULLDN来驱动可以耦合到存储器件输出缓冲级的输出信号OUT_TTL。在一具体实施例中，由图6的输出电路300产生OUT_TTL。此电路300可以接受来自图5的电路280(对于等待间隔为1)和来自图2的电路200(对于等待间隔大于1)的输出。当用电路200或280将PULLUP和PULLDN驱动到Vcc时，PMOS晶体管314截止，而NMOS晶体管318导通，因而将输出拉到地电位。当用电路200和280将PULLUP和PULLDN拉到地电位时，PMOS晶体管314导通，而NMOS晶体管318截止，因而把输出驱动到Vcc。为了快的驱动输出缓冲级，PMOS314和NMOS318具有比较大的信道宽度。比如，在一具体实施例中，PMOS314的信道宽度为400μ，而NMOS的信道宽度为250μ。

当OUTOFF维持高电平时，非门302为低电平，使PMOS晶体管304导通，将PULLUP拉到Vcc，使PMOS314截止。在同一时间，NMOS316导通，将PULLDN拉到地电位，使NMOS晶体管318截止。当两个晶体管314和318都截止时，输出为开路。非门306和308锁住PULLUP的状态，同时非门310和312锁住PULLDN的状态，无限期地保持任何给定的状态，直至新数据到达。信号OUTOFF实质上起输出截止命令的作用，足以使PMOS314和NMOS318截止。

因而，在选定的等待间隔等于1的情况下，一旦在I/O线上产生一个信号，不必等待任何附加时钟脉冲，立刻放到输出缓冲级(OUT TTL)。即，使数据非同步地一直流到输出。当所选定的等待间隔等于2时，从时钟脉冲0起始只有在接到下一个时钟脉冲(即时钟脉冲1)之后才使来自读取周期的输出信号放到输出缓冲级上。当所选定的等待间隔等于3时，从时钟脉冲0起始只有在接到时钟脉冲2之后才使来自读取周期的输出信号放到输出缓冲级上。其结果是能为比如来自同步存储器件的输出有选择的确定等待间隔。由于选择高的等待间隔系统能支持很高的运行频率。从读取周期至输出的存取时间是快的，那是因为，使数据从输入非同步地一直流至由PIPECNTDEL信号提供的导流。通过一系列中间传送门不使信号减慢。反之，让信号通过一个单(比如PMOS)导流门。不但电路比较简单，而且不占什么衬底面积。当与同步DRAM，比如本发明的系统一起使用时，用一块与其它的相似的非同步DRAM几乎同样的芯片可以提供输出流水线功能。

现在参考图7，表示出PIPECNT产生电路330。使用PIPECNT产生电路330，为图2的导流电路200产生流水计数。概括地讲，PIPECNT电路330是个高性能三驱动环绕同步计数器。在情况3，有三种计数模式供选择，来支持具体的最大的等待间隔要求。

电路330包括一个可在一具体实施例中供DRAM系统使用的LRAS输入，如果RAS不是有效时，则使电路被禁止。当不读取是可能的话，在无效的RAS周期中，其特点是节省电能。线LRAS上的低信号使NMOS晶体管346截止，并通过PMOS晶体管352将节点N20拉到高电平。这就防止计数器递进计数，而将它锁定在它的现有计数。然而，当RAS为有效时，在LRAS上的高信号通过使NMOS晶体管346导通来启动电路330，使计数被每个新的时钟脉冲递进。在RAS变为无效后，LRAS信号必须在足够多的周期内保持有效，以便输出存储在电路200各支路中的数据。

当使用等待间隔为1时，无须计数电路330。于是，通过将CL1信号导流为高电平可以禁止该电路。这就导致或非门334输出一个低信号。因而将逻辑0送到每个与非门368、362和358的一个输入端。这确保了节点N15-N17均保持低电平，而NMOS晶体管372、366和360全截止。在同一时刻，或非门334的低输出导致与非门378、396和414的高输出，它们的反相输出使PMOS晶体管374、392和410导通。于是，节点N21、N22和N23为高电平，使PMOS晶体管384，402和420截止。反相器338的输出为NMOS晶体管340、342和343提供高输入。使PIPECNT0、1和2全保持在地电位，以节省功率。

再有，如果存储器件仍没有衬底偏置(即，仍未将功率上升信号导流为高电平)，则使电路330禁止。这是由发送一个通过非门332再到或非门334的pwrup信号，正如对等待间隔为1所描述的那样禁止电路330而达到的。本领域的技术人员将认识到，如果电路不仅在有衬底偏置(如在DRAM中)易于运行，而且在衬底偏置产生之前也允许运行的话，它会发生锁定。

流水计数电路330实质上是个自启动的从Clkt2到PIPECNT0、1或2的转换延时最小的同步计数器。Clkt2是个在时钟输入的上升沿之后快速发生的窄脉宽的正脉冲。在下面，将假定LRAS被导流至高电平，CL1为低电平，而pwrup为高电平。即，使电路330启动。当在Clkt2上有正脉冲时发生计数。在Clkt2的上升沿，NMOS晶体管344导通，将节点N20拉到地电位。这时，节点N15、N16或N17为高电平。为了解释清楚，假定在Clkt2出现时节点N15为高电平。如果在接收Clkt2(PIPECNT0和1为低电平)之前选定PIPECNT2为高电平，就应是这种情况。在NMOS晶体管的栅极的逻辑导致该晶体管导通，使节点N21快速跟随节点N20接地。如将描述的，在此时PMOS晶体管374为截止态。由反相器380和382形成的锁存器确保节点N21稳定在两种状态之一，直至迫使它成为相反的状态。将该锁存器设计得容易过负荷。节点N21的低电平使很大的PMOS晶体管384导通，以使信号线PIPECNT0快速选择高电平。由反相器386、388所形成的另一锁存器保持PIPECNT0上的高电平信号。当PIPECNT0变为高电平时，通过大NMOS晶体管426使先前选一的线PIPECNT2消选低电平。这确保从比如2的计数到0的很快的转换。

PIPECNT0上的高电平信号导致反相器388的低电平输出，引起与非门378的高输出，引起非门的低输出。经这些逻辑门的很少的延时之后，使PMOS374导通。这发生在Clkt2上的脉冲的下降沿之后。其结果，PMOS晶体管374使节点N21复位为高电平，但仅在PIPECNT0切换为高电平后才使PMOS晶体管384截止。当PMOS晶体管384截止时，因PIPECNT1变为高电平，在下一个时钟脉冲通过NMOS晶体管390将PIPECNT0快速拉到地电位。PIPECNT0选定高电平使逻辑1被送入与非门362的输入端。或非门334给与非门362的另一输入端提供1。所以与非门362将输出逻辑0。经反相器串364的延时(延时选取大于Clkt2上的脉宽)之后，在下一个时钟脉冲的传播中将把节点16和NMOS晶体管366的栅极拉到高电平。同样在下一个时钟脉冲前，由于PIPECNT0被选在高电平，节点NO15，NMOS晶体管372的栅极被拖到低电平，将或非门336的输出拖到低电平。因为晶体管372截止，下一个时钟脉冲将不影响节点N21。然而，因为晶体管366导通，将把节点N22拖到低电平。PMOS晶体管402快速使PIPECNT1选定高电平。PIPECNT1的选择高电平导致NMOS晶体管390使PIPECNT0选择低电平。PIPECNT信号的快速正转换部分是通过使用具有大的(即1000μ量级)的信道宽度的PMOS晶体管384、402和420，快速提升与导线相关的比较高的电容并逻辑耦合到每个PIPECNT信号而实现的。为进一步降低延时，在PMOS晶体管开始将各节点拉到高电平之前，与它们相反的NMOS晶体管390、408和426早已截止。即，比如在PIPECNT1(NMOS390的栅极)为低电平时，PMOS晶体管384将PIPECNT0拉到高电平。NMOS晶体管390、408和426也提供比较大的信道宽度，以实现快速负转换。另外，因为PMOS晶体管对宽度有限的脉冲是导通的，当PMOS晶体管早已截止时，这些NMOS晶体管导通。再有，为了实现快速运行，Clkt2上的电容由于只要求Clkt2驱动单个晶体管，NMOS晶体管344而被降至最小。如果计数器是用三个常用与非门构成的，每个各产生一节点N21、N22、N23，则三个分离的NMOS和三个PMOS晶体管应与节点Clkt2相连接。这显然会增加Clkt2的电容。

时钟与新的PIPECNT的选定之间的很短的延时得到由时钟脉冲至输出的很低的存取时间。如图3和4的实例定时图所示，由流水计数电路330所产生的信号有快的转换换，即在Clkt2转换为高电平之后只经两个反相延时转换高电平，同样也是在外接收时钟之后只经两个反相延时转换高电平。在1时钟周期选择PIPECNT0-PIPECNT2中每一个信号为高电平，在2时钟周期选择低电平，而其余两个轮换被选择。用这些信号与图2的导流电路200相结合，来选择特定的一对寄存器，即支路0的存储节点NO1和NO4中所存储的数据，表现为来自存储器件的输出数据。流水计数电路是自启动的。在任一周期，如果PIPECNT0和PIPECNT1均未被选中(不管PIPECNT2是否被选中)，或非门336、与非门368延时串370和晶体管372将导致下一周期PIPECNT0的选择。在以后各周期接着是PIPECNT1、PIPECNT2、PIPECNT0、PIPECNT1等等。

现在参照图8描述，使用PIPECNT信号与流水计数延时电路440的结合。如上面结合图1和图2所描述的，为把数据从本发明的I/O线导流到存储节点NO1-NO6中置位高电平的一个。具体来讲，在I/O或I/O^#线上必须出现低脉冲，而单一的PIPECNTDEL信号必须择用低电平。如果PIPECNTDEL0择用低电平，数据将被导流到支路0的节点NO1或NO4。如果PIPECNTDEL或PIPECNTDEL2择用低电平，数据将分别被导流到支路1的节点NO2或NO5或者导流到支路2的节点NO3或NO6。采用流水计数延时电路440，确保在适当时间出现PIPECNTDEL信号并导流到适当的支路上。在高频时，这是个具体的难题。在一具体实施例中，每个PIPECNTDEL信号在读取周期开始后大约8.5ns递增，并根据选取的等待间隔跟随(变换)一个特定的PIPECNT输出。

流水计数延时电路440根据包括指示预期的等待间隔的信息的几个输入产生PIPECNTDEL信号，如果采用等待间隔为1，整个电路都是不必要的，因而被禁止。通过使信号CL1维持高电平，而使该电路禁止。这是因为反相器442输出一个低电平信号，因而使PMOS晶体管526、528和530导通。这也迫使与非门444输出一个高信号，并使非门446输出低信号，使NMOS晶体管514、518、522截止。非门448的高输出使PMOS晶体管516、520和524截止。当晶体管514和516截止，而526导通时，非门534的输出为高电平，而非门538和542的输出照旧。这迫使信号PIPECNTDEL0-2固定在其非择用的高电平，以使导流电路200永不将数据从I/O线导流到节点NO1-NO6。

相反，当采用等待间隔为2或3时，将0输入到线CL1。可采用模式寄存器等可编程地规定等待间隔为2或3。例如，在一具体实施例中，在merg4线上的逻辑0选定等待间隔为2，而逻辑1选定等待间隔为3。如果选定2，将启动由晶体管478/480、486/488和494/496形成的多路开关的上半部。如果选定等待间隔为3，则启动由晶体管482/484、490/492和498/500形成的多路开关的下半部。可以采用其它的选择电路用于具有更多支路的执行程序，来增加具有更多的合理的等待间隔的电路。存储设计可按下面完成，允许用户通过改写模式寄存器等内部的一个值来改变已装入部分的等待间隔。

从图7的PIPECNT电路330接收信号PIPECNT0和PIPECNT1。当PIPECNT0或PIPECNT1选择高电平时，由或非门564产生一个替代PIPECNT2信号并被选定高电平。在Clkt2脉冲之后很快将信号PIPECNT0、PIPECNT1或PIPECNT2的状态改为高电平，以实现从时钟脉冲至输出的快速存取时间。Clkt2脉冲被图7的反相器串350延时，再被图8的反相器串562延时，大约在Clkt2后的3.3ns提供一正脉冲。延时通过电路的存储部分沿着数据脉冲的非同步传播延时路径约等于延时的三分之一左右。在PIPECNT信号结束递增之后发生此脉冲，并在5ns之后，再次递增之前终止。此正脉冲使每个PIPECNT导致新的状态，通过由晶体管对452/452、456/458和460/462所形成的多路开关传播。在Clkt2信号已输入到图7的流水计数电路之后大约3.4ns在多路开关的计数数据输出递增。大约0.1ns后非门468、472、和476将此新的数据传播给节点N25、N26和N27。即，由于延时串352和562以及通过多路开关452/454及反相器468等，使节点N25-N27落后PIPECNT0、1、2的反相转换3.5ns，通过多路开关的信号被由反相器对466/468、470/472和474/476形成的锁存器保持。在节点N25-N27的数据会非同步地传播到节点N28-N30，但要根据所选定的等待间隔(确定)哪一种输入N25-N27产生给定的输出N28-N30。比如，选定等待间隔为2，来自节点N25的信号将传至，节点N28，节点N26上的信号将传至节点N29，而N27上的信号将传至节点N30。即，在适当延时后，因PIPECNT0选择高电平，信号PIPECNTDEL1将择用低电平。PIPECNTDEL2将由PIPECNT1的选择引起，而PIPECNTDEL0将服从PIPECNT2。当使用此种信号方案与图2的导流电路200结合时，其结果如图所示，根据在读取周期开始后接收的第一个时钟脉冲，将数据送到输出缓冲级150。

当选定等待间隔为3时，在节点N25-N27的信号将通过多路开关的下半部。即，来自N25的数据传至节点N29，来自N26的数据将传至节点N30，而来自节点N27的数据将传至节点N28。在此情况下，提前8.5ns将由PIPECNT2的选定维持信号PIPECNTDEL1为低电平。PIPECNTDEL2服从PIPECNT0，而PIPECNTDEL0将服从PIPECNT1。这就确保在读取周期开始后两个时钟脉冲，即以等待间隔为3由电路200将数据放到输出缓冲级，如图4所示。参照图3和图4的定时图，可以看到选取不同等待间隔的效果。在图4中，选取等待间隔为3，提前8.5ns由信号PIPECNT1的选择高电平，将数据PIPECNTDEL0维持在低电平。时钟脉冲0启动此读取周期，时钟脉冲1从支路2(如果存在)选择数据，而时钟脉冲2从读取数据导流至支路0选择数据。在图3中，选取等待间隔为2，提前8.5ns由信号PIPECNT2的选择高电平，使信号PIPECNTDEL0维持低电平。在此情况，时钟脉冲0启动此读取周期，并将数据导流到支路0。时钟脉冲1为输出在支路0中选择此数据，实现等待间隔为2。这种信号路径的安排允许在不同等待间隔之间的很有效而简单的选择。当然，可以使用其它逻辑装置选取服从(哪个)PIPECNT的那个PIPECNTDEL。比如，可以使用组合逻辑，如与非门或者或非门按类似方式来选择信号。

一旦适当信号达到节点N28、N29或N30，使用另一组多路开关(由晶体管对514/516、518/520和522/524形成)通过电路的其余部分而递进，定时受定时信号COUNTDEL控制。将此定时信号设计成，在由存储器产生读取请求后，择用下一个PIPECNTDEL信号择用前一个已择用的PIPECNTDEL信号适当时间。在优选实施例中，这些信号转换稍微早于数据到达I/O线。当在高频运行时，精确定时是绝对需要的。下面的电路提供此类系统所需要的精确定时。图9中表示用于产生COUNTDEL信号的定时电路的一个具体实施例600。

用于将I/O数据导流到电路200(图2)各个支路的PIPECNTDEL要求精确定时。此定时必须与在I/O线上负数据脉冲一起的出现相一致。当选定(DRAM的)列解码器输出时，存取晶体管把所选定的列的bit线和bit^#线耦合已与相同电压平衡的局部I/O和I/O^#线。bit线或bit^#线之一是高电平，而另一个是低电平。所得到的在不同电压下对节点不均匀导电引起差分电压，在真实的和等效的局部I/O线之间缓慢生成，在生成充分模拟信号后，用一动态差分读出放大器622选通由此种差分电压所代表的数据。读出放大器的选通脉冲是个窄脉冲，根据从局部I/O或I/O^#接收的差分电压的极性，使读出放大器在真实的或等效的(全程)I/O线上输出窄的负脉冲。在选通使读出放大器有充足的信号以可靠运行之前等待足够长(的时间)是至关重要的。但不等待长于会增加存储器的地址访问时间所需(的时间)。为达到精确读出放大器选通脉冲定时，按下述方式产生定时，接近实际，在维持选定的列后固定的延时，生成引起局部I/O差分信号的信号。在一具体实施例中，采用电路600来控制这种固定的延时。

在一具体实施例中，定时电路600接受八个预解码器的输出，它们是在由四个或非门602-608、两个与非门610、612及紧跟着的单一或非门614组成的逻辑或非电路中的一起进行“或”运算的GYA0-GYA7。本领域的技术人员将了解，把许多列解码器的输出“或”起来以产生读出放大器的选通脉冲定时信号是不实际的。然而，将八个1置位一起“或”成八中取一预解码输出，其中的脉冲高电平之一稍早于最后列解码器输出脉冲高电平是可行的。本领域的技术人员还应认识到，如果所选定的线脉冲是低电平而不是高电平，也可用逻辑与非电路来检测预解码线中的信号。

当任一公用Y-地址产生高脉冲时，或非门602-608之一的输出产生低脉冲，导致与非门610或612产生高脉冲，从而迫使或非门614产生低脉冲输出。在此之前，或非门614的输出已为高电平，反相器的输出已为低电平。于是当或非门614的输出转换为低电平时，对一短周期(等于反相器链616的延时)，或非门618输出高脉冲。此脉冲比如可以是个1ns宽脉冲。选取这种窄脉冲，以允许I/O线上的窄数据脉冲。I/O线上的窄数据脉冲改善了定时裕度，如将要描述的。在择用预解码器输入之一后，几乎与择用最后列解码一致，此脉冲的读取沿可发生四个逻辑延时。

用缓冲器和选择逻辑620来缓冲和逻辑选择COUNTDEL输出上的正脉冲；以便仅选通选定的存储器阵列的选定读出放大器。因为读出放大器选通脉冲是被与择用列的同一信号(GYA0-GYA7之一)择用的。它们相对于列选择的定时是很好的。在择用列之后2.5ns产生读出放大器选通脉冲信号，以允许生成差分信号的时间。在读出放大器及其输出缓冲器的延时后，在COUNTDEL上的正脉冲之后的4ns在真实的或等效的(全程)I/O线上产生2ns宽负数据脉冲。

如前所述，PIPECNTDEL信号必须很精确定时地递进。为达到所要求的定时精度，采用两种独立的概念。首先，在I/O上出现数据作为脉宽尽可能短的脉冲。这种短脉冲使时间窗口最大，在该窗口中可增加PIPECNTDEL而不会招来误差。对2ns脉冲和5ns的周期时间，该窗口是3ns宽。如果读出放大器代之以输出一个逻辑电平(与一个脉冲对照)，在准确与数据递增准确相同的时间会使PIPECNTDEL有个递增，不为误差留下余地。其次，也使用使读出放大器选通脉冲定时(在I/O或I/O^#上产生负脉冲)置位的同一COUNTDEL信号来使PIPECNTDEL信号递进的定时置位。当然，也能使用除COUNTDEL以外的信号。对数据的正当导流极为重要的是使用同一信号来产生I/O脉冲和使PIPECNTDEL递进。

再参照图8，可以看到，COUNTDEL脉冲被用于使与非门444运行。如果未选定等待间隔为1，并假定COUNTDEL信号产生高脉冲，与非门444将输出一负脉冲，然后被反相器446反相。于是，在反相器446的输出端产生脉宽可能为1ns的正脉冲。该正脉冲导致由晶体管对514/516、518/520和522/524形成的多路开关让来自节点N28-N30的数据传播通过，变成信号PIPECNTDEL1、2或0。即，如果PIPECNTDEL0被维持低电平，从与非门512输出逻辑0，通过由晶体管522和524形成的多路开关传播(在特定时间)由非门锁存器540/542锁存，由非门542-560缓冲，作为PIPECNTDEL0输出。从COUNTDEL至PIPECNTDEL0(或PIPECNTDEL1或2)的总延时约为2.5ns。这是通过与非门444、非门446、NMOS晶体管522以及非门542、556、558和560的延时。具体选取2.5ns延时要短于从COUNTDEL至窄I/O数据脉冲的读取沿的4.0ns延时。于是稍稍在I/O线产生低脉冲前，使PIPECNTDEL信号增加。PIPECNTDEL信号有比较长的持续期，而维持对全时钟周期时间有效。这是以增加I/O脉冲可达到的窗口。

可把在图8电路440的一具体实施例的各节点的定时归结如下。PIPECNT0、1、2在时钟脉冲的每个上升沿之后快速递进。在时钟脉冲的上升沿之后大约3.3ns启动多路开关452/454等。在多路开关452/454等启动之后大约1.2ns或在时钟脉冲的上升沿之后大约4.5ns，与非门504/512的输出增加。在一个独立的信道中，信号COUNTDEL产生正脉冲，在择用时钟之后近似6ns上升，并在1ns后下降。非门446在时钟脉冲后6.5ns开始输出一个正1ns宽脉冲。在此时，启动多路开关514/516等，传送来自与非门504、508、512数据，提前2.0ns(时钟脉冲后4.5ns)变为有效。最后在多路开关514/516等启动后的2ns，在时钟脉冲后8.5ns使PIPEDNTDEL输出递增。最重要的是，它们在2ns宽I/O脉冲达到前1.5ns递增。对于5ns的周期时间，在5ns后，或在2ns宽数据脉冲的末尾之后大约1.5ns使PIPECNTDEL信号再次递增。因而，在5ns周期时间，每个PIPECNTDEL对I/O数据脉冲的两侧的全部1.5ns是有效、择用或放弃的。窄的2ns宽的脉冲使种1.5ns定时裕度最大。由于在有功的I/O线的远端上升、下降时间相当慢，此脉冲是2ns，而不是1ns。在非门446的输出端在1ns宽脉冲的两边的全部2ns，非门504-512的输出是有效的。所以在与非门504、508、512的输出数据的达到应早或迟2ns，而在PIPECNTDEL定时内无变化。这些裕度允许PIPECNTDEL信号定时的协调，并使此种流水线的方法实用。

在图8的电路440的一具体实施例中，可以用读信号使与非门504、508和512的输出禁止。即，如果读取周期无效，送到信号线READ上的低信号将确保所有的与非门504、508和512输出逻辑1。将设有PIPECNTDEL信号择用低电平，因而，切换这些信号将不消耗功率。

现在参照图10，表示根据本发明的一个复位电路的具体实施例。采用流水线复位电路630来产生输入到本发明的导流电路200的RESET-2信号。RESET0信号(正脉冲)将使(图2)电路200的节点N01和N04复位为低电平，而使节点N013复位为高电平。在周期内早期出现支路0的复位，跟随来自支路0的循环输出数据。即，在不再为输出选择支路0之后在用于周期选择支路1的早期，立刻出现，但在从I/O或I/O^#将新数据导流型至支路0之前，终止该RESET脉冲。由在周期的早期输出正脉冲的时钟信号Clkt2驱动电路630。由反相器链644增加延时。应选择反相器逻的数目，以确保在流水计数已递进到下一个计数之后产生复位信号。比如，图2的电路200的存储节点NO1和NO4需要被复位到低电平，在某些点上，在选择PIPECNT0后，但必须在新数据被导流将节点NO1或NO4置位为高电平之前使复位终止。在一具体实施例中，复位电路630是这样协调的，大概在时钟脉冲接收之后的3ns在反相器串644的输出端出现正脉冲。在此时，信号PIPECNT0、1或2之一刚好已被选定为高电平。于是与非门632-636之一的输出端将产生低脉冲。比如，如果刚好PIPECNT1被选定为高电平，与非门632将输出低脉冲，而RESET0将输出高脉冲，这种脉冲在新数据被导流到支路0内之前终止。其余的RESET信号(1和2)在本周期内不产生复位脉冲。按类似方式，PIPECNT2信号的选择将导致RESET1信号的产生，而PIPECNT0的选择将产生RESET2信号。可以调RESET信号产生的相对定时。然而，RESET信号必须出现在其支路不再为输出选择之后并在新到达其支路前终止。

当已选定等待间隔为1时，非门631提供低输出，而每个RESET0-2将有高输出。在此情况下，图2的禁止电路200的所有节点NO1、NO2、NO3、NO4、NO5和NO6仍维持复位低电平。无复位信号改变电压，因而节省电源。

大多数存储电路有个要求，有时，比如当与此芯片并行地选择其后相同的存储芯片时，要求输出端开路。确定一给定的时钟周期是用于输出数据还是用来提供开路条件的逻辑对本领域的技术人员是公知的。对一本发明的目的，需要此信息在它生效的周期开始之前变为有效。在周期末尾维持(高电平)时，称为OUTEN(输出启动)的信号导致在下一个时钟脉冲输出下一个有效数据，如上所述。但是，如果禁止，根据接收下一个时钟脉冲，OUTEN使输出快速开路。为得到开路输出，图6的电路300中的OUTOFF择用高电平。此高电平被反相器302反相，以使为PMOS晶体管304产生低输入。这就把节点PULUP拉到高电平，使输出PMOS晶体管314截止。OUTOFF上的高电平导通了NMOS晶体管316，以便把节点PULLDN拉到低电平，使输出NMOS晶体管318截止。当晶体管314和318截止时，输出端是开放电路。

为了节省电源，没有晶体管把PULLUP拉到低电平，或把PULLDN拉到高电平。暂时返回到图2的电路200，当PIPECNT递进(比如说从PIPECNT0到PIPECNT1)时，IPPECNT1快速选择高电平，使支路0的PMOS晶体管230A和244A截止，而PIPECNT0快速放弃低电平，也使支路0的NMOS晶体管234A、226A和240A截止。即，防止电路200先前所选定的支路0连续把PULLUP拉到低电平，或把PULLDN拉到高电平。但还要求，在IPECNT1选择期间，没有数据来自支路1，在这种输出禁止周期，试将PULLUP拉低，或将PULLDN拉高。在这种输出禁止周期，即使选择PIPECNT1为高电平，通过保持PCNT1在低电平来达到此点。必须将PIPECNT1选定为高电平，以便如前所述，使先前所选择的支路的PMOS晶体管230A和244B截止。在开路输出的周期内，尽管PIPECNT0-2的一个信号被选择高电平，所有PCNT0-2均为低电平。PCNT0-2信号被图11的电路650中的PIPECNT0-2信号驱动。如后所述，如果在一个周期末尾OUTEN是高电平，信号PCNT0-2将分别跟随信号PIPECNT0-2，在下一时钟为高电平。这为大于1的等待间隔提供先前描述的运行。然而，如在一个周期的末尾OUTEN为低电平，下个周期当其对应的信号PIPECNT0-2被选择为高电平时，信号PCNT0-2将保持低电平。

在将PIPECNT0选择为高电平的周期的末尾，OUTEN为高或低电平，以便为下个周期分别启动或禁止输出。如果OUTEN为低电平，而PIPECNT0为高电平，晶体管668使弱反相器674过载，将N42近到低电平。在此时NMOS晶体管672截止，而反相器把节点N43拉到高电平。反相器674、676锁定，并在PIPECNT0转换为低电平后保持此条件。如果，代之以，OUTEN为高电平，而PIPECNT0也为高电平时，NMOS晶体管670和672均导通，使反相器676过载，并将节点N43拉到地电位。反相器674将节点N42拉到高电平，在PIPECNT0转换低电平后，锁存并维持此条件。因而，当在下一时钟脉冲PIPECNT0变为低电平时，由反相器674和676组成的锁存器可以不再改变状态，但刚好在PIPECNT0切换到低电平之前代之以保持OUTEN值的数据特征。如果当PIPECNT0转换为低电平时，OUTEN为低电平(当择用PIPECNT1时，使输出禁止)，节点N42为低电平，而N43为高电平。为N42为低电平，使NMOS晶体管678截止，为N43为高电平，也使PMOS晶体管680截止。所以在PIPECNT1和PCNT1之间没有联系。同时，当N43为高电平，使NMOS晶体管688导通，保持PCNT为低电平。因而在在前个周期的末尾OUTEN为低电平时，在下个周期PCNT1不跟随PIPECNT1的高电平，因而在(图2)电路200的输出端设有出现来自支路1的新数据。当PIPECNT1变高电平时，其它电路(未图示)驱动(图6)电路300的OUTOFF到高电平。这就把PULLUP拉到高电平，把PULLDN拉到低电平，使输出端开路。

另一方面，如果在前个周期(当PIPECNT0为高电平)的末尾OUTEN为高电平，那么节点N42为高电平，而节点N43为低电平(图11)。在此情况下，晶体管678和680导通，晶体管688截止。所以，PCNT1跟随PIPECNT1的高电平，而在下一个周期的末尾跟随PIPECNT1的低电平(PIPECNT0仍为低电平)。当PCNT1选择高电平，来自(图2)电路200的置位存储节点NO2或NO5的数据驱动节点PULLUP和PULLDN同高或同低，以便输出数据。按类似方式，当选择PCNT0和2时，它们各自跟随或不跟随PIPECNT0和2。

因而，电路650提供一个有效而简明的电路，用于当选定其PIPECNT信号时启动电路200的一个支路，以提供输出数据，或当选定其PIPECNT信号时，禁止该支路。

虽然上面是本发明的一具体实施例的完整的说明，但可采用各式各样的改型。比如，系统可以设置另一电路分支，允许从具有等待间隔为1-4的存储系统产生输出。还有，可以重复本文所述的电路，以支持任何次数的等待间隔。该流水线可以与若干同步存储器产品一起使用。该电路也能适用于正和/或负沿触发。虽然在几个实例中提及了具体的信道宽度，这些参数仅仅意味着与本发明的一个具体实施例有关。本领域的技术人员，通过阅读此说明，将能改变信道宽度和晶体管类型，以适应特别需要。

所以，本发明的公开意在解释，而不是对本发明的在所附权利要求中提及的范畴的限制。

Claims (68)

1.一种具有带输出端的数据通路的集成电路，包括：

时钟输入端，用于接收时钟信号；

用于存储数据的具有多个分支的寄存器；

具有连接到携带数据的数据线的输入端的导流电路，所述导流电路连接到所述寄存器，并且随后响应由所述时钟信号触发的第一信号，将所述数据导流到所述寄存器的所述多个分支中的一个已选择的分支；和

连接到所述寄存器的分支选择电路，所述分支选择电路随后响应由所述时钟信号触发的第二信号，将存储在所述多个分支中的已选分支中的数据送到输出端，

其中，在第一数据开始通过数据通路传播之后，但在所述第一数据到达输出端之前，第二数据开始通过数据通路传播。

2.根据权利要求1的电路，其中所述数据为脉冲形式。

3.根据权利要求1的电路，其中每一个所述分支进一步包括第一和第二锁存器，其中所述第一锁存器响应逻辑“1”，所述第二锁存器响应逻辑“0”。

4.根据权利要求1的电路，进一步包括具有可寻址数据存储位置的存储器阵列，所述存储器阵列连接到所述数据线。

5.根据权利要求4的电路，其中所述存储器阵列包括随机存取存储器。

6.根据权利要求4的电路，其中所述存储器阵列包括非易失性存储器。

7.根据权利要求1的电路，进一步包括连接到所述导流电路和所述分支选择电路的计数器，所述计数器产生输出计数，所述输出计数根据所述时钟信号而变化。

8.根据权利要求7的电路，其中：

由所述时钟信号的第一事件产生所述计数器的第一计数状态，所述第一计数状态使所述导流电路将所述第一数据导流到所述寄存器的多个分支的所述已选择分支中；

由所述时钟信号的第二事件产生所述计数器的第二计数状态，所述第二计数状态使所述导流装置将所述第二数据导流到所述寄存器的多个分支的第二已选分支中；

由所述选择电路使用所述计数器的第三计数状态来进行选择，以输出存储在所述分支中的所述第一数据；和

由所述选择电路使用所述计数器的第四计数状态来进行选择，以输出存储在所述第二已选择分支中的所述第二数据。

9.根据权利要求8的电路，其中所述的第三计数状态出现在与所述第二计数状态相同的时钟周期上。

10.根据权利要求8的电路，其中所述的第三计数状态出现在所述第二计数状态的若干时钟周期之后。

11.根据权利要求7的电路，其中所述的计数器为具有时钟输入端的自启动环绕式计数器。

12.根据权利要求11的电路，其中所述计数器根据加到单晶体管的栅极接线端信号沿而改变输出计数。

13.根据权利要求12的电路，其中所述单晶体管的栅极接线端连接到所述时钟输入端。

14.根据权利要求13的电路，其中所述单晶体管连接到所述多个节点，并且通过将所述多个节点之一拉到一逻辑电平而不进行相反拉动来改变输出计数。

15.根据权利要求7的电路，其中：

由所述时钟信号的第一事件产生所述计数器第一导流计数状态，所述第一导流计数状态使所述导流电路将数据导流到所述寄存器的所述多个分支的所述已选一个分支中，和

由所述时钟信号的后来的事件产生的所述计数器的第一选择计数状态，所述第一选择计数状态使所述分支选择电路进行选择，以输出存储在多个分支中的一个已选分支中的所述数据，所述后来的事件在所述时钟信号的所述第一事件后出现若干时钟周期数。

16.根据权利要求15的电路，其中所述时钟周期数为1。

17.根据权利要求15的电路，其中所述时钟周期数为2。

18.根据权利要求15的电路，其中所述时钟周期数可由程序设定。

19.根据权利要求15的电路，其中所述时钟周期数可由程序设定为1或2。

20.根据权利要求15的电路，其中所述时钟周期数可由程序设定为0，1或2。

21.根据权利要求15的电路，其中所述时钟周期数可大于1。

22.根据权利要求15的电路，其中所述时钟周期数可由程序设定为大于1。

23.根据权利要求15的电路，其中所述导流电路包括对应于所述寄存器的所述多个分支的多个逻辑电路，其中所述多个逻辑电路的每一个包括：

第一逻辑子电路，具有从所述数据线接收数据的第一输入端和从所述计数器导流计数状态的第二输入端，所述第一逻辑子电路对所述数据和所述导流计数状态执行逻辑AND或NAND操作；和

第二逻辑子电路，具有接收数据条的第一输入端，所述数据条为所述数据的补充，和具有从所述计数器接收所述导流计数状态的第二输入端，所述第二逻辑子电路对所述数据条和所述导流计数状态执行逻辑AND或NAND操作。

24.根据权利要求23的电路，其中所述寄存器的每一个分支包括：

第一锁存器，连接到所述导流电路的相应的逻辑电路的第一逻辑子电路的输出端；和

第二锁存器，连接到所述导流电路的相应的逻辑电路的第二逻辑子电路的输出端。

25.根据权利要求24的电路，其中在所述寄存器的每一个分支中的所述第一锁存器和所述第二锁存器中的每一个进一步包括具有连接到复位信号的输入端的复位晶体管。

26.根据权利要求25的电路，其中所述寄存器包括第一和第二分支，且所述导流电路包括分别连接到所述第一和第二分支的第一和第二逻辑电路，和

其中，所述第一逻辑电路接收作为输入的所述第一导流计数状态，且所述第二逻辑电路接收作为输入的第二导流计数状态，所述第二导流计数状态由所述时钟信号的第二事件在所述第一事件后产生。

27.根据权利要求26的电路，所述寄存器进一步包括第三分支，且所述导流电路进一步包括分别连接到所述第三分支的第三逻辑电路，和

其中，所述第三逻辑电路从所述计数器接收作为输入的第三导流计数状态，所述第三计数状态由所述时钟信号的第三事件在所述第二事件后产生。

28.根据权利要求26的电路，其中所述分支选择电路包括分别连接到所述寄存器的所述第一和第二分支的第一和第二逻辑电路，其中，每一个所述第一和第二逻辑电路包括：

第一逻辑子电路，具有接收在相应的分支中的第一锁存器的输出的第一输入端和从所述计数器接收选择计数状态的第二输入端，所述第一逻辑子电路对所述第一锁存器的所述输出和所述选择计数状态执行逻辑AND或NAND操作；和

第二逻辑子电路，具有接收在相应的分支中的第二锁存器的输出的第一输入端和从所述计数器接收选择计数状态的第二输入端，所述第二逻辑子电路对所述第二锁存器的所述输出和所述选择计数状态执行逻辑AND或NAND操作。

29.根据权利要求28的电路，其中：

在所述选择电路中的所述第一逻辑电路，接收在所述时钟信号的所述第一事件后的出现一个时钟周期的所述第一选择计数状态，和

在所述选择电路中的所述第二逻辑电路，接收在所述时钟信号的所述第一事件后的出现二个时钟周期的所述第二选择计数状态。

30.根据权利要求27的电路，其中所述分支选择电路包括分别连接到所述寄存器的所述第一、第二和第三分支的第一、第二和第三逻辑电路，其中第一、第二和第三逻辑电路每一个包括：

第一逻辑子电路，具有接收在相应的分支中的第一锁存器的输出的第一输入端和从所述计数器接收选择计数状态的第二输入端，所述第一逻辑子电路对所述第一锁存器的所述输出和所述选择计数状态执行逻辑AND或NAND操作；和

第二逻辑子电路，具有接收在相应的分支中的第二锁存器的输出的第一输入端和从所述计数器接收选择计数状态的第二输入端，所述第二逻辑子电路对所述第二锁存器的所述输出和所述选择计数状态执行逻辑AND或NAND操作。

31.根据权利要求30的电路，其中：

在所述选择电路中的所述第一逻辑电路，接收在所述时钟信号的所述第一事件后出现的二个时钟周期的所述第一选择计数状态，

在所述选择电路中的所述第二逻辑电路，接收在所述时钟信号的所述第一事件后的出现三个时钟周期的所述第二选择计数状态，和

在所述选择电路中的所述第三逻辑电路，接收在所述时钟信号的所述第一事件后的出现四个时钟周期的所述第三选择计数状态。

32.一种存储电路，包括：

用于存储数据的可寻址存储单元的阵列；

连接到存储单元的所述阵列的数据线；

时钟输入端，用于接收时钟信号，所述时钟信号的第一沿启动第一读周期以将输出数据提供到所述数据线上；

用于存储数据的具有多个分支的寄存器；

产生多个导流计数状态和选择计数状态的计数器，所述多个导流计数状态和选择计数状态随着所述时钟信号的周期而变化；

连接到所述寄存器和所述数据线的导流电路，所述导流电路进一步接收所述多个导流计数状态，所述导流电路将所述输出数据导流到所述寄存器的所述多个分支中的一个已选择的分支；和

由所述多个选择计数状态驱动的选择电路，用于进行选择以输出存储在所述已选择分支中的所述输出数据，

其中，所述导流电路响应由所述时钟信号的所述第一沿触发的第一导流计数状态，将第一输出数据导流到所述寄存器的第一分支中，并且所述选择电路响应由在所述时钟信号的所述第一沿后的多个周期出现的所述时钟信号触发的第一选择计数状态，选择所述第一输出数据以进行输出。

33.根据权利要求32的电路，其中每一个所述分支进一步包括第一和第二锁存器，其中所述第一锁存器响应逻辑“1”，所述第二锁存器响应逻辑“0”。

34.根据权利要求33的电路，其中所述第一和第二锁存器在读周期开始处被复位。

35.根据权利要求32的电路，其进一步包括禁止所述电路输出的禁止电路。

36.根据权利要求35的电路，其中，当禁止所述电路输出时，防止选择每一个所述分支来进行输出。

37.根据权利要求32的电路，进一步包括定时电路，该定时电路控制与在所述数据线上的输出数据脉冲的定时相关的所述多个导流计数状态的定时。

38.根据权利要求37的电路，其中所述第一导流计数状态为脉冲，其持续时间比所述数据线上的所述数据脉冲的持续时间长。

39.根据权利要求37的电路，进一步包括具有选通输入端和连接到所述数据线的输出端的检测放大器，其中所述检测放大器通过根据延迟信号选通来产生在所述数据线上的所述数据脉冲。

40.根据权利要求37的电路，其中所述数据脉冲为相对所述存储电路的最小周期时间的窄脉冲。

41.根据权利要求32的电路，其中所述导流电路进一步包括：

等待间隔选择输入端，用以在两个等待间隔和三个等待间隔中进行选择；和

通路选择装置，用于响应所述等待间隔选择来选择用于所述导流信号的通路。

42.根据权利要求41的电路，其中所述通路选择装置包括多路转接器。

43.根据权利要求41的电路，其中，对于两个等待间隔选择，所述多个周期等于1，且对于三个等待间隔选择，所述多个周期等于2。

44.根据权利要求41的电路，其中计数器周期位于三个计数状态之间，每个计数状态产生所述多个导流计数状态之一和多个选择计数状态之一。

45.根据权利要求41的电路，进一步包括用于输出具有一个等待间隔的数据的附加电路。

46.根据权利要求45的电路，其中当选择一个等待间隔时，禁止导流电路。

47.根据权利要求45的电路，其中当选择两个或两个以上的等待间隔时，禁止导流电路。

48.一种集成电路，包括：

适于接收时钟信号的时钟输入端；

响应所述时钟信号来产生第一、第二和第三导流计数状态和第一、第二和第三选择计数状态的计数器；

用于存储数据的具有第一、第二和第三分支的寄存器；

具有从数据线接收数据的第一输入端和分别从所述计数器接收导流计数状态的第一、第二和第三导流控制输入端的导流电路，所述导流电路连接到所述寄存器，所述导流电路响应来自所述计数器的所述导流计数状态来将数据导流到所述寄存器的所述第一、第二和第三分支中的一个已选分支中；和

具有分别连接到所述寄存器的所述第一、第二和第三分支的输出端的第一、第二和第三数据输入端，和分别接收来自所述计数器的选择计数状态的第一、第二和第三选择控制输入端的分支选择电路，所述分支选择电路响应所述时钟信号来将存储在所述第一、第二和第三分支中的已选分支的数据送到输出节点，其中所述选择的分支是响应于所述选择控制信号来选择的。

49.根据权利要求48的电路，其中：

由所述时钟信号的第一事件产生第一数据，由所述导流电路响应第一导流计数状态将所述第一数据导流到所述寄存器的所述第一分支中，所述第一导流计数状态由所述时钟信号的所述第一事件触发，和

由所述分支选择电路响应第一选择计数状态来选择所述第一数据以进行输出，所述第一选择计数状态由所述时钟信号的第二事件产生，所述时钟信号的所述第二事件出现在所述时钟信号的所述第一事件后的多个周期。

50.根据权利要求49的电路，其中所述计数器进一步包括在输入端接收程序信息的可编程电路，且其中所述多个周期可由所述可编程电路响应所述程序信息编程设定为0、1和2中的一个。

51.一种对出自同步存储系统的数据进行流水线传送的方法，所述同步存储系统具有带有输出端的数据通路，用以存储数据并带有多个分支的寄存器，和接收时钟信号的时钟输入端，该方法包括步骤：

在所述时钟输入端接收第一时钟沿，所述第一时钟沿启动第一数据的第一读周期；

通过所述数据通路传播所述第一数据；

将由所述第一读周期产生的所述第一数据导流到所述寄存器的所述多个分支的第一个分支中；

在所述时钟输入端接收第二时钟沿，所述第二时钟沿启动产生第二数据的第二读周期；

在所述第一数据到达所述输出端前通过所述数据通路传播所述第二数据；和

将由所述第二读周期产生的所述第二数据导流到所述寄存器的所述多个分支的第二个分支中。

52.根据权利要求51的方法，其中所述系统进一步包括：

具有至少三个输出的环绕式计数器，在给定周期期间择用所述三个计数器之一；和

接收禁止信号的禁止电路，所述禁止电路具有至少三个输出；

其中，除非是在择用了所述禁止信号的条件下，所述禁止电路的所述至少三个输出跟随在所述计数器的所述至少三个输出之后。

53.根据权利要求51的方法，其中每一个所述分支进一步包括第一和第二锁存器，其中所述第一锁存器响应逻辑“1”，所述第二锁存器响应逻辑“0”。

54.根据权利要求53的方法，其中，在将数据导流到特定分支中之前，复位所述特定分支的所述第一和第二锁存器。

55.根据权利要求51的方法，进一步包括步骤：

在接收到所述第二时钟沿时，选择所述第一数据以进行输出。

56.根据权利要求55的方法，进一步包括步骤：

在接收到第三时钟沿时，禁止所述第一数据输出。

57.根据权利要求51的方法，进一步包括步骤：

接收在所述时钟输入上的第三时钟沿，所述第三时钟沿启动产生第三数据的第三读周期；

在所述第一数据到达所述输出端前传播在所述数据通路内的所述第三数据；

将由所述第三读周期产生的所述第三数据导流到所述寄存器的所述多个分支的第三个分支中；和

通过选择所述第三时钟信号来选择所述第一数据以进行输出。

58.根据权利要求57的方法，进一步包括步骤：

在接收到第四时钟沿时，禁止所述第一数据输出。

59.一种对在具有带输出端的数据通路的电路中的数据进行流水线传送的方法，该方法包括步骤：

沿所述数据通路开始传播第一数据；

在开始传播所述第一数据且在所述第一数据到达输出端前，沿所述数据通路开始传播第二数据；

将所述第一数据导流到第一存储元件；

在导流所述第一数据步骤之后将所述第二数据导流到第二存储元件；

选择在所述第一存储元件中的所述第一数据以进行输出；和

在选择所述第一数据的步骤之后选择在所述第二存储元件中的所述第二数据。

60.根据权利要求59的方法，其中，将所述第一存储元件和所述第二存储元件放在距所述数据通路的输出端的基本上相同的位置。

61.根据权利要求59的方法，其中，开始传播第一数据和导流所述第一数据的步骤由时钟信号的第一沿触发，并且开始传播第二数据和导流所述第二数据的步骤由所述时钟信号的在所述第一沿后的第二沿触发。

62.根据权利要求61的方法，其中，所述选择所述第一数据的步骤由在所述时钟信号的所述第一沿之后出现的多个周期的所述时钟信号沿触发，其中所述多个为0，1，2或2个以上中之一。

63.根据权利要求61的方法，进一步包括步骤：

在开始传播所述第二数据且在所述第二数据到达输出端前，沿所述数据通路开始传播第三数据；

在导流所述第二数据的步骤后，将所述第三数据导流到第三存储元件；和

在选择所述第二数据的步骤之后选择在所述第三存储元件的所述第三数据。

64.根据权利要求63的方法，其中，传播第三数据和导流所述第三数据的所述步骤由在所述第二沿后的所述时钟信号的第三沿触发。

65.根据权利要求64的方法，其中，选择所述第一数据的步骤由在所述时钟信号的所述第一沿之后出现的多个周期的所述时钟信号沿触发，其中所述多个为0，1，2或2个以上中之一。

66.根据权利要求65的方法，其中，选择所述第二数据的步骤由在所述时钟信号的所述第一沿之后出现的多个周期的所述时钟信号沿触发，其中所述多个为0，1，2或2个以上中之一，但不是选择用于所述第一数据的数目。

67.在具有数据通路和输出端的存储电路中，一种对数据进行流水线传送的方法，包括步骤：

开始由时钟信号的第一沿触发的第一读周期，所述第一读周期产生第一数据；

通过所述数据通路传播所述第一数据；

开始由在所述第一沿后的时钟信号的第二沿触发的第二读周期，所述第二读周期在所述第一数据到达所述输出端之前产生第二数据；

通过所述数据通路传播所述第二数据；

将所述第一数据导流到第一存储元件中；

在导流所述第一数据的步骤后，将所述第二数据导流到第二存储元件中；

选择在所述第一存储元件中的所述第一数据以进行输出，选择所述第一数据的步骤由所述时钟信号的所述第二沿触发；和

选择在所述第二存储元件中的所述第二数据以进行输出，选择所述第二数据的步骤由在所述第二沿后的所述时钟信号的所述第三沿触发。

68.根据权利要求67的方法，其中，象所述第一存储元件一样，将所述第二存储元件放置在靠近所述数据通路的距输出端的基本上相同的位置。

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