CN1161831C - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1161831C
CN1161831C CNB991248120A CN99124812A CN1161831C CN 1161831 C CN1161831 C CN 1161831C CN B991248120 A CNB991248120 A CN B991248120A CN 99124812 A CN99124812 A CN 99124812A CN 1161831 C CN1161831 C CN 1161831C
Authority
CN
China
Prior art keywords
film
transistor
nickel
crystallization
crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB991248120A
Other languages
English (en)
Other versions
CN1267907A (zh
Inventor
张宏勇
高山彻
竹村保彦
宫永昭治
大谷久
竹山顺一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN1267907A publication Critical patent/CN1267907A/zh
Application granted granted Critical
Publication of CN1161831C publication Critical patent/CN1161831C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • H01L21/02667Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02609Crystal orientation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • H01L21/02667Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686Pulsed laser beam
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651Silicon transistors
    • H01L29/7866Non-monocrystalline silicon transistors
    • H01L29/78672Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Abstract

公开了一种半导体器件。该半导体器件具有作为有源层区的结晶硅膜。结晶硅膜有平行于衬底取向的针状或柱状晶体,并且晶体生长方向为(111)轴。制备半导体器件的方法包括以下步骤,把催化剂元素添加到非晶硅膜中;在低温把含有催化剂元素的非晶硅膜加热使其成为结晶硅膜。

Description

半导体器件及其制造方法
本发明涉及半导体器件及其制造方法,该器件含有在绝缘衬底上形成的TFT(薄膜晶体管),该衬底由玻璃或类似物组成。
众所周知,薄膜晶体管(下文称TFT)使用薄膜半导体。通过在衬底上形成薄膜半导体和利用该薄膜半导体构成这些TFTs。各种集成电路使用这些TFTs,但特别要注意,电光器件,尤其是有源矩阵型液晶显示器中各象素的开关元件和外围电路部分的驱动元件,都使用TFTs。
这些器件利用的TFTs通常使用薄膜硅半导体。薄膜硅半导体大体上分成两种类型:非晶硅半导体(α-Si)和结晶硅半导体。非晶硅半导体具有低制造温度,用汽相工艺可以相对容易地制造它们,而且它们适用于大批量制造,因为上述原因,它们是最广泛使用的一种类型,然而,和结晶硅半导体相比,它们的物理特性,例如导电率等,是劣质的,因此,极力要建立制造结晶硅半导体TFTs的新方法,以便将来获得更高速的特性。对于结晶硅半导体。已知有多晶硅,微晶硅,包含有结晶硅成分的非晶硅,处于固态结晶和非晶之间的中间态的半非晶硅。
众所周知,用下述方法能获得薄膜结晶硅半导体:
(1)在其形成期间直接形成结晶膜。
(2)形成非晶半导体膜,然后利用激光能量使非晶半导体膜结晶。
(3)形成非晶半导体膜,然后通过加热使其结晶。
然而,方法(1)在技术上难以在整个衬底表面上形成具有满意的半导体特性的均匀膜,另一个缺点是成本高,因为形成膜温度高达600℃以上,不能使用廉价的玻璃衬底。方法(2)存在的第1个问题是激光辐照面积小,例如,从目前最广泛使用的激发物激光器发出的激光造成一个低生产率,而激光器的稳定性不足以保证均匀处理大表面衬底的整个表面,因此认为这种方法是下一代技术。方法(3)比方法(1)和(2)相对优良,它适用大表面积。但是它也要求600℃以上的高加热温度,而当使用廉价玻璃衬底时,它需要降低的加热温度。特别是,在目前使用液晶显示器的情况,不断地向大尺寸屏幕发展,因此也必需使用大尺寸玻璃衬底。当用此方法使用大尺寸玻璃衬底时,在加热处理时产生收缩和翘曲对制造半导体不可避免的是引起掩模对准等精度的降低。因此,产生的主要问题是固有的。特别,在目前最广泛使用的玻璃类型是7059玻璃的情况,翘曲点是593℃,因此,主要缺陷是由用于加热晶化的常规工艺所引起的。除温度问题外,在现在工艺中用于晶化所需加热时间常常达到几十小时或更长,因此需要进一步地缩短时间。
一个较大的问题是下列事实,由于使用这些方法制造结晶硅薄膜取决于同时发生的产生晶核和由此进行的晶体生长,实际上不可能控制微粒的尺寸、取向等。到目前为止,为控制它们进行了很多次努力,作为其中一个例子是日本专利申请公开平(HEI)NO.5-71993所叙述的专利发明。然而,目前象该专利公开所述那样的方法,仍然采用在限制的范围内同时发生地产生的晶核,因此目前不能实现控制薄膜的取向,并且,绝对不能控制微粒的尺寸。
本发明提供一种克服上述问题的方法。具体地,其目的是在涉及非晶硅薄膜的加热晶化的结晶硅半导体薄膜制造方法中,提供一种降低晶化温度又缩短时间的工艺。当然不言而谕,利用本发明的工艺制造的结晶硅半导体,和按现有技术制造的结晶硅半导体相比,有相等或优良的物理特性,而且它可以用于TFT的有源层。
更具体地,提供一种制造结晶硅薄膜的新方法,将代替常规的同时产生晶核的方法,这是一种在较低温度下具有足够高的生产率的制造结晶硅薄膜的方法,其能控制微粒尺寸和相当好地控制取向。
图1.表示结晶硅膜中取向与催化剂元素浓度的关系。
图2.表示解释晶化机理的模型。
图3.表示实施例的制造步骤。
图4.表示结晶硅膜X射线衍射的结果。
图5.表示实施例的制造步骤。
图6.表示结晶硅膜X射线衍射的结果。
图7.表示实施例的制造步骤。
图8.表示实施例的制造步骤。
图9.表示结晶硅膜的膜厚和取向之间的关系。
图10.表示实施例的制造步骤。
图11.表示实施例的外形图。
图12.表示实施例的制造步骤。
图13.是表示硅膜晶体结构的照片。
图14.是表示硅膜晶体结构的照片。
图15.是表示硅膜晶体结构的照片。
图16.是表示硅膜晶体取向的示意图。
图17.是表示硅膜中含镍的浓度。
图18.是硅膜前部的剖面照片。
图19.是表示硅膜结晶机硅的示意图。
本发明人就促进热晶在方法和控制微粒尺寸和取向方法进行了下述实验和观察,以便克服根据现有技术叙述的晶化非晶硅存在的问题。
首先叙述促进热晶化的方法。
根据对在玻璃衬底上形成非晶硅膜和通过加热晶化该膜的机理的研究,作为实验事实,发现在玻璃衬底和非晶硅之间的界面开始晶体生长,直到某一膜厚度,相对于衬底表面以垂直柱状形状进行生长。
认为上述现象是由于晶核存在的结果,该晶核成为在玻璃衬底和非晶硅膜之间界面进行晶体生长(成为晶体生长基础的种子)的基础,以及晶体从此晶核进行生长。认为这些晶核是以微量在衬底表面上存在的掺杂金属元素,或是玻璃表面上的晶体成分(象由词句“晶化玻璃”表示那样,氧化硅晶体成分存在玻璃衬底表面)或者由应力形成。
认为通过更有效地引入晶核可以降低晶化温度,并且为了证实这种效果,我们进行了实验,其中,在衬底上形成微量的其它金属的膜,再在其上形成非晶硅薄膜,为了晶化进行加热。结果,在衬底上形成含几种金属膜的某种情况,证实可以降低晶化温度,假定当外来物质作为晶核时,发生晶体生长。我们更详细地研究了为降低温度利用各种金属杂质的机理。
认为晶化包括两个阶段,即初始制造晶核和由晶核进行晶体生长。通过测量恒温下直到产生微小点状晶体的时间来获得初始制造晶核的速率,在所有已形成上述金属杂质膜的薄膜情况,缩短了这个时间,而且证实引入晶核有降低晶体温度的效果。而且,相当意外地,在制造晶核后,改变用于晶短生长的加热时间,由此发现,在对形成于确定类型的金属膜上的非晶硅膜进行晶化时,在制造晶核后,晶体生长速率惊人地增加。后面将详细地解释其机理。
总之,发现,作为上述两种作用的结果,利用某种微量金属形成薄膜,在该膜上形成由非晶硅构成的薄膜,然后加热晶化,此时在580℃和小于约4小时的期间可达到充分的晶化,按照现有技术不能预见这样的事实。对于具有上述作用的杂质金属,我们选择镍,它的作用是最显著的。
作为由镍影响程度的一个例子是,在一个未处理的衬底(Corning 7059)、即没有在其上形成微量镍膜薄膜的衬底上,用等离子CVD方法形成非晶硅薄膜,然后在氮气中将其加热进行晶化,加热温度为600℃,所需时间是10小时或者更长。然而,在已经形成微量镍薄膜的衬底上使用非晶硅薄膜,仅加热约4小时就能获得类似的结晶状态。利用Raman光谱判断此晶化。仅由此就可清楚地了解镍的效果是优良的。
由上述解释可知,如果在由微量镍形成的薄膜上形成非晶硅薄膜,就可能降低晶化温度和缩短晶化所需的时间。假定制造TFT时使用该工艺,将对它进行更详细的解释。后面的叙述会更具体,不仅在衬底上形成镍膜时达到相同的效果,而且在非晶硅上,采用离子注入等形成它都达到相同的效果,因此以下在本说明书中,把这些依次的处理都称为“添加微量镍”。
首先解释微量添加镍的一种方法。显然,对于微量添加镍,采用在衬底上形成含微量镍的薄膜,然后在其上形成非晶硅膜的方法,或者采用首先形成非晶硅膜然后形成含微量镍薄膜的方法都可同样达到降低温度的效果,形成薄膜可以用溅射、汽相淀积,或等离子处理,于是发现达到该效果与薄膜形成方法无关。等离子处理涉及这样一种工艺,其中利用含催化剂元素的一种材料作为平行板型或正辉光柱状体型等离子CVD装置中的电极,在氮、氢等气氛中产生等离子,把催化剂元素添加到非晶硅膜中。
然而,如果在衬底上形成含微量镍的薄膜,而不是直接在7059玻璃衬底上形成含微量镍的薄膜,如果在衬底上首先形成氧化硅薄膜,然后在其上形成含微量镍的薄膜,效果更是显著。对此可以推测的原因之一是,硅和镍之间直接接触对出现低温晶化是最重要的,认为在7059玻璃的情况,与硅不同的成分可能妨碍硅和镍之间接触或反应。
一般说来,当使用微量添加镍的方法不包含与非晶硅上部或底部接触的薄膜的形成,而是通过离子注入添加镍,证实有相同的效果。
关于镍的含量,已证实添加1×1015原子/cm3或者更多,可降低温度,但是添加量为1×1021原子/cm3或更多,产生Raman光谱的峰值,它的形状和纯硅有明显的不同,因此认为实际的范围是1×1015原子/cm3到5×1019原子/cm3。而且考虑到要在TFT有源层使用的半导体物理特性,该量必须保持在1×1015原子/cm3到1×1019原子/cm3
不过,不希望在半导体中存在大量的上述的元素,因为它将降低使用上述半导体的器件的可靠性和电稳定性。
换句话说,上述促进晶化的元素,例如镍(在本说明书中,把促进晶化元素称为“催化剂元素”)对于非晶硅的晶化是必需的,但是希望在结晶硅Φ尽可能的少地含有。为此选择那些在结晶硅中非常稳定的元素作为催化剂元素,尽可能地减少催化剂元素的引入量,即,用最小量催化元素进行晶化。关于此量,发现,如果有源层的镍浓度不是1×1019原子/cm3或以下则将影响器件的特性。因此,在引入镍时,必须严格地控制催化元素的上述剂量。
此外,当形成非晶硅膜和用等离子处理添加作为催化元素的镍以便制造结晶硅膜时,根据详细研究晶化工艺等,下述各点变得很明显;
(1)当通过等离子处理把镍引入非晶硅膜上时,即使在热处理之前,镍在非晶硅中的渗透厚度也很可观。
(2)初始晶核生长在引入镍的表面处发生。
(3)即使由汽相淀积利用镍在非晶硅膜上形成膜,其晶化的产生与等离子处理也相同。
由上述各点可得出结论,并不是所有通过等离子处理引入的镍都能有效地利用。即,即使引入大量的镍,也有某些镍没有被被充分利用。由此认为,镍和硅之间的接触点(面)是降低晶化温度的关键。因此,可以推出结论,镍必须尽可能地以分散方式细微地分布。即,可以推出结论,“必需的是,在靠近非晶硅膜的表面处,通过镍本身以分离方式的分散在可能的范围内,引入尽可能低的浓度的镍”。
作为只把微量的镍引入到靠近非晶硅膜表面的区域的方法,即只把微量促进晶化的催化剂元素引入靠近非晶硅膜表面的区域,有汽相淀积工艺,但是汽相淀积工艺存在控制性差和难于严格控制引入催化剂量的缺点。
此外,由于引入催化剂元素的量必须尽可能的少,常常产生晶化不满意的问题,于是适当调整催化剂元素的量是重要的。作为解决这些问题的一个方法,本发明人发明了利用溶液添加催化剂元素的方法,尽管在本说明书中省略了它的详细叙述。利用此方法显示出可把催化剂元素的浓度控制在1×1016原子/cm3到1×1019原子/cm3。经过发明人研究的结果,发现利用一种或多种选自由Pd,Pt,Cu,Ag,Au,In,Sn,Pb,As和Sb组成的组中的元素作为催化剂元素,该催化剂元素不是利用镍,但起到与镍相同的效果。
现在要说明加入微量镍时晶体生长的特性和结晶形式,并在此基础上进一步说明晶化机理。
如上所述,已报道过,如不加镍,晶核从与衬底等交界的界面上的晶核开始随机地产生。由这些晶核开始的晶体生长同样是随机的。并获得了与制造方法有关的相对(11)或(111)取向的晶体。很自然的结果是在整个薄膜上看到了大致均匀的晶体生长。
为了确定机理,首先用DSC(微分扫措量热计)分析。用等离子CVD在衬底上形成的非晶硅薄膜放入带衬底的样品容器中,并以恒定速度升温。在700℃处看到了截然不同的发热峰值,并看到了晶化。当升温速度为,例如,10℃/min时,在700.9℃开始晶化。随后,用三种不同升温速度测试,用ozawa法确定晶核最初产生之后的晶体生长激活能。这产生的激活能值约3.04ev。还有,当反应速度议程用合适的理论曲线确定时,发现定种现象用晶核的无序产生并由这些晶核开始生长的模型最容易解释,因此,证实了从与衬底等物交界的界面上的晶核开始随机地产生晶核,并从这些晶核开始晶体生长的模型的特性。
测试完全相同于上述的那些测试,其是由加入微量镍造成的。这些发生在升温速度为10℃/min的在619.9℃晶化的初始阶段,用一系列这些测试确定的晶体生长的激活能约为1.87ev。这些所显示出的数字表明晶体生长容易。此外,由合适理论曲线确定的反应速度方程与假定晶体生长在某个方面取向的一维界面确定速度的模型近似。
由上述热分析获得的数据列于下表5中。
表5中所示的激活能由加热时样品放出的热量和用已知的分析方法如ozwa法计算出的结果确定。
表5
  晶化度 激活能(ev) 激活能(ev)
    加镍     不加镍
  10%     2.04     2.69
  30%     1.87     2.90
  50%     1.82     3.06
  70%     1.81     3.21
  90%     1.83     3.34
  平均     1.87     3.04
上面的表5中所列激活能是表示晶化备用状态的参数,较大的值表示较难晶化,较小的值表示较容易晶化。从表5判断,加镍的样品在晶化进程中有较小的激活能。也就是说,晶化进程较容易。相反,表5表明,按现有技术制成的没加镍的结晶硅薄膜,晶化进程的激活能升高。这表示晶化过程变得较困难。而且,比较激活能的平均值,加镍的晶化硅薄的激活能值是不加镍的结晶硅膜激活能的约62%,建议由加镍的非晶硅膜进行晶化。
下面说明用TEM(透射电子显微镜)观察加有微量镍,并用800A非晶硅作起始膜的硅膜结晶形状的观察结果。从TEM观察结果表明的特征现象是,加镍区域里的晶体生长与周围部分的晶体生长不同。也就是说,加镍区的剖视图表明,波纹或栅形图象式条纹大致垂直于衬底,这就可以判定,所加的镍或它与硅构成的化合物起晶核的作用与不加镍的薄膜有相同的方式,晶体生长大致垂直于衬底。而且,在加镍的周围区域中看到了在平行于衬底方向上发生的针状或柱状晶体的生长。
用以下以晶相学领域为基础的符号更详细地说明这些现象。首先,用{hkl}表示与(hkl)平面相等的全部平面。同样,用<hkl>表示与[hkl]轴相等的全部轴。
下面在将说明围绕加镍区的晶体的形态观察结果。首先没有预想到,产生晶化的区域中,从未直接引入微量镍,但当镍浓集在加微量镍部分时,用SIMS(二次离子质谱仪)确定它周围横的晶体生长部分(以下称为“横向生长部分)和远的非晶部分(在很远的部分不会发生低温晶化)的浓度,如图17所示,在横向生长部分检测出的浓度低于微量加镍区的浓度,在非晶部分表示出的浓度低约1个数量级。换言之,镍已扩散到相当宽的范围,而且所加的微量镍对加镍区周围的区域的晶化也有影响。
首先,在图13中示出了环绕的镍加有800A厚的非晶硅的区域的表面TEM照片。该图清晰地示出总的平行于衬底方向上的具有均匀宽度的针状或柱状晶化特性。还有,与晶体其他部分有不同反差的层处于晶体前部。并且,从高清晰度TEM和TEM-EDX的结果发现,这部分是NiSi2,显示出NiSi2层垂直于晶体生长方向(这随膜厚改变,以下还会说明)。
已看到基本上平行于衬底的横向生长从加微量镍的区域开始延伸到几百微米。还发现,生长度随时间和温度的增加而成比例地增长。作为例子,在550℃下经4小时,晶体生长约20μm。随后,图14中示出了在上述针状或柱状晶体生长区中三个点的TED图形(电子束衍射照片)。该TEK图形是从垂直于衬底的方向开始。图形显示出硅膜的晶形结构。查看该图形,清楚的显示出这是非常简单的,表明是由单晶组成或至多是由成对晶体的组成,而且这些晶体的取向非常一致。从该图形表明,用上述的800厚非晶硅膜作起始膜的横向晶体生长的晶轴方向为<111>方向。这种关系示于图16中。
根据上述试验事实,本发明大指示,用以下的机理可以促进晶化。
首先,看垂生长,在晶化初始阶段产生晶核,由于有微量镍,此时的激活能较低。显然,加入镍而使在较低的温度下开始晶化,其原因可以认为除镍起到外来材料的作用外,而且在低于用非晶硅作晶化核的晶化温度下生成的由Ni和Si组成的金属间化合物(NiSiz)的晶格常数与结晶硅的晶格常数接近。而且,在加镍区的整个表面上几乎同时生成晶核。因此,晶体生长的机理是,晶体生长成一个平面,在这种情况下,反应速度方程式就反映了在基本上垂于衬底方向生长的晶体的一维界面速度决定步骤。然而,由于膜厚,应力等因素的限制使晶轴不完全一致。
然而,由于平行于衬底方向比垂方向更均匀,用所加的镍作晶核的横向生长的针状或柱状晶体生长均匀,生长面方向为<111>;例如,用800厚的非晶硅膜,晶体生长同样是<111>方向。同样,这种情况下反应速度方程被认为是五维界面速度决定型。如上所述,由于加镍使晶体生长激活能降低,要求横向生长速度非常高,而事实上也是如此。
现在要说明加微量镍区域的上面部分和环绕横向生长部分的电性能。关于加微量镍区域的电性能,电导率与不加镍区的电导率,或在600℃下加热几十小时的膜的电导率相同。还有,当根据电导率与温度的关系确定了激活能时,如果上述的镍的加入量为1017原子/cm3至1018原子/cm3时,看来没有什么性能是由镍的加入量造成的。换句话说,试验表明,假定在上述浓度范围内,膜可以用作TFT等有源层。
相反,横向生长部分的电导率比加微量镍区的电导率高一个以上的数量级,这对结晶硅半导体是高的电导率值。这是因为,电流流经方向与晶体的槽向生长方向一致,在电子通过的电极之间的部分只有很少晶界或实际上不存在晶界,这与透射电子显微镜示出的结果不矛盾。这就是说,由于沿针状或柱状晶体的晶界产生的载流子迁移,确定了载流子最容易迁移的条件。
图15是表示硅晶体结构的TEM照片,它将图13中所示的针状或柱状晶体生长的前部放大了。图15中,在前部看到的黑色,这部分显然是NiSi2,如上所述。就是说,镍聚集在平行于衬底生长的钟状或柱状晶体的结晶前部。可以认为,在中间区的镍浓度低。
本发明的作用之一可以认为是,由于基本上沿晶界的方向与半导体器件中(例如,TFT)载流子的迁移方大致一致,而使载流子迁移率增大。而且,避开平行于衬底方向中的移晶体生长区的前部,而且中间区,即横向结晶硅膜生长的前部与加镍区之间的区域,具有载流子迁移的结晶硅膜与用纸镍浓度的膜同样好。
沿晶界的方向是针状或柱状晶体生长的方向,膜存为800(更正确地说,对于更厚的膜也同样如此)的晶体生长方向是在<111>晶轴方向中的结晶方向,如上所述,该方向也是比其它方向具有选择的高电导率的方向(例如,垂于晶体生长的方向)。还有,实际的问题是晶体生长方向与载流子流方向很难完全一致,而且,在整个表面上晶体也不会在一致的方向中生长。而且,实际上晶体生长方向取决于各方向的平均状况。还有,当在±20℃范围内并采用800厚的非晶硅时,那个方向与载流子流的方向被认为是一致的,也已发现在该范围内显然是好的。
现在说明有关控制微粒大小和取向的方法。对为晶化所引入的催化元素的样品经过X射线衍射,而且把以下各项作为参数进行研究。
比较非晶硅膜表面上引入的催化元素与膜下的界面处引入的催化元素。
比较催化剂加入区(本说明书中称为“垂直生长”)与横向生长的周围区。
与非晶硅膜厚变化的依赖关系。
与催化剂浓度的依赖关系。
采用横向生长工艺的情况下,为了选择、比较位于横向生长在上面的顶层和底层间加氧化硅的夹层中的结构与顶层上没有氧化硅的结构。
而且,当上述参数改变后定量地(评估观察到的趋势,(111)取向率的确定如下列的方程式1所示,氢离(111)取向率的标准规定成(111)取向率为0.67或更高,(对完全随机的微粒,按以上定义,(111)取向率为0.33,如果取向率为该取向率的两倍或更高,将其视为(111)取向是没问题的)。
方程式1
(111)取向率=1(常数)
(220)取向率=[样品的(22)至(111)的相对强度]/[颗粒的(22)至
(111)的相对强度)
(311)取向主=[样品的(311)至111)的相对强度了/[颗粒的(311)至
(111)的相对强度]。
(111)取向率=[(111)取向率]/[(111)取向率+(220)取向率+(311)]取向率了。
从(111)取向率结果获得表1至表4和图1所示的结果。
表1
加催化剂的位置   取向 颗粒大小
  硅表面  相对随机   均匀
  与衬底的界面  强的(111)   均匀
表2
  生长方法 取向 颗粒尺寸
  垂直生长 相对随机 均匀
  横向生长 强的(111) 均匀
表3
薄←膜厚→厚强←(111)取向→弱
表4
顶表面氧化膜的存在状况 取向
总的(111)
随膜厚变化
除参数之外,所用的各种制造方法全部与所列于表中相同,用镍作催化元素,镍由溶剂中加入(以下称为液相法),在没有指定横向生长的情况下,采用垂生长,将溶液加到硅表面。然而,为了比较横向生长工艺中表面上有或无氧化硅膜的性能而进行试验,为了在无氧化硅的顶表面上进行横向生长,要用加镍溶液,SOG,如OCD或类似物,并与其他横向生长工艺不同,OCD只用在直接加镍区中垂直生长区,以确定横向生长的没有氧化硅的区域的结构。而且,用在550℃下加热8小时引入固相生长(在固在图中也用SPC表示),随后以300mJ/cm2用激光晶化(用这种辅助处理可使结晶率急剧增大)。
改变催化剂加入位置的结果示于表1中,表1示出了甚至只改变催化剂加入位置,但有完全不同取向的特有趋势。实际上,颗粒大小与催化剂的添加位置完全无关,在任何位置测颗粒大小时发现,分布宽度是没加催化剂时的一半,因而毫无疑问地获得了均匀的颗粒大小。
表2给出了改变结晶方法的结果,它比较了在全部表面上(垂直生长)引入镍的情况与和在非晶硅上形成氧化硅膜(氧化硅复盖层)引入镍的情况,把该氧化硅构图,形成引入催化元素的开口,并由此开口开始横向生长。结果,垂直生长部分是比较随机,而用氧化硅膜覆盖的几乎全部横向生长部分有(111)取向,尽管它与膜厚有关(与膜厚的关系将在下面说明)。
表3给出了与膜厚的关系,对3000至5000的膜厚进行试验,对相同的膜厚,在横向生长部分观察到明显地倾向较强的(111)取向。在400至800的范围内所观察到的线性度基本上在误差范围内,如图9所示。由于垂直生长部分从开始就是随机的,因此没发现明显趋势。
表4给出了在横向生长工艺中有或无表面氧化硅膜的作用的比较结果。如上所述,在顶面上无氧化硅的经过横向生长工艺的样品,尽管取向随膜厚改变了,但没有一种取向是(111)取向,如上所述,在表面上有氧化硅的用横向生长工艺获得的结晶硅取向是强的(111)取向,特别是,如图9有力地说明的,在800或低的厚度下是相当强的(111)取向。由此断定,使膜厚为800或低于800可以增强(111)取向。
图1是随镍剂量变化的横向生长曲线图,水平轴表示用乙酸镍或硝酸镍作液相添加剂的镍剂量,垂直轴表示(111)取向率,右垂直轴表示激光晶化之前固相生长的结晶硅膜区的比例。从该图可以了解,改变催化元素的浓度可以由随机的(111)取向任意改变(111)取向率。而且,知道这些完全的适应在未进行激光晶化前的固相生长中的按比例改变,改变加热温度和加热时间而不是改变添加催化元素的浓度,即在激光晶化之前改变固相生长比例的其他情况中观察到的同样趋势也证明了这点。
颗粒大小在附图中未表示,用光学显微镜(目前不清楚物体是否是单晶,还是不清晰)观测颗粒大小证明,随着剂量增大颗粒大小从33μm减小到20μm。
关于上述试验结果的机理,就取向而言,全部作用可以解释成固相生长时硅/氧化硅界面的影响程度。按此观点,上述机理解释如下。
关于表1所示结果,在与衬底的界面处引入了催化元素时,在晶核产生时衬底早已影响了取向。在该点的(111)取向几率高。相比之下,当顶表面上产生了晶核时,晶核可以不受衬底的任何影响向随意产生。因此,可以认为这些因素控制晶体生长的整个过程。
关于表2所示结果,垂直生长部分有与上述机理相同的机理,就横向生长而言,由于生长长在衬底和氧化硅覆盖层的接触位置,因而认为衬底对晶体生长有很大影响。
表3中给出了与膜厚的关系,从表3看到如膜厚增大在与底下的氧化硅交界的界面处的能量相对于总的自然能的比例相对地减少,因此,(111)取向力减弱。
关于表4中的两个横向膜生长(在顶表面上有和无氧化硅膜的膜)的结果,可以认为,顶表面覆盖有氧化硅的膜变成了顶表面和底表面覆盖有氧化硅的膜,并有稳定界面的(111)取向。相反,在没有氧化硅的顶表面上的横向生长工艺中,界面的影响仅仅只有一半大,因而以同样程度减弱了取向,因此取向不是(111)。而且,如上所述,无氧化硅的顶表面上进行的横向生长工艺中,膜厚与取相确实有关。例如,用500非晶硅,看到了强的(220)或(311)取向。关于这一点可以从晶相分析和图18所示的与相同于图19的机理的晶体生长照片得到证实。也就是说,晶体生长平面501或506是(111)平面。而且它始终是不变的。该平面与衬底的夹角几乎是无条件地由膜厚决定的。而且,如膜厚改变,例如,膜厚为800,晶体生长可视方向504与晶体生长平面501基本垂直,所产生的取向(该取向通常称为垂于衬底方向的取向)是在垂于晶轴<111>的方向。然而,膜厚为500A时,晶体生长平面506和晶体生长的可视方向505不垂直,因而取向也改变。换句话说,在没有氧化硅的顶表面上的横向生长工艺中,改变膜厚能控制取向。
通过识别上述的随机的垂生长工艺,和激光晶化显示(111)取向,很容易解释图1所示结果。图2所示出的是该机理的简化方案。该图中,A是催化元素剂量小的实例,激光晶化是在很小的随机部分中有固相生长的晶体,激光晶化使较多部分(111)取向;B是几乎全部固相生长的样品,它几乎没有由激光晶化造成的(111)取向部分。为支持以上论述,打算进行能量密度和辐照时间在激光晶化期间改变的试验。试验表明随着能量密度和辐照时间的增加(111)取向率增大。该结果证明激光晶化比例的提高与(111)取向率直接相关。
关于颗粒大小,上述现象可以根据一个假定,即晶核产生的密度无条件地由催化元素的剂量决定而不是催化元素所处的位置决定,同样,决定晶粒生长的大小。
总之,控制低温晶化和取向的方法概述如下,
首先,用液相法在表面加以镍为代表的催化元素法,结晶是由固相生长与激光晶化共同进行。因此,加微量催化元素有可能降低晶化温度,并明显减少所需时间。
关于有高(111)取向的膜。
用横向生长工艺或在激光晶化前减少晶化率。用该方法可将(111)取向率调节到所需的0.67至1的范围内。降低晶化率所选用的方法可以是减少催化元素剂量或改变固相生长条件的方法。
关于随机薄膜
用垂生长工艺提高激光晶化前的晶化率。提高晶化率所选用的方法可以是增大催化元素的剂量或改变固相生长的条件。
关于具有中间取向的薄膜
用垂直生长工艺适当调节激光晶化前的晶化率。用该方法可以将(111)取向率调节在所需的0.33至1的范围内。将晶化率调到合适值所选的方法可以是改变催化元素剂量或改变固相生长的条件。
关于具有其他取向的膜。
在顶表面在氧化硅的膜上用横向生长工艺改变膜厚来控制取向。从可控性的观点出发,膜厚较好的是在800A型300A范围内变化。在上述的膜厚范围内柱状晶体的宽度小于膜厚,而且较大地倾向于随机性,而膜厚小于300A时晶体生长困难。
改变晶体颗粒大小的方法可以是下述方法。
对于较大的颗粒尺寸,所加的催化元素浓度减小。
对于较小的颗粒,所加的催化元素浓度增大。
控制上述催化元素剂量,能有效控制固相生长的温度和时间。然而,上述催化元素的剂量能无条件地决定增大颗粒的最大程度。
按本发明,用镍作催化元素能获得最显著的效果。任可以用作催化元素的其他种元素包括Pt、Cu、Ag、Aa、In、Sn、Pd、Pb、As和Sb。此外,也可以选用由VIII、IIIb、IVb和Vb族元素构成的元素组中的一种或多种元素。
而且,催化元素的引入方法也不限于使用诸如乙醇之类的水溶性溶液的液相法,而可以用含催化元素的很广范围的物质。例如,可以用含催化元素的金属化合物或氧化物。
最后,要解释把上述各性能应用于TFT的方法,这几TFT的应用范围段定是用TFT作图象元素的驱动器的有源阵列液晶显示器。
如上所述,在近代的大屏幕有源阵列型液晶显示器中将玻璃的收缩减至最小是很重要的,按照本发明加入微量镍的工艺可以在此玻璃翘曲点充分低的低温度下晶化,因此是特别适用的方法。按本发明,加入微量镍并在500至550℃经4小时晶化获得的结晶硅很容易代替常用的非晶硅部分。显然,为适应专用的设计规则需要作某些改变。但本发明用现有的器件和工艺能令人满意地实现,因此它的优点是明显的。
实施例1
本实施例说明具有高(111)取向的硅膜制造方法,它包括选择1200A氧化硅膜用作选择性引入镍并横向生长的横模。
本实施例的制备工艺示于图3中。首先,在玻璃衬底上(Corning7059的10cm正方形玻璃)的非晶硅膜(用等离子CVD制成的500膜)上,形成厚1000以上,本例中为1200,的氧化硅膜21作为掩模(二氧化硅覆盖层)。发明人实验证明,二氧化硅膜21的厚度超过500不会出现任何特别的损坏,但是认为较薄的膜会具有好的质量。
用常规的光刻构图工艺将二氧化硅腹21刻成所需图形。随后在氧气氛中用紫外线辐照形成薄的二氧化硅膜20。在氧气氛中用紫外线辐照5分钟有效地制成二氧化硅膜20。认为适当的二氧化硅腹20的厚度约20-50(图3(A7))。该氧化硅膜措施改进了湿润度。由于作为掩模的二氧化硅膜具有亲水性,因此只有在溶液与图形有同样大小时可能相当有效。然而,这是特殊情形,为了保险,在大多数情况下建议用二氧化硅膜20。
在本步骤给衬底滴加5毫升含100ppm镍的乙酸盐溶液。同时用50转/分的旋涂和涂覆10秒钟在全部衬底表面上形成均匀的含水膜14。该步骤之后再保持一分钟,使旋涂机在2000转/分钟的转速下旋转干燥60秒。减速时,旋涂机以转速为0至100转/分钟进行旋转(附加的一分钟)(图3(B))。
随后在550℃热处理8小时(在氮气氛中)使非晶硅膜12晶化。此处横向晶体生长从含镍区22开始至没有引入镍的区域,如23所示。按本条件的横向生长量约为30μm。随后用缓冲液氢氟酸剥离氧化硅覆盖层,随后用KrF激发物激光器(248nm)在300mJ/cm2功率密度下进行激光晶化。
这样制的硅膜经过X-射线衍射并发现有很高的(111)取向量。具有的(111)取向率为0.917。结果示于图4中。
实施例2
本实施例的全部工艺步骤与实施例1相同。仅仅是将非晶硅厚度改为4000和800两个厚度。厚度为400的样品用X-射线衍射获得的(111)取向率约为1.0,该结果表明样品几乎是完全的(111)取向薄膜。厚度为800的样品的(111)取向率为0.720,或稍微少于500厚样品的(111)取向率。
实施例3
本实施例是关于在水溶性溶液中获得的促进晶化的催化元素,随后把催化元素加到非晶膜上,经过加热晶化后,用激光辐照进一步改善结晶性。这是上述的垂生长,能提供具有相当随机的取向膜。
参见图5说明催化元素的掺入工艺(在该情况下,用镍),本实施便中用100mm×100mm的Corning7059玻璃作衬底11。
首先,用等离子CVD或LPCVD形成厚度为100°至1500A的非晶硅膜12。在该特殊情况下,用等离子CVD形成500厚的非晶硅膜12(图5(A))。
随后,为了除去污物和天然的氧化膜,在形成厚度为10-50A的氧化膜13之后,用氢氟酸氢把它腐蚀掉。如污物极少时可用天然的氧化膜代替氧化膜13。
由于氧化膜13板薄,因此不可能测出精确的膜厚;尽管如此,可以认为膜厚为大致为20A。本例中,用紫外线辐照在氧气氛中形成氧化膜13。膜形成条件是在氧气氛中,用紫外线(UV)辐照5分钟。用热氧化工艺形成氧化膜13。用过氧化氢进行处理会有同样的效果。
氧化膜13有助于乙酸盐溶液在整个非晶硅膜表面展开;也就是说,在后面的加含镍的乙酸盐溶液的步骤,改善湿润性。例如,如直接将乙酸盐溶液加到非晶硅膜上。随后,由于非晶硅膜排斥乙酸盐溶液。这样,镍不能进入非晶硅膜的全部表面。换句话说,不能实现均匀晶化。
随后,制造含镍水溶性乙酸盐溶液,将镍含量调制25ppm。给非晶硅膜12上的氧化膜13的表面滴加2ml合成的乙酸盐溶液,以形成含水膜14。让该状态保持5分钟。用旋涂进行旋转干燥(2000转/分钟.60秒)(图5(C)(D))。
镍的实际浓度可以是1/ppm或更低,但在本实施例中考虑到取向问题,规定镍浓度为25ppm。用非极性溶剂中的溶液,例如甲苯中的镍2-乙基-己酸作溶液,则不需用氧化膜13,使催化元素直接引入非晶硅膜。
施加镍溶液的步骤可以重复一至几次,以便并旋转干燥的非晶硅膜12的表面形成含镍层,其平均厚度为几至几百。按此结构,在后续的加热步骤中,层中的镍扩散进入非晶硅膜,并起到促进晶化的催化剂作用。这里,该层并不总是一个完结的膜。本例中1仅施加了一种处理。
在上述的溶液施加之后,保持该状态一分钟。调节持续时间,也可以控制硅膜12中所含镍的最终浓度,但最有效控制因素是溶液中的浓度。
然后在氮气氛中,550℃下进行8小时的炉内热处理。结果可在衬底11之上形成部分晶化的硅膜12。采用计算机辅助图象分析,可以确定此阶段的晶化率为98.84%。
上述热处理可在450℃以上进行,尽管温度越低,加热时间越长,将导致生产效率降低。在550℃以上,必须注意因用作衬底的玻璃衬底的耐热等级所引起的问题。
本例中展示了这样一种方法,即把催化元素引入非晶硅膜之上,但也可采用同样好的另一种方法,即把催化元素引入在非晶硅膜之下。按照后一方法,应该注意可实现极高度的(111)取向,如上所述。
对于热处理后所得的部分晶化硅膜12,在氮气氛中200至350mJ/cm2的功率密度KrF激发物激光(波长:248nm,脉冲宽度:30nsec)照射几次,在本实例中,在300mJ/cm2下照射一次,以完成硅膜12的晶化。该工艺步骤也可以采用照射红外光来完成,如上所述。
采用X射线衍射,测量了如比制备的结晶硅膜的取向。结果如图6所示。可清楚地观察到(111)、(220)和(311)峰,并基于此观察计算出(111)取向率为0.405,证实已获得了所期望的随机取向膜。
实施例4
本例是实施例3的改型,其中催化元素镍盐的浓度改为1PPM。其它条件与实施例3相同。这种构型可使每个晶粒的颗粒尺寸增大。本例中,在4和16小时两种固态生长时间条件下,进行实验。
对热处理后的膜的显微观察显示,镍盐浓度降低且进行4小时固态生长的样品,其非晶硅的比例较大,包含结晶硅的晶核数量较少。接着,对激光品化过的样晶进行无水(secco)腐蚀,然后用SEM观察。结果,发现如本例中降低溶液浓度,与实施例2相比,可增大各个晶粒的尺寸。
此外,把激光晶化的样品进行X射线衍射,由已进行4小时固态生长的样品,可形成(111)取向率为0.730的(111)取向膜。另一方面,由16小时固相生长所获得的样品,其取向率降低为0.4,并且膜是随机的。
实施例5
本例的情形是,采用本发明的方法制备的结晶硅膜用于构成TFT。本例的TFT可用作有源矩阵式液晶显示的驱动电路部分或图象元素部分。就此而论,该TFT的应用范围不仅包括液晶显示,而且包括所谓的薄膜集成电路;这是不言而谕的。按照本实施例的制备工艺如图7所概述的。首先,在玻璃衬底11之上形成厚2000的氧化硅底膜(未示出)。设置这一层氧化硅膜,是用来防止来自玻璃衬底的杂质扩散。
然后按实施例1相同的方式形成厚500的非晶硅。之后用氢氟酸进行处理,除去天生的氧化膜,接着在氧气氛中用紫外光照射,形成厚约20的氧化薄膜。制备该氧化薄膜的工艺可以用过氧化氢处理或热氧化来代替。
把含25ppm镍的醋酸盐溶液施于膜上,保持1分钟,然后用离心机进行旋转干燥。之后,用缓冲级氢氟酸除去二氧化硅膜20和21(图3(A)),随后在550℃加热8小时,以使硅膜晶化(上述的工序与实施例1相同)。
上述的热处理提供一种包含非晶和结晶部分的混合硅膜。结晶部分组成晶核存在于其中的某些区域内。进一步辐照200-300mJ/cm2、本例中用300mJ/cm2的KrF激发物激光辐照,以此改善硅膜的结晶度。在用激光照射的这个处理期间,衬底被加热至400℃左右。该工艺有利于进一步改善结晶。
然后把结晶的硅膜刻图制成岛形区104。该岛形区104构成TFT的有源层。之后形成厚200于1500的氧化硅薄膜105。本例中为1000。该氧化硅膜还起到栅绝缘膜的功能(图7(A))。
在上述氧化硅膜105的制备期间必须特别小心。在150至600℃、最好300至450℃的衬底温度下,采用RF等离子CVD使原始材料TEOS分解并与氧共淀积。TEOS与氧气的压强比设定为1∶1至1∶3,同时压强和RF功率分别设定为0.05至0.5E和100至250W。作为替换,TEOS用作原始材料与臭氧一起用于膜的形成,该原始材料在350至6.00℃、最好是400至550℃的衬底温度下经受低压或大气压CVD处理。在氧气或臭氧气氛中,400至600℃下对形成的膜进行退火。
可以直接用KrF激发物激光(波长:248nm,脉冲宽度:20nsec)或者相功率的任何其它光照射所形成的膜,促进硅区104的晶化。特别是,通过红外线的RTA(快速热退火)选择地加热硅,而不加热玻璃衬底,由此降低了硅与氧化硅膜之间的界面处的界面能级,因而有利于制备绝缘栅型均效应半导体器件。
采用电子束蒸发形成厚2000至1μm的铝膜并刻图制成栅电极106。铝中可掺入0.15至0.2%(重量)的钪(Se)。然后衬底浸入含1到3%酒石酸的乙二醇溶液,PH值为7,使用铂作为阴极、铝栅电极作为阴极,进行阴极氧化。就阳极氧化面言,首先以恒流将电压升至220V,然后将此条件保持1小时从而完成该工艺。在本例中,在恒流条件下,以2至5V/分的电压上升速度是适当的。由此形成厚1500至3500A、如2000A的阳极氧化层109(图7(B))。
之后,按自对准方式,以栅电极部件作为掩模,采用离子掺杂(或者等离子掺杂),把杂质(磷)注入每个TFT的岛型硅膜。掺杂所用气体是磷化氢(PH3)。剂量为1至4×1015cm-2
然后,如图7(c)所示,用KrF激发物激光(波长:248nm,脉冲宽度:20nsec)照射该膜,以此改善因引入上述杂质而导致结晶度恶化的那些部位的结晶度。激光的能量密度是150至400mJ/cm2,最好是200至250mJ/cm2。由此形成N型杂质区108和109。这些区的表面电阻为200至800Ω/口。
在此步骤中,可用其它任何类型的光代替激光,只要功率与激光相同,包括所谓的RTA(快速热退火)(或者RTP:快速热处理),从而用闪光灯在短时间内使样品加热至100至1200℃(硅监测器的温度)。
然后通过采用氧气的等离子CVD或者采用臭氧的低压CVD或臭氧的大气压CVD,在整个表面上形成厚3000的氧化硅膜,作为与原始材料TEOS的层间绝缘。基片温度设为250至450℃,例如350℃。对所形成的氧化硅膜进行机械研磨,以此提供光滑的表面(图7(D))。
随后,如图7(E)所示,在层间绝缘110中进行蚀刻,从而在TFT的源/漏中制成连接孔和氮化铬或氮化钛连线112和113。
最后,在氢气中、300至400℃下进行1至2小时退火,完成硅的氢化、于是TFT就制成了。同时制备的许多TFT布置成为有源矩阵型液晶显示装置。 TFT具有源/漏区10.8/109和沟道形成区114。此外,115代表导电连接N1。
按照本实施的结构,有源层中的镍的浓度假设约为3×1018原子/cm3以下,更具体地为1×1016原子/cm3至3×1018原子/cm3
本例制备的TFT其N沟道的迁移率为75cm2/Vs以上。而且证实具有小Vtn的良好特性。因此证实迁移率在±5%的范围内。相信这种变化的减小是因为随机的取向,这不会引起器件工作特性的各向异性。尽管仅用激光可以容易地使N沟道型达到100cm2/Vs以上,但变化增大了,而且无法达到本例的均匀性。
实施例6
本例是实施例5的改型,其中镍浓度变为1ppm,而且晶粒尺寸增大。其余与实施例5完全相同。
由此导致N沟道的迁移率的程度为150cm2/Vs以上。这被认为是较大晶粒尺寸的作用。然而,迁移率的变化约为±30%,因而均匀性不高。其原因尚不清楚,但可假设是因为具有某种程度的(111)取向,器件中存在出现各向异性的某种可能性。
实施例7
本例中,如实施例2所示那样选择地引入镍,采用从引入部分开始在横向方向上(平行于基片)的晶体生长区来形成电子器件。采用这种结果时,可以降低器件有源层区中的镍浓度,就器件的电稳定性和可靠性来看,这是非常合乎要求的结构。此外,给出厚400的非晶硅膜,可以获得几乎完全是(111)取向的膜。
图8展示了本实施例的制备步骤。首先,清洗基片201,然后使用TEOS(四乙氧基硅烷)和氧作为原始气体,通过等离子CVD方法,形成厚2000的氧化硅底膜。而且,还使用等离子CVD法形成本征(I型)非晶硅膜203,其厚度为300至1500,本例中为400。采用等离子CVD法以连续方式,形成厚500至2000、如1000A的氧化硅膜205。然后对氧化硅膜205进行选择地蚀刻,形成曝露非晶硅206的区。
采用实施例2的方法,施加含有作为促进晶化的含催化元素的元素镍的溶液(这里是醋酸盐溶液)。醋酸盐溶液中的镍浓度为100ppm。各步骤的详细顺序和条件同样与实施例1相同。也可按实施例5或6的方法进行此工艺。
在这之后,在氮气氛中、500至620℃如550℃下进行8小时热退火,硅膜203被晶化。随着晶体在平行于基片的方向上生长,晶化的促进起始于镍与硅膜的接触区206,如箭头所示。图中1区204是直接添加镍的晶化部位,区203是在横向方向晶化的部位。203所指示的横向晶化约为25μm(图8(A))。
在采用上述热处理进行的晶化步骤之后,使用激光照射来进一步促进硅膜203的晶化。本步骤与实施例1完全相同,但为了完成激光晶化而不除去氧化硅膜205,本例中,以305mJ/cm2进行晶化,甚至高于实施例1的能量。
接着,除去氧化硅膜205。同时,也除去形成于区206的表面之上的氧化膜。采用于腐蚀把硅膜刻图制成岛形有源层区208。这里,图8(A)串206所示区是直接引入镍的区,其具有高浓度的镍。正如期望的,在晶体生长的前端也发现镍浓度高。在这些区,镍浓度明显高于中部区。因此,本例中不允许这些高镍浓度区搭接有源层208中的沟道形成区。
在此之后,把有源层(硅膜)208在500至600℃、典型地550℃下、10个大气压的100%(体积)水蒸气气氛中经受一小时,使其表面氧化,形成氧化硅膜209。该氧化硅膜的厚度为1000。在采用热氧化形成氧化硅膜209之后,在400℃把衬底置于氨气氛中(1个大气压、100%)。在此状态下于衬底之上照射峰值波长为0.6至4μm、例如0.8至1.4μm的红外线,持续30至180秒,由此使氧化硅膜209氮化。在此,气氛中可混入0.1至10%HCl(图8(B))。
接着,采用溅射法形成铝膜(含0.01于0.2%钪),其厚度为3000至8000,例如6000。把该铝膜刻图制成栅电极210(图8(C))。
对该铝电极表面进行阳极氧化,在其表面上形成氧化层211。阳极氧化是在含1至5%酒石酸的乙二醇溶液中进行的。所得的氧化层211的厚度为2000A。由于该氧化层211达到在以下的离子掺杂步骤中形成偏置相栅区的厚度,因而在上述阳极氧化步骤中可以确定偏置栅区的长度(图8(D))。
采用栅电极部位、即栅电极210和围绕它的氧化层211作为掩模,以自对准方式,通过离子掺杂法(或等离子掺杂法)把提供N导电型的杂质(这里是磷)添加到有源层区(包括源/漏和沟道)。以磷化氢(PH3)作为掺杂气体,加速电压是60至90KV,如80KV。剂量为1×1015至8×1015cm-2,如4×1015cm-2。结果可形成N型杂质区212和213。从图中还可清楚地看出,在杂质与栅电极之间的距离X构成了偏置条件。施于栅电极反向电压(对于N向道TFT是负的)时降低泄漏电流(也称为断路电流(off-current))的角度来看,这种偏置条件是特别有效的。特别是,根据本实施例的TFT,其中对有源矩阵的图象元素进行控制,最好具有低的泄漏电流,以使图象元素电极中累积的电荷不会逸失,对于获得更满意的图象而言,提供偏置是有效的。
然后采用激光照射退火。所用激光是KrF激发物激光(波长:248nm,脉冲宽度:20nsec),但也可使用其它激光。激光照射的条件是,能量密度为200至400mJ/cm2,例如250mJ/cm2,每个部位照射2至10次,例如2次、在激光照射的同时把衬底加热到约200到450℃可获得更好的效果(图8(E))。
接着采用等离子CVD法形成厚6000A的氧化硅膜214作为层间绝缘。而且,采用旋转涂覆法形成透明的聚酰亚胺膜215,使表面平整。
在层间绝缘214、215中形成连接孔,并且采用金属材料的多层膜、例如氮化钛和铝形成TFT电极/连线217、218。最后在一个大气压的氢气气氛中、350℃下进行30分钟的退火,由此制成带有TFT的有源矩阵的图象元素电路(图8(F))。
本例中制备的TFT具有较高的迁移率,因此可用于有源矩阵型液晶显示的驱动电路。具体地,在N沟道中达到了250cm2/Vs以上的迁移率。可以假设,这种高迁移率是由于晶界势垒的降低所引起的,而晶界热垒的降低是起因于晶体的高度取向。
实施例8。
本例是把实施例7中的横向生长方法变为使用OCD的方法。亦即,在紧接着500的本征(I型)非晶硅膜203形成省去之后,以含镍的SOG膜代替,连续形成厚500至2000、如1000的氧化硅膜205,本例中采用OCD2型无掺杂材料Si-59000-SG、Tokyo OhkaKogyoCo.,Ltd.的产品,来形成含镍化合物衬底。在该膜形成之前,把表面曝露在臭氧中,以此形成非常薄的氧化膜,然后形成OCD。
在80℃和150℃进行预烘干,随后在250℃固化。如果这一固化温度过高,则必须特别小心,因为在此步骤期间镍将早已在非晶硅中分散。而且,由臭氧所产生的非常薄的氧化膜,将对固化步骤中的分散起到阻挡作用,如果没有该氧化膜,则必须特别小心,因为即使在250℃镍也将分散。
随后,进行规定的刻图。对于这一刻图,使用实施例7中的掩模,并用光刻胶进行正--负反演。关于刻图后的腐蚀,最好采用干式法而不用湿式法,因为OCD的腐蚀速率极快。
以后的步骤与实施例7相同,因此略去其说明。所获得的TFT的性能几乎与实施例7相同。
当剥开TFT的栅部位通过电子衍射来确定其下面的有源层的取向时,发现几乎其整体均为(200)取向。
实施例9
本例是形成包括P--沟道型T FT(称为(PT FT)和N--沟道型TFT(称为NTFT)的互补集成电路,两者均是采用在玻璃衬底上的结晶硅膜制成的。本例的结构可用于有源型液晶显示的图象元素电极的开关元件和外围驱动电路,或者图象传感器或其它集成电路。
图10给出了展示本例制备步骤的截面图。首先,采用溅射法在衬底(Corning 7059)301中形成厚2000的氧化硅基膜302。接着,设置掩模303,它是金属掩模或者氧化硅膜等。在300所指示的区,该掩模供给底膜302一条曝露狭缝。亦即;图10(A)从顶部观看时,底膜302暴露出一狭缝,而其它部位被掩盖。
设置了上述掩模303之后,采用溅射法在区300之上选择地形成硅化镍膜(化学式:NiSix其中0.4≤X≤2.5,如X=2.0),其厚度为5至200,例如20。
接着,采用等离子CVD法,形成本征(I型)非晶硅膜304,其厚度为500至1500,例如1000。在氢还原气氛(最好氢分压为0.1至1个大气压)中、550℃下,或者在惰性气氛(大气压)中、550℃下,退火4小时进行晶化。这里,在选择地形成硅化镍膜的区300中,结晶硅膜304垂直于衬底301结晶。而且,在区300之外的区中,如箭头305所示,于区300开始横向晶体生长(平行于基片)。
作为上述步骤的结果,通过晶化非晶硅膜304可以获得结晶硅膜。接着,采用溅射法形成厚1000的氧化硅膜306作为栅绝缘膜。溅射中,用氧化硅作靶,溅射期间衬底温度为200至400℃,例如350℃,溅射气氛由氧和氩组成,氩/氧比为0至0.5,例如0.1以下。然后分离各元件,以便获得用于TFT的有源层区。这时,重要的是在将要成为沟道形成区的部位内,不存在如305所示的晶体生长前端。按这种方式,可以防止亢素镍对在沟道形成区的源与漏之间的载流子迁移的影响。
随后,采用溅射法形成铝膜(含0.1至2%硅),厚度为6000至8000,例如6000。
把铝膜刻图制成栅电极307、309。然后对这些铝电极表面进行阳极氧化,形成氧化层308、310。该阳极氧化是在含1至5%酒石酸的乙二醇溶液中进行的。每个所形成的氧化层308、310的厚度为2000。在后续的离子掺杂步骤中,这些氧化层308和310的厚度足以形成偏置栅区,因而在上述阳极氧化步骤中可以确定偏置栅区的长度。
采用离子掺杂法(离子注入法)添加杂质,赋予有原层区一种导电型(制成源/漏和沟道)。在此掺杂步骤中,采用栅电极307及其周围氧化层308和栅电极309及其周围氧化层310作为掩模,注入杂质(磷和硼)。掺杂气体磷化氢(PH3)或者乙硼烷(B2H6),前者的加速电压是60至90KV,例如80KV,后者加速电压为40至80KV,例如65KV。剂量为1×1015至8×1015cm-2,例如2×1015cm-2的磷和50×1015cm-2的硼。掺杂期间,通过用光刻胶覆盖其它区,选择地掺杂每种元素。结果,形成N-型杂质区314和316,并形成P-型杂质区311和313,由此可形成P沟道型TFT(PTFT)区和N沟道型TFT(NTFT)区。
随后,用激光照射进行退火。所用激光是KrF激发物激光(波长:248nm,脉冲宽度:20nsec),但也可用其它激光。激光照射的条件是,能量密度200至400mJ/cm2,例如250mJ/cm2,每部位照射2至10次,例如2次。照射激光时把衬底加热至200至450℃是有利的。在该激光退火工艺步骤中,由于镍分散于预结晶区,因而激光照射快速促进结晶,并且可容易地激活赋予P型杂质掺杂的杂质区311和313以及赋于N型杂质掺杂的杂质区314和316。
该步骤可使用红外线(如1.20μm)的灯光退火。红外线可被硅快速吸收,因而可进行等效于1000℃以上的热退火的有效退火。另一方面,由于玻璃衬底吸收红外线较差,因而玻璃衬底不会受到高温加热,可在短时间内完成处理,据此原因,可以说这对于存在玻璃衬底收缩的工艺来说是一种理想方法。
然后,采用等离子CVD法,形成厚6000A的氧化硅膜318作为层间绝缘,其中形成连接孔,利用金属材料的各层膜、例如氮化钛和铝,形成TFT电极/连线317、320、390。最后,在一个大气压的氢气氛中,350℃下进行30分钟退火,制成互补TFTs结构的半导体电路(图10(D))。
上述电路为具有以互补方式设置的PTFT和NTFT的CMOS结构,但在上述工艺中,可同时构成两个TFT并截开,以此同时制备两个分离的TFT。
图11显示的是从图10(D)顶部观看的外形。图11中的符号与图10中的对应。如图11所示,晶化方向如箭头所指,晶体生长于源/漏区的方向(源区与漏区之间连线方向)。在具有此结构的TFT工作时,载流子沿着在源与漏之间以针状或柱状生长的晶体迁移。亦即,载流子沿着针状或柱状晶粒的晶界迁移。因此,可以降低载流子迁移时所经受的电阻,获得具有高度迁移率的TFT。
本例中,引入镍的方法是,镍用来在基膜302之上、非晶膜304之下(由于膜非常薄,故不易认为是膜)选择地形成镍膜所用的镍,并从该部位引起晶体生长,但也可以在形成所用的镍非晶硅膜304之后,选择地形成硅化镍膜中的镍。亦即,可在非晶硅膜的顶表面或底部引起晶体生长。此外,所用方法也可是,先形成非晶硅膜,然后用离子掺杂,在非晶硅膜304中选择地注入镍。这种方法的特点是可控制元素镍的浓度。该方法也可用等离子处理或CVD替换。
实施例10
本例的情形是,设置有作为每个图象元素的开关元件的N沟道型TFT的有源型液晶显示装置。以下就单个图象元素给出说明,但大量(通常为几十万个)图象元素以相同结构形成。当然,不言而谕,也可采用P沟道型而不用N沟道型。而且,也可用于液晶显示的外围电路部分,而不是图像元素部分。也可用于图像传感器或其它任何类型的器件。换言之,对其用途并无特别限制,只要是用作薄膜晶体管。
图12展示了本例的制备步骤的外型图。本例中使用Corning 7059玻璃片(厚1.1mm,300×400mm)作为玻璃衬底401。首先,采用溅射法形成厚2000A的底膜402(氧化硅)。然后,为了选择地引入镍,由金属掩模、氧化硅膜或光刻胶等构成掩模403。采用溅射法再形成硅化镍膜。由溅射法形成的硅化镍膜其厚度为5至200,例如20。该硅化镍膜的化学式为NiSix,其中0.40≤x≤2.5,例如X=2.0。由此在区404上选择地形成硅化镍膜。
采用LPCVD法或等离子CVD法,形成厚1000的非晶硅膜405,并在400℃脱氢一小时,之后通过热退火进行晶化。在氢还原气氛(最好氮气压为0.1至1大气压)中、550℃下进行4小时退火处理。1也可在惰性气氛如氮气体等中进行热退火处理。
在本退火处理中,由于在位于非晶硅膜405之下的部分上已形成硅化镍膜,晶化开始于该部位。晶化期间,如图12(B)中的箭头所示,在已形成硅化镍膜的部位404处,硅晶体在垂于衬底401的方向上生长。此外,如其它箭头所示,在未形成硅化镍的区(除区405之外的区)中,晶体在平行于衬底的方向生长。
按此方式,可以获得包含结晶硅的半导体膜405。接着把上述半导体膜405刻图制成岛形半导体区(TFT的有源层)。这里,在有源层内特别是沟道形成区内不存在如箭头所指的晶体生长的前端是重要的。特别是,如果由图12(B)中的箭头所示的前部是晶体生长的端头(前端),用腐蚀法除去镍引入部位404处和箭头尾端(图的左侧)的结晶硅膜405,并使用在平行于衬底的方向上生长的结晶硅膜405的晶体中间部位作为有源层是有利的。因为,镍聚集在晶体生长的前端,并且应避免聚集在前端的镍对TFT性能的不利影响。
而且,使用四乙氧基硅烷(TEOS)作为原始材料,采用等离子CVD法,在氧气氛中形成氧化硅栅绝缘膜406(厚度:70至120nm,典型地为100nm)。衬底温度设为400℃以下,最好是200至350℃,以防止玻璃的收缩和弯曲。
接着,采用CVD法形成主要由硅组成的公知的膜,并将其刻图制成栅电板407。然后通过离子注入掺杂磷作为N型杂质,以自对准方式形成源区408、沟道形成区409和漏区410。用KrF激光照射以改善由于离子注入使其结晶度已受损害的硅膜的结晶度。激光的能量密度设为250至300mJ/cm2。激光照射的结果,该TFT的源/漏的表面电阻为300至800Ω/cm2。也可采用红外线灯光退火来有效地完成退火步骤。
用氧化硅形成层间绝缘411,用ITO形成图象元素电级412。此外,在其中形成连接孔,采用铬/铝多层膜在TFT的源/漏区形成电极413、414,电极413中的一个还与ITO412连接。最后,在氢气中,200至300℃下进行2小时退火,完成硅的氢化。由此制成TFT。其它图象元素区同时在该工艺过程中制成。
本例制备的TFT采用晶体在流子载流动方向上生长的结晶硅膜作为构成源区、沟道形成区和漏区的有源层,  因而由于载流子沿针状或柱状体的晶界迁移,而不与晶界相交,所以TFT的载流子具有高迁移率。本例制备的TFT是N沟道型,其迁移率为90至130(cm2/Vs)。考虑到使用600℃下48小时普通热退火进行晶化所获得的结晶硅的N沟道型TFT的迁移率是80至100(cm2/Vs),因此,性能的改进是显著的。
此外,采用与上述工艺相同的方法制备的P沟道型TFT,测量其迁移率,发现为50至80(cm2/Vs)。考虑到使用600℃下48小时普通热退火进行晶化所获得的结晶硅膜的P沟道型TFT的迁移率是30至60(cm2/Vs),性能的改进也是明显的。
实施例11
本例是实施例10的TFT的改型,其中在与晶体生长方向垂的方向上设置源/漏。亦即在这样的结构中,载流子迁移方向垂直于晶体生长方向,因而载流子的迁移横跨针状或柱状晶体的晶界。按这种结构,可提高源与漏之间的电阻。这是因为载流子必须迁移,从而导致横跨针状或5,并使用在平行于衬底的方向上生长的结晶硅膜405的晶体中间部位作为有源层是有利的。因为,镍聚集在晶体生长的前端,并且应避免聚集在前端的镍对TFT性能的不利影响。
而且,使用四乙氧基硅烷(TEOS)作为原始材料,采用等离子CVD法,在氧气氛中形成氧化硅栅绝缘膜406(厚度:70至120nm,典型地为100nm)。衬底温度设为400℃以下,最好是200至350℃,以防止玻璃的收缩和弯曲。
接着,采用CVD法形成主要由硅组成的公知的膜,并将其刻图制成栅电板407。然后通过离子注入掺杂磷作为N型杂质,以自对准方式形成源区408、沟道形成区409和漏区410。用KrF激光照射以改善由于离子注入使其结晶度已受损害的硅膜的结晶度。激光的能量密度设为250至300mJ/cm2。激光照射的结果,该TFT的源/漏的表面电阻为300至800Ω/cm2。也可采用红外线灯光退火来有效地完成退火步骤。
用氧化硅形成层间绝缘411,用ITO形成图象元素电级412。此外,在其中形成连接孔,采用铬/铝多层膜在TFT的源/漏区形成电极413、414,电极413中的一个还与ITO412连接。最后,在氢气中,200至300℃下进行2小时退火,完成硅的氢化。由此制成TFT。其它图象元素区同时在该工艺过程中制成。
本例制备的TFT采用晶体在流子载流动方向上生长的结晶硅膜作为构成源区、沟道形成区和漏区的有源层,因而由于载流子沿针状或柱状体的晶界迁移,而不与晶界相交,所以TFT的载流子具有高迁移率。本例制备的TFT是N沟道型,其迁移率为90至130(cm2/Vs)。考虑到使用600℃下48小时普通热退火进行晶化所获得的结晶硅的N沟道型TFT的迁移率是80至100(cm2/Vs),因此,性能的改进是显著的。
此外,采用与上述工艺相同的方法制备的P沟道型TFT,测量其迁移率,发现为50至80(cm2/Vs)。考虑到使用600℃下48小时普通热退火进行晶化所获得的结晶硅膜的P沟道型TFT的迁移率是30至60(cm2/Vs),性能的改进也是明显的。
实施例11
本例是实施例10的TFT的改型,其中在与晶体生长方向垂的方向上设置源/漏。亦即在这样的结构中,载流子迁移方向垂直于晶体生长方向,因而载流子的迁移横跨针状或柱状晶体的晶界。按这种结构,可提高源与漏之间的电阻。这是因为载流子必须迁移,从而导致横跨针状或柱状晶体的晶界。为了实现本例的结构,只需确定实施例10的结构中TFT的取向即可。
实施例12
本例的要点在于,把实施例10的结构中TFT的取向(这里,该取向确定为源/漏区之间的连线,即TFT的方向由载流子流动的取向确定)由结晶硅膜的晶体生长方向与衬底表面之间的所要求的角度来确定,以此选择TFT的性能。
如上所述,如果使载流子在晶体生长方向迁移,则它将沿晶界迁移,因而其迁移率可改善。另一方面,如果使载流子垂于晶体生长方向迁移,则载流子必须横跨多个晶界,因而载流子迁移率将会下降。
这里,通过在这两条件之间的适当选择,亦即,把晶体生长方向与载体流子迁移方向之间的角度定在0至90°的范围内,由此可控制载流子的迁移率。从不同角度来看,通过设定晶体生长方向与载流子迁移方向之间的上述角度,可以控制源与漏区之间的电阻。自然,这种结构也可用于实施例1的结构。这时,图11所示的镍微量添加的狭缝状区400在0至90°的范围内旋转,以此在0至90°之间选择箭头405所指的晶体生长方向与源和漏区的连线之间的角度。可把该角度定得接近0°,以此提高源与漏区之间电阻较低的结构的迁移率。而且,可把该角度定得接近90°,以此降低源与漏区之间的电阻较高的结构的迁移率。
如上所述,对于采用形成在实底上的非单晶硅半导体膜。并且具有平行于衬底表面生长的晶体的结晶度的TFT,在TFT中迁移的载流子的流动方向可与晶体生长方向一致,以实现载流子的迁移是沿着(平行于)针状或柱状晶体的晶界的结构,获得高迁移率的TFT。
而且,由于促进晶化的金属催化剂聚集在平行于衬底生长的晶体前端,所以可以不使用这些区来形成TFT,以此提高TFT的工作稳定性和可靠性。此外,通过引入催化元素,并随之用激光或其它强光照射,在低温下进行短时间晶化,由此来制备结晶硅膜,进而用制成的结晶硅膜制成半导体器件,可获得具有高生产率和

Claims (24)

1.一种制造半导体器件的方法,其特征在于,它包括下列步骤;
形成一个晶体管,晶体管的源区和漏区被形成在衬底的半导体薄膜上,所述在衬底上形成的源区与漏区之间为沟道形成区,与所述沟道形成区毗邻的是一个栅电极,沟道形成区与栅电极之间是一个栅绝缘膜;
在整个所述晶体管上形成氧化硅膜;和
打磨所述氧化硅膜使整个所述晶体管表面平坦。
2.一种制造半导体器件的方法,其特征在于,它包括下列步骤:
形成一个晶体管,晶体管的源区和漏区被形成在衬底的半导体薄膜上,所述在衬底上的所述源区与漏区之间为沟道形成区,与所述沟道形成区毗邻的是一个栅电极,沟道形成区与栅电极之间是一个栅绝缘膜;
在整个所述晶体管上形成一个氧化硅膜;和
机械打磨所述氧化硅膜使整个所述晶体管的表面平坦。
3.一种制造半导体器件的方法,其特征在于,它包括下列步骤:
形成一个晶体管,晶体管的源区和漏区遍及整个衬底,遍及所述衬底的源区与漏区之间为沟道形成区,与所述沟道形成区毗邻的是一个栅电极,沟道形成区与栅电极之间是一个栅绝缘膜,所述源区、所述漏区和所述沟道形成区在一个半导体岛中形成;
在整个所述晶体管上形成一个氧化硅膜;和
打磨所述氧化硅膜,使整个所述半导体的表面平坦。
4.一种制造半导体器件的方法,其特征在于,它包括下列步骤:
形成一个晶体管,晶体管的源区和漏区遍及整个衬底,遍及所述衬底的所述源区和漏区之间为沟道形成区,与所述沟道形成区毗邻的是一个栅电极,所述沟道形成区与所述栅电极之间是一个栅绝缘膜,所述源区、漏区和所述沟道形成区在一个半导体岛中形成;
在整个所述晶体管上形成氧化硅膜;和
机械研磨所述氧化硅膜,使整个所述晶体管的表面平坦。
5.一种制造液晶显示设备的方法,其特征在于,它包括下列步骤:
在整个衬底上形成一个硅半导体膜;
在整个所述半导体膜上形成一个掩模,掩模由氧化硅膜组成,其上有一个孔眼;
通过所述孔眼往所述半导体膜中加入含催化元素的溶液;
用所述催化元素通过加热使所述半导体膜晶化;
在晶化过的半导体膜上绘制布线图案使其形成晶体半导体岛;
在整个所述晶体半导体岛上形成栅绝缘膜;
在整个所述栅绝缘膜上形成栅电极;
在整个所述栅电极上形成氧化硅层间绝缘膜;
打磨所述氧化硅层间绝缘膜,使整个所述半导体岛、所述栅绝缘膜和所述栅电极的表面平坦。
6.一种制造液晶显示设备的方法,其特征在于,它包括下列步骤:
在整个衬底上形成硅半导体膜;
在整个所述半导体膜上形成一个掩模,掩膜由氧化硅膜组成,其上有一个孔眼;
通过所述孔眼往所述半导体膜中加入含一种催化元素的溶液;
用所述催化元素通过加热使所述半导体膜晶化;
在晶化过的半导体膜上绘制布线图案,使其形成一个晶体半导体岛;
在整个所述晶体半导体岛上形成栅绝缘膜;
在整个所述栅绝缘膜上形成栅电极;
在整个所述栅电极上形成氧化硅层间绝缘膜;
机械打磨所述氧化硅层间绝缘膜,使整个所述时导体岛、所述栅绝缘膜和所述栅电极的表面平坦。
7.如权利要求1所述的方法,其特征在于,所述氧化硅膜构成层间绝缘膜。
8.如权利要求1所述的方法,其特征在于,所述晶体管是个设在一个有源矩阵液晶显示器的像素中的薄膜晶体管。
9.如权利要求1所述的方法,其特征在于,所述晶体管是个设在有源矩阵液晶显示器的驱动电路中的薄膜晶体管。
10.如权利要求1所述的方法,其特征在于,所述晶体管构成一个集成电路。
11.如权利要求2所述的方法,其特征在于,所述氧化硅膜构成层间绝缘膜。
12.如权利要求2所述的方法,其特征在于,所述晶体管是个设在有源矩阵液晶显示器的像素中的薄膜晶体管。
13.如权利要求2所述的方法,其特征在于,所述晶体管是个设在有源矩阵液晶显示器的驱动电路中的薄膜晶体管。
14.如权利要求2所述的方法,其特征在于,所述晶体管构成一个集成电路。
15.如权利要求3所述的方法,其特征在于,所述氧化硅膜构成层间绝缘膜。
16.如权利要求3所述的方法,其特征在于,所述晶体管是个设在有源矩阵液晶显示器的像素中的薄膜晶体管。
17.如权利要求3所述的方法,其特征在于,所述晶体管是设在有源矩阵液晶显示器的驱动电路中的一个薄膜晶体管。
18.如权利要求3所述的方法,其特征在于,所述晶体管构成一个集成电路。
19.如权利要求4所述的方法,其特征在于,所述氧化硅膜构成层间绝缘膜。
20.如权利要求4所述的方法,其特征在于,所述晶体管是个设在有源矩阵液晶显示器的像素中的薄膜晶体管。
21.如权利要求4所述的方法,其特征在于,所述晶体管是个设在有源矩阵液晶显示器的驱动电路中的薄膜晶体管。
22.如权利要求4所述的方法,其特征在于,所述晶体管构成一个集成电路。
23.如权利要求5所述的方法,其特征在于,所述催化元素选自Ni、Pd、Pt、Cu、Ag、In、Sn、Pb、As和Sb组成的元素群。
24.如权利要求6所述的方法,其特征在于,所述催化元素选自Ni、Pd、Pt、Cu、Ag、In、Sn、Pb、As和Sb组成的元素群。
CNB991248120A 1993-06-25 1994-06-24 半导体器件及其制造方法 Expired - Lifetime CN1161831C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP18075293 1993-06-25
JP180752/1993 1993-06-25
JP3661694 1994-02-08
JP36616/1994 1994-02-08

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN94108922A Division CN1055786C (zh) 1993-06-25 1994-06-24 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN1267907A CN1267907A (zh) 2000-09-27
CN1161831C true CN1161831C (zh) 2004-08-11

Family

ID=26375695

Family Applications (4)

Application Number Title Priority Date Filing Date
CN94108922A Expired - Lifetime CN1055786C (zh) 1993-06-25 1994-06-24 半导体器件及其制造方法
CNB991248120A Expired - Lifetime CN1161831C (zh) 1993-06-25 1994-06-24 半导体器件及其制造方法
CNB981183824A Expired - Fee Related CN1208807C (zh) 1993-06-25 1998-08-15 半导体器件及其制造方法
CNB991248112A Expired - Lifetime CN1155991C (zh) 1993-06-25 1999-11-10 半导体器件的制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN94108922A Expired - Lifetime CN1055786C (zh) 1993-06-25 1994-06-24 半导体器件及其制造方法

Family Applications After (2)

Application Number Title Priority Date Filing Date
CNB981183824A Expired - Fee Related CN1208807C (zh) 1993-06-25 1998-08-15 半导体器件及其制造方法
CNB991248112A Expired - Lifetime CN1155991C (zh) 1993-06-25 1999-11-10 半导体器件的制造方法

Country Status (6)

Country Link
US (1) US5882960A (zh)
EP (3) EP0631325B1 (zh)
KR (2) KR100299721B1 (zh)
CN (4) CN1055786C (zh)
DE (2) DE69435114D1 (zh)
TW (1) TW295703B (zh)

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6730549B1 (en) 1993-06-25 2004-05-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for its preparation
JPH0766424A (ja) 1993-08-20 1995-03-10 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TW264575B (zh) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JP2860869B2 (ja) * 1993-12-02 1999-02-24 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR100319332B1 (ko) * 1993-12-22 2002-04-22 야마자끼 순페이 반도체장치및전자광학장치
US6706572B1 (en) 1994-08-31 2004-03-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film transistor using a high pressure oxidation step
KR100265179B1 (ko) * 1995-03-27 2000-09-15 야마자끼 순페이 반도체장치와 그의 제작방법
JP3729955B2 (ja) 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6478263B1 (en) * 1997-01-17 2002-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
JP3645379B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645380B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
JP3645378B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5985740A (en) 1996-01-19 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device including reduction of a catalyst
US5888858A (en) 1996-01-20 1999-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US6180439B1 (en) * 1996-01-26 2001-01-30 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device
US7056381B1 (en) * 1996-01-26 2006-06-06 Semiconductor Energy Laboratory Co., Ltd. Fabrication method of semiconductor device
US6465287B1 (en) 1996-01-27 2002-10-15 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device using a metal catalyst and high temperature crystallization
TW374196B (en) * 1996-02-23 1999-11-11 Semiconductor Energy Lab Co Ltd Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same
TW335503B (en) 1996-02-23 1998-07-01 Semiconductor Energy Lab Kk Semiconductor thin film and manufacturing method and semiconductor device and its manufacturing method
JPH09321310A (ja) * 1996-05-31 1997-12-12 Sanyo Electric Co Ltd 半導体装置の製造方法
US5792700A (en) * 1996-05-31 1998-08-11 Micron Technology, Inc. Semiconductor processing method for providing large grain polysilicon films
TW451284B (en) 1996-10-15 2001-08-21 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP3630894B2 (ja) 1996-12-24 2005-03-23 株式会社半導体エネルギー研究所 電荷転送半導体装置およびその作製方法並びにイメージセンサ
JPH10199807A (ja) 1996-12-27 1998-07-31 Semiconductor Energy Lab Co Ltd 結晶性珪素膜の作製方法
JPH10200114A (ja) * 1996-12-30 1998-07-31 Semiconductor Energy Lab Co Ltd 薄膜回路
JP3983334B2 (ja) * 1997-02-20 2007-09-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100560047B1 (ko) * 1997-02-24 2006-05-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체박막및반도체장치
JP3544280B2 (ja) 1997-03-27 2004-07-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6307214B1 (en) 1997-06-06 2001-10-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor thin film and semiconductor device
US6452211B1 (en) 1997-06-10 2002-09-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor thin film and semiconductor device
US6501094B1 (en) * 1997-06-11 2002-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a bottom gate type thin film transistor
JP4318768B2 (ja) * 1997-07-23 2009-08-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000031488A (ja) 1997-08-26 2000-01-28 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4601731B2 (ja) 1997-08-26 2010-12-22 株式会社半導体エネルギー研究所 半導体装置、半導体装置を有する電子機器及び半導体装置の作製方法
TW408351B (en) * 1997-10-17 2000-10-11 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP2000058839A (ja) 1998-08-05 2000-02-25 Semiconductor Energy Lab Co Ltd 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法
EP1003207B1 (en) 1998-10-05 2016-09-07 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus, laser irradiation method, beam homogenizer, semiconductor device, and method of manufacturing the semiconductor device
JP2000174282A (ja) * 1998-12-03 2000-06-23 Semiconductor Energy Lab Co Ltd 半導体装置
DE69942442D1 (de) 1999-01-11 2010-07-15 Semiconductor Energy Lab Halbleiteranordnung mit Treiber-TFT und Pixel-TFT auf einem Substrat
US6590229B1 (en) * 1999-01-21 2003-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and process for production thereof
US6593592B1 (en) * 1999-01-29 2003-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having thin film transistors
US6535535B1 (en) 1999-02-12 2003-03-18 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation method, laser irradiation apparatus, and semiconductor device
US7122835B1 (en) * 1999-04-07 2006-10-17 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device and a method of manufacturing the same
JP4827276B2 (ja) * 1999-07-05 2011-11-30 株式会社半導体エネルギー研究所 レーザー照射装置、レーザー照射方法及び半導体装置の作製方法
TW544727B (en) * 1999-08-13 2003-08-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US6548370B1 (en) 1999-08-18 2003-04-15 Semiconductor Energy Laboratory Co., Ltd. Method of crystallizing a semiconductor layer by applying laser irradiation that vary in energy to its top and bottom surfaces
US7232742B1 (en) 1999-11-26 2007-06-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device that includes forming a material with a high tensile stress in contact with a semiconductor film to getter impurities from the semiconductor film
US6780687B2 (en) * 2000-01-28 2004-08-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a heat absorbing layer
KR100450595B1 (ko) * 2000-02-09 2004-09-30 히다찌 케이블 리미티드 결정실리콘 반도체장치 및 그 장치의 제조방법
GB0006958D0 (en) * 2000-03-23 2000-05-10 Koninkl Philips Electronics Nv Method of manufacturing a transistor
US7078321B2 (en) 2000-06-19 2006-07-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6737672B2 (en) * 2000-08-25 2004-05-18 Fujitsu Limited Semiconductor device, manufacturing method thereof, and semiconductor manufacturing apparatus
JP4045731B2 (ja) * 2000-09-25 2008-02-13 株式会社日立製作所 薄膜半導体素子の製造方法
JP2002176180A (ja) * 2000-12-06 2002-06-21 Hitachi Ltd 薄膜半導体素子及びその製造方法
US6830994B2 (en) * 2001-03-09 2004-12-14 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a crystallized semiconductor film
JP2002270507A (ja) * 2001-03-14 2002-09-20 Hitachi Cable Ltd 結晶シリコン層の形成方法および結晶シリコン半導体装置
US7238557B2 (en) * 2001-11-14 2007-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP2003273016A (ja) * 2002-01-11 2003-09-26 Sharp Corp 半導体膜およびその形成方法、並びに、その半導体膜を用いた半導体装置、ディスプレイ装置。
US6908797B2 (en) 2002-07-09 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US7084423B2 (en) 2002-08-12 2006-08-01 Acorn Technologies, Inc. Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
JP4140765B2 (ja) * 2002-09-19 2008-08-27 コバレントマテリアル株式会社 針状シリコン結晶およびその製造方法
US7560789B2 (en) 2005-05-27 2009-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7820470B2 (en) 2005-07-15 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of micro-electro-mechanical device
US7723205B2 (en) 2005-09-27 2010-05-25 Semiconductor Energy Laboratory Co., Ltd Semiconductor device, manufacturing method thereof, liquid crystal display device, RFID tag, light emitting device, and electronic device
EP1837304A3 (en) 2006-03-20 2012-04-18 Semiconductor Energy Laboratory Co., Ltd. Micromachine including a mechanical structure connected to an electrical circuit and method for manufacturing the same
JP6348707B2 (ja) * 2013-12-11 2018-06-27 東京エレクトロン株式会社 アモルファスシリコンの結晶化方法、結晶化シリコン膜の成膜方法、半導体装置の製造方法および成膜装置
CN113725072B (zh) * 2021-08-26 2024-04-02 长江存储科技有限责任公司 硬掩膜的制作方法以及半导体器件的制作方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5868923A (ja) * 1981-10-19 1983-04-25 Nippon Telegr & Teleph Corp <Ntt> 結晶薄膜の製造方法
JPS5928327A (ja) * 1982-08-09 1984-02-15 Nippon Telegr & Teleph Corp <Ntt> 単結晶半導体膜形成法
JPS60136304A (ja) * 1983-12-26 1985-07-19 Hitachi Ltd 半導体単結晶膜の製造方法
CA1239706A (en) * 1984-11-26 1988-07-26 Hisao Hayashi Method of forming a thin semiconductor film
EP0235819B1 (en) * 1986-03-07 1992-06-10 Iizuka, Kozo Process for producing single crystal semiconductor layer
JPS6330776A (ja) * 1986-07-24 1988-02-09 Anritsu Corp レ−ダ映像多重表示装置
US5153702A (en) * 1987-06-10 1992-10-06 Hitachi, Ltd. Thin film semiconductor device and method for fabricating the same
JPS63307776A (ja) * 1987-06-10 1988-12-15 Hitachi Ltd 薄膜半導体装置とその製造方法
JPH01132116A (ja) * 1987-08-08 1989-05-24 Canon Inc 結晶物品及びその形成方法並びにそれを用いた半導体装置
JP2517330B2 (ja) * 1987-11-18 1996-07-24 三洋電機株式会社 Soi構造の形成方法
JPH0232527A (ja) * 1988-07-22 1990-02-02 Nec Corp 単結晶薄膜形成法
JPH02143415A (ja) * 1988-11-24 1990-06-01 Nippon Sheet Glass Co Ltd 単結晶シリコン膜の形成方法
JP2880175B2 (ja) * 1988-11-30 1999-04-05 株式会社日立製作所 レーザアニール方法及び薄膜半導体装置
US5278093A (en) * 1989-09-23 1994-01-11 Canon Kabushiki Kaisha Method for forming semiconductor thin film
US5147826A (en) * 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
JP2840434B2 (ja) * 1990-11-15 1998-12-24 キヤノン株式会社 結晶の形成方法
JPH0571993A (ja) 1991-09-17 1993-03-23 Nec Corp 基線位置調整方式
JPH0582442A (ja) * 1991-09-18 1993-04-02 Sony Corp 多結晶半導体薄膜の製造方法
EP1119053B1 (en) * 1993-02-15 2011-11-02 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating TFT semiconductor device
US5275851A (en) * 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates

Also Published As

Publication number Publication date
CN1222752A (zh) 1999-07-14
CN1208807C (zh) 2005-06-29
DE69432615T2 (de) 2004-02-19
TW295703B (zh) 1997-01-11
DE69432615D1 (de) 2003-06-12
CN1267902A (zh) 2000-09-27
KR100306834B1 (ko) 2004-02-11
EP1026752A2 (en) 2000-08-09
EP1026752B1 (en) 2008-07-09
EP0631325A3 (en) 1996-12-18
US5882960A (en) 1999-03-16
EP0631325A2 (en) 1994-12-28
CN1267907A (zh) 2000-09-27
CN1100562A (zh) 1995-03-22
DE69435114D1 (de) 2008-08-21
CN1155991C (zh) 2004-06-30
KR100299721B1 (ko) 2001-12-15
EP1026751A2 (en) 2000-08-09
KR950002076A (ko) 1995-01-04
CN1055786C (zh) 2000-08-23
EP1026751A3 (en) 2002-11-20
EP0631325B1 (en) 2003-05-07
EP1026752A3 (en) 2002-11-20
KR19990055848A (ko) 1999-07-15

Similar Documents

Publication Publication Date Title
CN1161831C (zh) 半导体器件及其制造方法
CN1135608C (zh) 半导体器件的制造方法
CN1052110C (zh) 制造半导体器件的方法
CN1246910C (zh) 半导体薄膜及其制造方法以及半导体器件及其制造方法
CN1218403C (zh) 半导体装置
CN1237617C (zh) 静态随机存取存储器
CN1206737C (zh) 半导体器件及其制造方法
CN1078384C (zh) 制造半导体器件的方法
CN1274009C (zh) 薄膜半导体器件的制造方法
KR100940377B1 (ko) 성막 방법, 성막 장치 및 컴퓨터에서 판독 가능한 매체
CN1149639C (zh) 半导体器件
CN1697198A (zh) 半导体装置及其制造方法
CN1346152A (zh) 薄膜晶体管及半导体器件
CN1261727A (zh) 半导体器件及其制造方法
CN1307730A (zh) 薄膜晶体管及其制造方法
CN1195879A (zh) 半导体器件的制造方法
CN1161566A (zh) 半导体器件及其制造方法
CN1388591A (zh) 薄膜晶体管及其制造方法
CN1235269C (zh) 半导体器件以及半导体器件的制造方法
CN100347822C (zh) 制造显示器件的方法
CN1929151A (zh) 薄膜晶体管、半导体器件、显示器、结晶方法和薄膜晶体管的制备方法
CN1722389A (zh) 半导体装置、半导体装置的制造方法及电光学装置

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CX01 Expiry of patent term

Expiration termination date: 20140624

Granted publication date: 20040811