CN1179364C - 半导体存储器装置 - Google Patents

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Abstract

本发明的半导体存储器装置包括：存储器单元阵列(102)，其具有排列成行和列的若干存储单元；寄存器阵列(104)，其包括相应于存储器单元阵列的行和列的至少一部分而排列成行和列的若干通道寄存器(106-11至106-mn)。第一列存储单元和相应列的寄存器通过数据传输线(108-1T/108-1N至108-mT/108-mN)相互连接，数据可同时写入存储单元和相应的通道寄存器(106-11至106-mn)。另外，数据可在存储单元和相应的通道寄存器(106-11至106-mn)之间传输。

Description

半导体存储器装置
本发明一般涉及半导体存储器装置，尤其涉及可具有存储器单元阵列和寄存器阵列的虚拟通道存储器。存储器单元阵列包括若干个排列成一个或多个阵列的存储单元，寄存器阵列包括若干个排列成相应阵列的寄存器。
半导体存储器装置包括动态随机存取存储器(DRAM)。目前，使用DRAM的主流已经转向同步DRAM(SDRAM)。虚拟通道SDRAM(VCSDRAM)已在第Hei 9-290233号日本专利申请中提出。可期望VCSDRAM的是它能进一步提高SDRAM的访问速度。
象VCSDRAM这样的虚拟通道存储器可包括具有若干存储单元的存储器单元阵列，如按行方向和列方向排列的DRAM存储单元。另外，虚拟通道存储器也可以包括按照预定行数和列数排列寄存器的寄存器阵列。寄存器阵列的行和列可与存储器单元阵列中的行和列相对应。寄存器阵列可具有静态随机存取存储器(SRAM)的性质和高速缓冲存储器的功能。
能够应用DRAM系统的典型类型是并行处理系统。并行处理系统可包括若干个中央处理单元(CPU)和若干个与总线连接的控制器。总线和与存储器单元阵列组合的寄存器阵列连接，寄存器阵列可作为超高速缓冲存储器来工作。在并行数据处理装置中，一个高速缓冲存储器可由多个CPU和多个控制器来使用，这种设置可大大简化系统结构。
VCSDRAM的一种典型应用是图像存储器。图像存储器能够存储图形数据。在许多图像存储操作中，要同时从许多存储单元中频繁地写入或读出相同的数字(即“0”或“1”)，当对图形数字进行复位时就是一个例子。因此，当把VCSDRAM用作图像存储器时，相同的数字频繁地存入存储器单元阵列和寄存器阵列。在常规的手段中，当把相同的数据写入存储器单元阵列和寄存器阵列时，所写数据将从外部输入/输出点一个接一个地写入存储器单元阵列和寄存器阵列。例如，如果寄存器阵列包括按照m×n阵列排列的寄存器，则数字可写入m×n存储单元，那么相同的数字一定被写入寄存器阵列的m×n个寄存器，结果图像复位操作要消耗大量的时间。
鉴于上述情况，期望提供一种可以用于图像处理的存储器装置，当图象被复位时该存储器装置可缩短用于读写操作所需要的时间周期，并且期望这样的存储器装置是VCSDRAM。
鉴于上述背景，本发明的一个目的是提供一种可用于图像处理的半导体存储器装置，该装置可减少在图像复位操作过程中用于读写数据的时间。这样的半导体存储器装置可以是虚拟通道同步动态随机存取存储器装置(VCSDRAM)。
根据本发明的一个实施例，提供了一种半导体存储器装置，包括按照预定行数和预定列数排列的多个存储器单元；与多条数据传输总线连接的寄存器阵列，包括按照与存储器单元阵列的行和列的至少一部分相对应的预定行数和预定列数排列的多个通道寄存器，每一行通道寄存器接收一公共通道选择信号；连接所述多条数字线与所述多条数据传输总线的多个开关装置，接收一公共数据传输信号；与所述多条数据传输总线连接的数据写装置，在所述公共数据传输信号和所述公共通道选择信号都有效时，把数据同时写入多个存储器单元和相应的通道寄存器。
根据本发明的一个方面，当把相同的数值写入存储单元和寄存器时，该数值可同时被写入该存储单元和该通道寄存器。这可减少写数据所用时间。
根据本发明的另一个方面，虚拟通道存储器的存储单元可采取多种形式，同刚才的例子一样，存储器单元可包括高阻负载DRAM单元。
根据本发明的另一个方面，虚拟通道存储器的寄存器可采取多种形式，同刚才的例子一样，该寄存器可包括静态RAM(SRAM)单元。
根据一个实施例，数据可独立写入第一列存储器单元和相应的寄存器，而且数据能在第一列存储器单元和相应的第一个寄存器之间传递。在这样的装置中，写操作的自由度增加了。
根据一个实施例，其中数据可在外部数据总线和所述半导体存储器装置的各个部分之间传输。数据写装置可以包括在响应外部信号时将外部总线连接至传输总线的起开关在晶体管。
根据一个实施例，数据写装置可以包括写数据产生装置。在这种结构中，数据写装置可以包括响应外部信号把数据总线连接至预定供电电压的起开关作用的晶体管。
根据一个实施例，数据写装置可以同时将内部产生的数值写入第一列的存储单元和相应的寄存器，这使得在存储器装置内部实现更快速的数据传输。
图1是说明根据本发明第一实施例的虚拟通道存储器的框图；
图2是说明根据本发明第二实施例的虚拟通道存储器的框图；
图3是可在实施例中使用的交替写数据产生部分的简图；
图4是可在实施例中使用的交替数据传输部分的简图；
现在参考附图将对本发明的各实施例进行描述。图1是说明根据第一实施例的虚拟通道存储器(例如虚拟通道同步动态随机存取存储器，或VCSDRAM)结构的框图。如图所示虚拟通道存储器用通用参考标号100表示，其包括存储器单元阵列102和寄存器阵列104。存储器单元阵列102可包括许多存储单元，这些存储单元按照行方向和列方向排列形成一个或多个阵列。
寄存器阵列104可包括若干“通道”(channel)寄存器(以下称之为“通道”)。在图1详细的电路中，寄存器阵列104包括排列成n行和m列的通道。在图1中示例性的通道表示为106-11至106-1n和106-m1至106-mn。寄存器阵列104中通道的行数和列数与存储器单元阵列102中的行数和列数相关。例如，存储器单元阵列102可包括i×n行和j×m列，这里i和j为整数。
在具体的实施例中，存储器单元阵列102中的存储单元可以是动态随机存取存储器(DRAM)单元，寄存器阵列104的通道(106-11至106-mn)可以是静态RAM(SRAM)单元。
再参考图1，寄存器阵列104中各列的n个通道通过开关与相应的数据传输总线连接。详细情况是通道106-11至106-1n通过开关110-11至110-1n分别与数据传输总线108-1T/108-1N耦连，通道106-m1至106-mn通过开关110-m1至110-mn分别与数据传输总线108-mT/108-mN耦连。
数据传输总线(108-1T/108-1N至108-mT/108-mN)通过列开关可连接到数字线。在图1的详细电路中，所示数据传输总线108-1T/108-1N通过列开关114-1连接到数字线对112-1T/112-1N，而所示的数据传输总线108-mT/108-mN通过列开关114-m连接至数字线对112-mT/112-mN。各列开关(114-1至114-m)可具有在若干数字线对之间任意切换的功能，详细说可在j个这种数字线对之间产生这样的切换，这里存储器单元阵列102中的列数包括j×m列，例如j值可以是“4”。
图1还包括若干置于存储器单元阵列102和数字线对(112-1T/112-1N至112-nT/112-mN)之间的读出放大器(116-1至116-m)。读出放大器(116-1至116-m)能够放大数据，并可以在其相应的数字线对(112-1T/112-1N至112-nT/112-mN)和各自的存储单元之间起传输数据的作用。
在图1的电路中，数据传输总线(108-1T/108-1N至108-mT/108-mN)的一端与写数据产生部分118耦连。示于图1中详细的写数据产生部分118包括连接在数据传输总线108-1T/108-1N至108-mT/108-mN和地电位之间的n-沟道晶体管120-11/120-12至120-m1/120-m2。晶体管120-11至120-m1的栅极接收数据写信号DS1，晶体管120-11至120-m1的漏极与相应的数据传输总线108-1T至108-mT的一条线连接，晶体管120-11至120-m1的源极接地。晶体管120-12至120-m2的栅极接收数据写信号DS2，晶体管120-12至120-m2的漏极与相应的数据传输总线108-1N至108-mN的另一条线连接，晶体管120-12至120-m2的源极接地。
在图1中，列开关(114-1至114-m)接收数据传输信号DTS，这个电路中的列开关(114-1至114-m)能够一起导通或关断。寄存器阵列104中开关的各行接收通道选择信号。具体是开关110-11至110-m1接收通道选择信号CHS1，而开关110-1n至110-mn接收通道选择信号CHSn。在这种电路中，寄存器阵列104中各行的开关可一起导通或关断。
根据图1中表示的详细实施例，由于列开关114-1至114-m按照数据传输信号DTS可同时导通，故所有的m列可被同时选中，结果在响应通道选择信号(CHS1至CHSn)过程中，可在通道(106-11至106-mn)和相应列的存储单元之间读出或写入数据。
另外，在写操作过程中，可同时将相同的数据提供给通道(106-11至106-mn)和相应列的存储单元，这种写操作能够同时将数据写入存储器单元阵列102中的m列存储单元和寄存器阵列104的m列中。在用虚拟通道存储器处理图像数据的情况下，这样的写操作能够实现高速复位。
现在将描述根据具体实施例的VCSDRAM的各种工作方式。根据第一实施例的VCSDRAM可至少包括第一、第二、第三和第四工作方式。例如在第一工作方式中相同的数据“0”或“1”可写入一行存储单元；在第二工作方式中相同数据可写入一行通道；在第三工作方式中相同数据能够同时写入一行存储单元和一行通道；在第四工作方式中数据可在一行存储单元和一行通道之间传送。
对于前面描述的图1具体实施例的工作方式，数据传输总线对108-1T/108-1N至108-mT/108-mN能够预先充电至除地电位以外的任意电压值。
在第一工作方式中，行地址可由中央处理单元(CPU)或诸如此类的控制器提供给VCSDRAM，而行可在存储器单元阵列102中选择。数据传输信号DTS可被激活，而数据写信号DS1也可被激活(图1中拉为高电平)，各数据传输总线对的一条数据传输总线108-1T至108-mT将被拉为低电平，该电平低于其相应数据传输总线对的其他数据总线传输线108-1N至108-mN的电位。
由于列开关(114-1至114-m)有效，各数字线对中的一条数字线112-1至112-mT将被拉为低电平，该电平低于其相应数字线对的其他数字线112-1N至112-mN的电位。
读出放大器116-1至116-m可被激活，并且相同的数据(例如由有效数据写信号DS1建立的逻辑“1”)可写入存储器单元阵列102中的同一行上的存储单元中。当然在图1具体实施例中，当数据写信号DS2有效时(图1中拉为高电平)，不同的逻辑值(例如逻辑“0”)可被写入存储器单元阵列102中的同一行上的存储单元中。按这种方式，逻辑值为“0”或“1”的一行m个数据行能够同时被写入存储单元。
在第二工作方式中，由CPU或诸如此类的控制器来激活通道选择信号(CHS1至CHSm)中的一个信号，而不是像第一工作方式那样激活数据传输信号DTS。根据激活的是DS1还是DS2，由有效通道选择信号选中的一行通道能够复位为逻辑值“0”或“1”。这样能使通道的行快速“复位”到特定的逻辑值。
在第三工作方式中，可按照和第一工作方式同样的一般方式来选择存储单元的行。另外，可激活通道选择信号(CHS1至CHSm)中的一个信号，按照和第一工作方式同样的方式使操作能够连续，结果逻辑值为“0”或“1”的数据可同时写入存储器单元阵列102中的存储器单元的行中以及寄存器阵列104中的通道的行中。
在第四工作方式中，能提供存储器单元阵列102中的行地址，并且能对行进行选择。另外，能够使数据传输信号DTS有效，并且能够使通道选择信号(CHS1至CHSm)中的一个信号有效，同时能保持数据写信号(DS1和DS2)无效(在图1的具体结构中为低电平)。按照这种方法，数据值可在寄存器阵列104中的通道的行和存储器单元阵列102中存储单元行之间传送。
在使用存储单元和超高速缓冲存储器的常规方法中，当相同的数值(如逻辑“0”和逻辑“1”)被写入高速缓冲存储器的行和存储器单元的行内时，执行对高速缓冲存储器的初始写操作，以将超高速缓冲存储器的行复位为所期望的相同数值，然后执行后续的写(或“恢复”)操作以将相同的数值写入存储单元的行。比较起来，根据本发明的第一实施例，仅一次写(复位)操作就能将相同的数值写入存储器单元行和通道的行，所以当根据这样一个实施例的虚拟通道存储器用于图像处理时，能以较快的速度执行复位程序。
图2是根据本发明第二实施例的VCSDRAM的框图。第二实施例可包括许多和第一实施例100一样的一般组成部分，对于类似元件的值将用同样的参考标号定义，但第一位数字是“2”而不是“1”。第二实施例200不同于第一实施例100，它可包括数据传输部分222，而不是写数据产生部分。
所示的数据传输部分222包括n-沟道晶体管224-11/224-12至224-m1/224-m2。n-沟道晶体管224-11/224-12至224-m1/224-m2把数据传输总线208-1T/208-1N至208-mT/208-mN连接至外部数据总线226-1/226-2。在图2的详细电路中，n-沟道晶体管224-11/224-12至224-m1/224-m2的漏极分别与数据传输总线208-1T/208-1N至208-mT/208-mN连接，n-沟道晶体管224-11至224-m1的源极与外部数据总线226-1连接，n-沟道晶体管224-12至224-m2的源极与外部数据总线226-2连接，n-沟道晶体管224-11/224-12至224-m1/224-m2的栅极与数据写信号DS3连接。
在图2的第二实施例中，数据可按照和第一实施例100相同的一般方式，在外部数据总线226-1/226-2和虚拟通道存储器各部分之间(例如存储单元与/或寄存器)传送。
图3是可用于第一实施例100的VCSDRAM的写数据产生部分的简图。图3的写数据产生部分由通用参考标号300指示，并且图3所示的写数据产生部分包括p-沟道晶体管320-11/320-12至320-m1/320-m2。与图1中说明不同的是，写数据产生部分300用p-沟道晶体管替代图1的n-沟道晶体管，另外p-沟道晶体管(320-11/320-12至320-m1-320-m2)的源极与高电平电源线VCC耦连。
在图3的结构中，各数据传输线对308-1T/308-1N至308-mT/308-mN的一条数据传输线被拉为逻辑高电平，以建立逻辑数值“0”或逻辑数值“1”，该逻辑值可由数据写信号DS1和DS2来建立。
图4是可用于第二实施例200的VCSDRAM的数据传输部分400的简图。图4的数据传输部分400用通用参考标号400来指示，并且图4所示的数据传输部分包括p-沟道晶体管424-11/424-12至424-m1/424-m2。写数据产生部分400与图2的写数据产生部分不同的是用p-沟道晶体管替代图2中的n-沟道晶体管。
如上所述，根据本发明，能够同时在通道寄存器和存储单元中设置逻辑值“0”或“1”，这样能够允许数据高速传输。
当然，尽管这里对各种具体实施例进行了详细地描述，在不违反本发明精神和超出本发明范围的情况下，本发明将有进行各种改变、替换和反复变换的余地，因此，仅用附加权利要求中的详细说明作为对本发明的限定。

Claims (20)

1.一种半导体存储器装置，其特征在于包括：
与多条数字线连接的存储器单元阵列，包括按照预定行数和预定列数排列的多个存储器单元；
与多条数据传输总线连接的寄存器阵列，包括按照与存储器单元阵列的行和列的至少一部分相对应的预定行数和预定列数排列的多个通道寄存器，每一行通道寄存器接收一公共通道选择信号；
连接所述多条数字线与所述多条数据传输总线的多个开关装置，接收一公共数据传输信号；
与所述多条数据传输总线连接的数据写装置，在所述公共数据传输信号和所述公共通道选择信号都有效时，把数据同时写入多个存储器单元和相应的通道寄存器。
2.如权利要求1所述的半导体存储器装置，其中在所述公共数据传输信号和所述公共通道选择信号之一有效时，数据被独立地写入多个存储器单元或相应的通道寄存器。
3.如权利要求1所述的半导体存储器装置，其中在所述公共数据传输信号和所述公共通道选择信号都有效而所述数据写装置不工作时，数据可在多个存储器单元和相应的通道寄存器之间传输。
4.如权利要求1所述的半导体存储器装置，其中数据可在外部数据总线和所述半导体存储器装置的各个部分之间传输。
5.如权利要求1所述的半导体存储器装置，其中所述数据写装置包括可接收外部信号并把多条传输总线与外部总线连接的起开关作用的晶体管。
6.如权利要求1所述的半导体存储器装置，其中所述数据写装置可接收外部信号并产生写入数据值。
7.如权利要求6所述的半导体存储器装置，其中
所述数据写装置包括可接收外部信号并把多条传输总线与电源线连接的起开关作用的晶体管。
8.如权利要求1所述的半导体存储器装置，其中所述数据写装置可以把相同的数据值同时写入多个存储器单元和多个通道寄存器。
9.一种半导体存储器装置，其特征在于包括：
存储单元阵列，包括排列成列的多个存储器单元；
寄存器阵列，包括排列成若干寄存器列的多个寄存器，寄存器列对应于所述列的至少一部分；
多条传输总线，耦连在寄存器列和至少一部分阵列列之间；
与传输总线耦连的写数据产生电路，包括置于第一预定逻辑值和所述传输总线之间的可控阻抗通路，所述可控阻抗通路通常由第一数据写信号控制。
10.如权利要求9所述的半导体存储器装置，其中所述写数据产生电路的可控阻抗通路包括绝缘栅场效应晶体管(IGFET)。
11.如权利要求10所述的半导体存储器装置，其中所述写数据产生电路的绝缘栅场效应晶体管包括n-沟道绝缘栅场效应晶体管。
12.如权利要求10所述的半导体存储器装置，其中所述写数据产生电路的绝缘栅场效应晶体管包括p-沟道绝缘栅场效应晶体管。
13.如权利要求9所述的半导体存储器装置，其中所述写数据产生电路进一步包括置于第二预定逻辑值和所述传输总线之间的另一可控阻抗通路，所述可控阻抗通路通常由第二数据写信号控制。
14.如权利要求9所述的半导体存储器装置，其中所述多条传输总线包括传输总线对；和
所述写数据产生电路包括与各传输总线对的一条传输总线耦连的第一绝缘栅场效应晶体管，和与各传输总线对的另一条传输总线耦连的第二绝缘栅场效应晶体管，第一绝缘栅场效应晶体管由第一数据写信号激活，第二绝缘栅场效应晶体管由第二数据写信号激活。
15.如权利要求13所述的半导体存储器装置，其中所述第二预定逻辑值是供电电压。
16.一种半导体存储器装置，其特征在于包括：
多个存储器单元，排列成存储器单元阵列；
多个寄存器电路，排列成寄存器阵列；
多条数据传输线，耦连在寄存器阵列和至少一部分存储器单元阵列之间；
数据传输电路，包括多条将预定逻辑值耦连至多条数据传输线的共同可控阻抗通路。
17.如权利要求16所述的半导体存储器装置，具有寄存器写方式，该方式在预定逻辑值和多个寄存器电路之间提供低阻抗通路，低阻抗通路包括可控阻抗通路。
18.如权利要求16所述的半导体存储器装置，具有寄存器和阵列写方式，该方式在预定逻辑值和多个寄存器电路以及相应多个存储单元之间提供低阻抗通路，所述低阻抗通路包括可控阻抗通路。
19.如权利要求16所述的半导体存储器装置，其中各寄存器电路包括静态随机存取存储单元。
20.如权利要求19所述的半导体存储器装置，其中各寄存器电路进一步包括把静态随机存取存储单元与至少一条数据传输线耦连的开关。
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