CN1180933A - 集成电路与集成电路的制造方法和评价方法 - Google Patents
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Abstract
提供一种制造集成电路的方法,这种集成电路的接合状况可用简单的方法来评价。在表面上形成两个外接电极,在其下形成通道孔,并在通道孔内形成导电构件。然后,在芯片的背面形成第一金属膜和在陶瓷基片表面形成第二金属膜,再把它们接触在一起,并加热,以便把芯片和陶瓷基片接合在一起。此外,当形成第一金属膜时,形成一道没有第一金属膜的狭缝。当要评价接合状态时,就测量两外接电极之间的电阻。
Description
本发明涉及一种集成电路、这种集成电路的制造方法和这种集成电路的评价方法，更具体地说，涉及一种集成电路，这种集成电路包括一种使用半绝缘体衬底的IC(集成电路)芯片和放置IC芯片的陶瓷基片，以及可以在IC芯片和基片之间的接合状态方面对其进行评价的集成电路，本发明还涉及这种集成电路的制造方法以及评价方法。
正如所知的，当制造集成电路时，进行一种叫做芯片接合的工艺步骤。此芯片接合是把在切割工艺步骤中被分割了的芯片(也叫DIE)固定在基片上的步骤。已知有三种接合方法，诸如胶接合、焊接合以及低共熔点接合。
在如下的集成电路中，有许多情况是使用焊接合与低共熔点接合来把IC芯片和陶瓷基片接合起来，此集成电路是通过把用半绝缘体如GaAs或InP做的IC芯片放在陶瓷基片上来制造的。在焊接合中，把一种低熔点的合金箔片(即是焊料)放在芯片和基片之间。然后，通过加热使箔片软熔，芯片和陶瓷基片借此接合在一起。还有，如在焊接合中，对芯片材料或陶瓷基片，当焊料的浸润性不好时，可通过真空蒸发方法或类似的方法，在芯片和陶瓷基片的一个或两个接合面上，预先形成含有好的浸润性的材料的膜。
在低共熔点接合中，芯片和陶瓷基片通过形成低共熔点合金的两种元素的扩散反应来接合。那就是，在低共熔点接合中，如图9(A)和9(B)，芯片31和陶瓷基片34接合在一起(见图9(A))短时间加热，以便芯片31和陶瓷基片34通过低共熔点合金35(和膜33)接合起来(见图9(B))，其中芯片31的接合面备有包含组成低共熔点合金的两种元素中的一种元的素膜32，陶瓷基片34的接合面备有另一种元素的膜33。在图9(A)和9(B)中，所有的膜32变成低共熔点合金，然而，有一种情况是膜32保留不变。
在焊接合或低共熔点接合中，能够形成有很小的热阻的接合部分。然而在低共熔点接合中，如图10所示，有一种情况是没有平坦地(evenly)形成低共熔点合金层35，以至在芯片31和陶瓷基片34之间形成如空腔50的缺陷。在焊接合中，也有一种情况是在接合部分形成空腔50。
在如图10所表示的集成电路中，在芯片31和陶瓷基片34之间的热阻(尤其在空腔50附近)很大，因此，当集成电路工作的时候，芯片31的温度比起正常形成接合部分的集成电路的要高，如图9(B)所示。
具体地说，在使用半绝缘或绝缘的衬底如GaAS(砷化镓)、InP(磷化铟)和蓝宝石时，衬底的导电性很低，因此，当芯片没有与陶瓷基片正常接合时，制造在芯片上的电路由于升温而不能正常地工作。
于是，想要选出没有正常接合的集成电路。在通常的集成电路中，只是通过测量把芯片从陶瓷基片中剥开的力或测量实际的热阻来评价接合情况。前者是一种破坏性的检测，因此，集成电路的接合状态不能逐个通过第一种方法来评价。后者是一种非破坏性的检测，能逐个用于集成电路，然而，它却要花很长的时间来测量热阻。这样，在后一种方法中，只能把多个集成电路中的某一些作为样品来评价。
根据上面所说的，本发明的一个目的是提供一种能简单地评价接合状态的集成电路。本发明的另一个目的是提供一种能简单地评价接合状态的集成电路的制造方法。
为了解决上述问题，在本发明中，制造这样的集成电路使用了以下所描述的半导体芯片，此集成电路包括：在主面有有源器件的半导体芯片；在主面有电极的基片、通过熔合电极和位于与半导体芯片主面相反的背面与基片主面之间的导电构件而形成的接合层，所述半导体芯片包括在主面形成的至少两个表面电极和连线部分，其中连线部分是用导电材料填充至少两个孔而形成的，这些孔是分别在表面电极下形成的，从所述主面到所述背面穿透所述半导体芯片。
根据象这样制造的集成电路，测量在半导体芯片上形成的表面电极之间的电阻，借此可以评价半导体芯片和基片之间的接合状态，因此，当所有的集成电路都制造成这种结构时，就能简便地确定与否有次品。
还有，当制造出本发明的集成电路的时候，就会使用半导体芯片，此半导体芯片有一条把背面分成两部分的狭长的切口，还会使用表面电极，它有足够大的面积能与至少两个外部端点相接。
集成电路的第一种制造方法是这样的一种制造方法，此方法制造的集成电路包括在主面上有有源器件的半导体芯片和在主面上有电极的基片。此方法包括：(a)在半导体芯片的主面上形成至少两个表面电极，(b)通过使一些孔从与主面相反的背面到主表面的表面电极穿透半导体芯片并往孔里注入导电材料来形成连线部分，(c)在半导体芯片的背面上形成两个相离的导电构件，以及(d)把半导体芯片与基片相接合，这种接合是通过半导体芯片的背面与基片主面相对地把半导体芯片放在基片上，并将它们加热来实现的。
根据这个制造方法，测量在半导体芯片上形成的表面电极之间的电阻，借此便能制造出一种集成电路，能够评价此集成电路的半导体芯片和基片之间接合状态，因此，当所有的集成电路都用这种方法制造的时候，就可以确定所制造的集成电路是否是次品。还有，形成了两个分离的导电构件，因此，当不管何种原因接合没有正常进行时，表面电极之间的电阻变得比当半导体芯片背面有平坦的导电构件时的电阻大。这样，更容易确定是否有次品。还有，当使用这种制造方法的时候，最好是把有低共熔点的两种材料(元素)分别用作电极和导电构件，然而，还有可能使用相同的材料(低熔点的金属或合金)。还有，形成每一个表面电极以便提供一个面积，此面积大到能与至少两个外部端点相接，借此有可能使用所谓的四端点方法来测量电阻。这样，有可能在不受接触电阻的影响下评价接合情况。即，虽然接合部分情况的差异微小，但是也能制造出一种能确定其差异的集成电路。
集成电路的第二种制造方法是这样的一种制造方法，此方法制造的集成电路包括在主面上有有源器件的半导体芯片和在主面上有电极的基片。此方法包括(a)在半导体芯片的主面上形成四个表面电极，(b)通过使一些孔从与主面相反的背面到表面电极穿透半导体芯片并往孔里注入导电材料来形成连线部分，(c)形成槽，用槽将半导体背面的表面划分成两部分，(d)在半导体芯片的背面上根据槽的划分形成导电构件，(e)在基片的主面上形成电极，形成的方式是把基片的主面分隔成两部分，每一部分以与槽垂直的方向延伸开去，以及(f)把半导体芯片与基片相接合，这种接合是通过半导体芯片的背面与基片主面相对地把半导体芯片放在基片上，并将它们加热来实现的。
根据这个制造方法，有可能获得一种集成电路，在这种集成电路中，能用半导体芯片上提供的四个表面电极的组合来评价芯片和陶瓷基片接合部分各种各样的状态。还有可能用四端方法或桥式电路来测量集成电路的电阻，因此，可以在不受接触电阻的影响的情况下来检测接合情况(电阻)。
集成电路的第一种评价方法要使用一种集成电路，此集成电路包括在主面上有有源器件的半导体芯片和在主面上有电极的基片。此集成电路是通过以下步骤来制作的：(a)在半导体芯片的主面上形成至少两个表面电极的步骤，(b)通过使一些孔从与主面相反的背面到表面电极穿透半导体芯片并往孔里注入导电材料来形成连线部分的步骤，(c)在半导体芯片的背面上形成两个相离的导电构件的步骤，以及(d)把半导体芯片与基片相接合的步骤，这种接合是通过半导体芯片的背面与基片主面相对地把半导体芯片放在基片上，并将电极和导电材料熔合在一起形成接合层。评价半导体芯片和基片之间接合状态是通过测量表面电极之间或表面电极中的一个和接合层之间的电阻值来实现的。
测量表面电极之间或表面电极中的一个和合金层之间的电阻值或类似的值，借此就能评价熔合形成的合金层的情况，也就是半导体芯片和基片之间的接合状态。
另外，当用这种评价方法的时候，最好是形成表面电极，每一个表面电极有足够大的面积，大到能与至少两个外部端点相接，评价半导体芯片和基片之间的接合状态是通过以下方法了进行的：用一对外部端点在表面电极间加预定电压，并用另一对外部端点测量表面电极之间或表面电极中的一个和接合层之间的电压降。
集成电路的第二种评价方法要使用集成电路，此集成电路包括在主面上有有源器件的半导体芯片和在主面上有电极的基片。此集成电路是通过以下步骤来制造的：(a)在半导体芯片的主面上形成四个表面电极的步骤，(b)通过使一些孔从与主面相反的背面到表面电极穿透半导体芯片并往孔里注入导电材料来形成连线部分的步骤，(c)形成将半导体背面的表面划分成两部分的槽的步骤(d)在半导体芯片的背面上根据槽的划分形成导电构件，(e)在基片的主面上形成电极，形成的方式是把基片主面的表面分隔成两部分，每一部分以与槽垂直的方向延伸开去，以及(f)把半导体芯片与基片相接合，这种接合是通过半导体芯片的背面与基片主面相对地把半导体芯片放在基片上，并将电极和导电材料熔合在一起形成接合层来实现的。评价半导体芯片和基片之间的接合状态，是借助于将外端点以构成桥式电路的方式连接到四个表面电极以便测量表面电极间的电阻值来实现的。
随着结合附图进行下面的讨论，将会清楚本发明的其它目的和优点，在附图中：
图1(A)至1(E)是有代表性地说明根据本发明第一实施例的集成电路制造方法的步骤图；
图2(I)至2(III)是根据第一实施例的制造方法制造出来的集成电路的评价方法解说图；
图3(A)至3(E)是有代表性地说明根据本发明第二实施例的集成电路制造方法的步骤图；
图4是根据第二实施例的制造方法制造出来的集成电路的评价方法第一解说图；
图5是根据第二实施例的制造方法制造出来的集成电路的评价方法的第二解说图；
图6是根据第二实施例的制造方法制造出来的集成电路的评价方法的第三解说图；
图7(A)至7(E)是有代表性地说明根据本发明第三实施例的集成电路制造方法的步骤图；
图8是根据第三实施例的制造方法制造出来的集成电路的评价方法的解说图；
图9(A)和9(B)是说明惯用的芯片接合法(低共熔点接合法)的解说图；和
图10是解释在惯用的芯片接合法中的问题的剖视图。
从现在起，将结合附图来描述本发明的最佳实施例。
<第一实施例>
根据第一实施例的集成电路的制造方法包括加工芯片的步骤和把芯片与陶瓷基片结合起来以便用电方法评价接合状态的步骤。
将结合图1(A)至1(E)来具体地解释根据本发明的第一实施例的集成电路制造方法。如图1(A)所示，在这制造方法中，在芯片11的表面上形成两个外接电极12。此外，在这实施例中，把在GaAs衬底上制造有电子电路的芯片(GaAsIC)用作芯片11。外接电极12用下面的方法形成：形成一层抗蚀剂图案，其上用光刻方法使芯片11上预定要形成外接电极12的面积部分没有抗蚀剂层，此后，在抗蚀剂图案上用真空蒸发方法淀积一层Au(金)膜，然后去掉抗蚀剂图案(即剥离(lift-off)方法)。
然后，在芯片11的背面上形成预先成形的抗蚀剂图案，并应用干法刻蚀，从而获得在外接电极下面有通路孔13的结构，如图1(B)所示。此后，用导电材料填满每个通路孔13，以便形成与外接电极电连接的导电构件14(见图1(C))。在这实施例中，用电镀方法将铝填满通路孔13，以便形成导电构件14。
如图1(D)所示，用于低共熔点接合的第一金属膜15和第二金属膜19分别在如上处理过的芯片11的背面和陶瓷基片18的表面上形成。在这情况下，当第一金属膜15在芯片11的背面形成后，如图1(D)所示，用剥离(lift-off)方法在芯片11的中心形成没有第一金属膜15的部分(此后，称为狭缝部分16)。这样来设定狭缝部分16的宽度，即当在合适的条件下，在第一金属膜15和第二金属膜19间发生形成低共熔点合金的过程时，能形成连续的低共熔点合金层。此外，在这实施例中，真空蒸发Sn(锡)膜和真空蒸发Au(金)膜分别用作第一金属膜15和第二金属膜19，并且狭缝部分分16的宽度为0.01毫米。
此后，芯片11和陶瓷基片18在第一金属膜15和第二金属膜19相接触的情况下短时间加热，以便获得芯片11和陶瓷基片18间的空隙被低共熔点合金层20填满和连接的结构(见图1(E))。
现在，狭缝部分分16的宽度设为约0.01毫米。芯片的长度(在垂直于狭缝部分分16延长线的方向上的长度)通常约为4毫米，因而，没有第一金属膜的狭缝部分分16与芯片背面的比约为1/400，即，非常小。在这种情况下狭缝部分16对合金层没有影响。
随后，将解释用这种制造方法制造的集成电路中结合状况的评价方法。
在这制造方法中，在芯片背面形成有狭缝部分的金属膜，因此，当正常地形成低共熔点合金膜时，如图2(I)所示，在原来形成狭缝部分的面积处也存在合金膜。当合金膜在与通常不同的条件下形成时，如图2(II)所示，在原来形成狭缝部分的面积处不存在合金膜，或还保存着部分的狭缝，从而发生诸如空腔22等缺陷。更有甚者，典型的情况如图2(III)所示，这种情况就是，在第一金属膜15和第二金属膜19间的界面40处没有形成低共熔点合金层。在不同于通常的条件下进行低共熔点合金处理时，就会形成妨碍两外接电极(此后称为z1，z2)间导电和两外接电极与第二金属膜19(此后称为z3)间导电的缺陷。
这样，当正常地形成接合部分时，典型的情况如图2(I)所示，外接电极z1，z2间的电阻变为电阻(R1×R2/(R1+R2))，即低共熔点合金层20在水平方向上的电阻R1和第二金属膜19在水平方向上的电阻R2的并联电阻，而在图2(II)所示的状态下的外接电极z1，z2间的电阻变为这样的电阻，它是大于电阻R1的电阻R1’与电阻R2并联所得的电阻。此外，在图2(III)所示的状态下的外接电极z1，z2间的电阻变为这样的电阻，它是大于电阻R1的电阻R1’与电阻大于电阻R2的R2’并联所得的电阻。
如上所述，在结合部分(低共熔点合金层20)没正常形成的情况下，外接电极z1，z2间的电阻值比结合部分(低共熔点合金层20)正常形成的情况的电阻大。这样，就能通过测量电阻值来决定接合工艺是否正常进行。
与此相似，当正常地形成结合部分时，典型的情况如图2(I)所示，外接电极z1或z2与第二金属膜z3间的电阻变为电阻(Rx1+Rx2)，即低共熔点合金层20在纵向的电阻Rx1和第二金属膜19在纵向的电阻Rx2的串联电阻，而在图2(II)所示的状态下的外接电极z1或z2与第二金属膜z3间的电阻变为这样的电阻，它是大于电阻Rx1的电阻Rx1’与电阻Rx2串联所得的电阻。此外，在图2(III)所示的状态下的外接电极z1或z2与第二金属膜z3间的电阻变为这样的电阻，它是大于电阻Rx1的电阻Rx1’与电阻大于电阻Rx2的Rx2’串联所得的电阻。
即，在接合部分(低共熔点合金层20)没正常形成的情况下，外接电极z1或z2与第二金属膜z3间的电阻比接合部分正常形成的情况的电阻大。这样，就能通过测量电阻值来决定接合工艺是否正常进行。
<第二实施例>
在第一实施例所解释的制造方法中，可以用任何材料作第一和第二金属膜，可是，当所得的低共熔点合金层的电阻非常小时，电阻测量用的探针与外接电极间的接触电阻的影响变大，因此，变得难以决定接合部分是否正常地形成。
在第二实施例制造方法中，为了解决这些问题，典型情况如图3(A)所示，以这样的方式来设定在芯片11上形成的外接电极的尺寸，即两个探针能与之接触。其后的制造程序与第一实施例的相同，因此，不再作解释。
然后，当要评价集成电路时，如图4至图6所示，每个外接电极12有两个探针与之接触。即，每个外接电极12分别用作两个电极(z1和z3，z2和z4)，借此，接合部分的电阻(在z3和z4之间的压降)用四端法来测量。基于测量结果来决定接合状态。
即，当正常地形成接合部分时，典型的情况如图4所示，外接电极z3和z4间的压降就是电阻(R1×R2/(R1+R2))上的压降，即低共熔点合金层20在水平方向上的电阻R1和第二金属膜19在水平方向上的电阻R2的并联电阻，而在接合部分不正常地形成时，如图5所示，外接电极z3，z4间的压降是这样的电阻的压降，它是大于电阻R1的电阻R1’与电阻R2并联所得的电阻。此外，在图6所示，当没有形成低共熔点合金时，外接电极z3和z4间的压降就是这样的电阻上的压降，它是大于电阻R1的电阻R1’与电阻大于电阻R2的R2’并联所得的电阻。
如上所述，在接合部分(低共熔点合金层20)没正常形成的情况下，外接电极z3和z4间的压降与接合部分正常形成的情况的不同。这样，就能通过测量电阻值来决定接合工艺是否正常进行。
与此相似，当正常地形成接合部分时，典型的情况如图4所示，外接电极z3或z4与第二金属膜z6间的电压降就是电阻(Rx1+Rx2)上的压降，此电阻就是低共熔点合金层20在纵向上的电阻Rx1和第二金属膜19在纵向上的电阻Rx2的串联电阻，而在图5所示的状态下的外接电极z3或z4与第二金属膜z6间的压降是这样的电阻上的压降，它是大于电阻Rx1的电阻Rx1’与电阻Rx2串联所得的电阻。此外，在图6所示的状态下的外接电极z3或z4与第二金属膜z6间的压降是这样的电阻上的压降，它是大于电阻Rx1的电阻Rx1’与电阻大于电阻Rx2的Rx2’串联所得的电阻。
即，在接合部分(低共熔点合金层20)没正常形成的情况下，外接电极z1或z2与第二金属膜z3间的电压降比接合部分正常形成的情况的电压降大。这样，就能通过测量电阻值来决定接合工艺是否正常进行。
<第三实施例>
将结合图7来具体地解释根据本发明的第三实施例的集成电路制造方法。
在这制造方法中，首先，按照与第一实施例相同的程序，在芯片11的表面上形成四个外接电极12和导电构件(见图7(A))。然后，在芯片11的背面上形成预成型的抗蚀剂图案，并应用干法刻蚀，如图7(B)所示，在芯片背面的中心部分形成第一槽20，在这实施例中，第一槽20做成宽0.01毫米和深0.05毫米。
然后，如图7(C)所示，用于低共熔点接合的第一金属膜15在如上处理过的芯片11的背面形成。顺便说说，槽20中没有第一金属膜15。
另外，在陶瓷基片18表面上形成预成型的抗蚀剂图案，并应用干法刻蚀，如图7(C)所示，在陶瓷基片18的中心部分形成与第一槽20垂直的第二槽21。然后，在陶瓷基片18上形成第二金属膜19，而在形成第二槽的陶瓷基片18的部分不充有第二金属膜。此外，最好这样形成第二槽21，使得它不妨碍低共熔点合金，因此，在这实施例中，第二槽21做成宽0.01毫米和深0.05毫米。槽21宽度与芯片背面的面积比约为1/400，与第一实施例的狭缝的情况相似。
此后，芯片11和陶瓷基片18在第一金属膜15和第二金属膜19相接触的情况下短时间加热，以便获得芯片11和陶瓷基片18间的空隙被低共熔点合金层20填满和接合的结构(见图7(D))。
随后，将解释用这种制造方法制造的集成电路中接合状况的评价方法。
如从上面描述的制造步骤所看到的那样，当低共熔点合金正常地形成时，在集成电路的各个外接电极12(导电构件14)的下面，形成有相同形状的、相同特性的、以第一和第二槽为边界的层。这样，如图8所示，利用这种制造方法制成的集成电路的四个外接电极12就构成桥式电路，当电压加到外接电极z1和z4时，没有电流在外接电极z2和z3之间流过。即当低共熔点合金正常地形成时，各个外接电极间的电阻R1-R4的阻值变为一致(flat)，因此，没有电流在外接电极z2和z3间流过。与此相反，当低共熔点合金不正常地形成时，各个外接电极间的电阻R1-R4的阻值变为不一致(not flat)，因此，在外接电极z2和z3间产生电位差，从而，与这种接合部分的状况对应，有电流在外接电极z2和z3间流过。这样，用这样的测量方法就可评价接合状况。
此外，在上面描述的每个实施例中，都使用GaAsIC，但，本发明的制造方法也能应用到在InP衬底上的IC、兰宝石IC上的Si(a Si onsapphire IC)等等。在第一和第二实施例中，当形成第一金属膜15时形成狭缝部分分16。虽然与有狭缝16的情况相比没有狭缝16时正常情况与不正常情况之间的电阻差变小，但是，即使没有狭缝16，各外接电极12之间的电阻值也随接合部分的状况而变。这样，虽然按照在每个实施例中没有狭缝部分分16的制造方法来进行，也能获得能简单地评价接合状况的集成电路。此外，在每个实施例中，都给出关于低共熔点合金方法的解释，可是，每个实施例都可用于焊接接合。
如上面详细解释的那样，可以用电学的方法确定集成电路的芯片与陶瓷基片间的接合状况，因此，如果所有的集成电路都根据本发明来制造，则能简单地确定它们是否全是次品的。
根据本发明的制造方法，就能获得能评价芯片与陶瓷基片间的接合状况(导电构件的状况)的集成电路，因此，就能简单地确定所制造的集成电路是否是次品。特别是，当形成狭缝的时候，任何原因造成的非正常接合情况与正常接合情况的制成的集成电路的接合部分的电阻差可以做得较大，因此，较易确定接合部分是否为次品。
就这样描述了本发明，很显然，本发明能以不同的方式来改变。这种改变不能被看作超出本发明的精神和范围，这些改变对于本专业的技术人员来说是显而易见的，它们被包含在下面的权利要求书的范围内。
Claims (9)
1.一种集成电路，它包括：在其主面上有有源元件的半导体芯片，在其主面上有电极的基片，以及接合层，后者是通过使处在与半导体芯片主面相对的背面和基片主面之间的电极和导电构件熔合而形成的，其特征在于所述半导体芯片包括：
在主面上形成的起码两个表面电极；和
接线部分，它的形成方法是：在各表面电极的下面分别形成从主面到背面穿透半导体芯片的至少两个孔，用导电材料充满这些孔。
2.根据权利要求1的集成电路，其特征在于：所述半导体芯片具有把背面的表面分割成两部分的狭缝。
3.根据权利要求1的集成电路，其特征在于：所述表面电极的每一个都有足够的面积，能接触起码两个外接端点。
4.制造集成电路的方法，所述集成电路包括在其主面上有有源元件的半导体芯片和在其主面上有电极的基片；其特征在于所述方法包括如下的步骤：
在半导体芯片的主面上形成起码两个表面电极；
形成接线部分，它的形成方法是：在表面电极的下面形成起码两个从主面对面的背面到主表面上的表面电极的、穿透半导体芯片的孔，用导电材料充满这些孔；
在半导体芯片的背面上形成两个分离的导电构件；和
把半导体芯片与基片接合起来，办法是，令半导体芯片的背面对着基片的主面，把半导体芯片放在基片上面，然后将它们加热。
5.根据权利要求4的制造集成电路的方法，其特征在于：两个表面电极中的每一个都有足够的面积，能接触起码两个外接端点。
6.一种制造集成电路的方法，所述集成电路包括在其主面上有有源元件的半导体芯片和在其主面上有电极的基片；其特征在于所述方法包括如下步骤：
在半导体芯片的主面上形成四个表面电极；
形成接线部分，它的形成方法是：形成从主面对面的背面到主表面上的表面电极的、穿透半导体芯片的孔，并用导电材料充满这些孔；
形成把半导体芯片的背面的表面分成两部分的槽；
在半导体芯片的背面形成所述槽预期的导电构件；
在基片的主面上以这样的方式形成电极，即，基片的主面的表面被分成两部分，它们沿着与槽垂直的方向伸展；和
把半导体芯片与基片接合起来，办法是，令半导体芯片的背面对着基片的主面，把半导体芯片放在基片上面，然后将它们加热。
7.一种评价集成电路的方法，所述集成电路包括在其主面上有有源元件的半导体芯片和在其主面上有电极的基片，其特征在于所述集成电路通过如下步骤制造：
在半导体芯片的主面上形成起码两个表面电极；
形成接线部分，它的形成方法是：形成从主面对面的背面到表面电极的、穿透半导体芯片的孔，用导电材料充满这些孔；
在半导体芯片的背面上形成两个分离的导电构件；
把半导体芯片与基片接合起来，办法是，令半导体芯片的背面对着基片的主面，把半导体芯片放在基片上面，并用使导电材料和电极熔合的方法形成接合层，和
用测量表面电极之间或表面电极之一与接合层之间的电阻值，来评价半导体芯片与基片之间的接合状况。
8.根据权利要求7的评价集成电路的方法，其特征在于：所述表面电极的每一个都有足够的面积，能接触起码两个外接端点，通过用一对外接端点把预先确定的的电压加到表面电极之间，并用另一对外接端点来测量表面电极之间或表面电极之一与接合层之间的电压降，来评价半导体芯片与基片之间的接合状况。
9.一种评价集成电路的方法，所述集成电路包括在其主面上有有源元件的半导体芯片和在其主面上有电极的基片，其特征在于所述集成电路通过如下步骤制造：
在半导体芯片的主面上形成四个表面电极；
形成接线部分，它的形成方法是：形成从主面对面的背面到表面电极的、穿透半导体芯片的孔，用导电材料充满这些孔；
形成把半导体的背面的表面分成两部分的槽；
在半导体芯片的背面形成所述槽预期的导电构件；
在基片的主面上以这样的方式形成电极，即，基片的主面的表面被分成两部分，它们沿着与槽垂直的方向伸展；
把半导体芯片与基片接合起来，办法是，令半导体芯片的背面对着基片的主面，把半导体芯片放在基片上面，并用使导电材料和电极熔合的方法形成接合层，和
借助于使外接端点与四个表面电极接触、以构成桥式电路，通过测量表面电极之间的电阻值来评价半导体芯片与基片之间的接合状况。
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