CN1185702C - 半导体封装的制造方法和集合电路基板 - Google Patents

半导体封装的制造方法和集合电路基板 Download PDF

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清水洁
佐藤哲夫
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石绵修一
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Abstract

经过下述工序形成半导体封装：粘贴工序，用于把经过基板电路形成工序、IC芯片装配工序、树脂密封工序和电极形成工序形成的封装集合体100a粘贴到基准构件8上；切断工序，用于在粘贴工序之后，对封装集合体进行切片，切分成一个一个的电路基板1。

Description

半导体封装的制造方法和集合电路基板
本发明涉及小型而且薄型的半导体封装的制造方法，说得更详细点，涉及既不浪费集合电路基板，生产性又好的可以得到多个半导体封装的制造方法和在半导体封装的制造中所用的集合电路基板。
随着半导体封装的小型化和高密度化，已经开发出了使裸片面朝下直接装配到基板上的倒装芯片键和技术。此外，在近些年来，搭载有与摄象机一体型VTR和移动电话等的裸片几乎尺寸相同的小型封装，所谓CSP(芯片尺寸/芯片规模)封装的便携机器一个接一个地问世。从这些情况可知，市场对CSP的要求已真正出现，因此，最近的CSP的开发正飞速前进。
在集合电路基板100的厂家那里，在制造集合电路基板时，把已含浸过树脂的1m宽的滚筒状的玻璃填充薄板裁成1m×1m或1m×1.2m的规格尺寸。然后，在规格尺寸的薄板的两面叠层上铜箔，对它加压完成原板。再把该原板裁成便于使用的尺寸提供基板素材。
在图20中，示出了基板素材110的平面图。该基板素材110把规格尺寸的原板裁成9个。于是，该基板素材的尺寸就是宽W为330mm，长L为330mm。然后，从该基板素材110上再裁出10个长方形的集合电路基板。各个集合电路基板100的尺寸例如是宽度W1为56mm，长度L1为115mm。如图20所示，各个集合电路基板100排列成横2列纵5格。
其次，在图21中，示出了集合电路基板100的一个例子。集合电路基板100沿着周围的边沿设有用来制造封装的制造边框。就是说，沿着宽度方向设有宽度为b1(例如5mm)的制造边框，沿着长度方向设有宽度为b2(例如7mm)的制造边框。
此外，在被该集合电路基板的制造边框围起来的区域上，沿着相互垂直的X方向和Y方向形成有切断线2，用于切断该集合电路基板100制成多个单个的电路基板1。用图21所示的集合电路基板100可以裁制成5×11＝55个9mm见方的电路基板1。
其次，参照图22和图23，概要地说明CSP型半导体封装的现有制造方法。在图2的(A)～(C)和图23的(A)～(C)中，在图的右侧分别示出了顶视图，在各个顶视图的左侧分别示出了沿其顶视图的A-A线的切口处的剖面图。另外，在图22和图23中，为便于说明，示出了裁成4个电路基板1的例子。
在现有的半导体封装的制造工序中，具有电路基板形成工序(图22的(A))，IC芯片装配工序(图22的(B))，树脂密封工序(图22的(C))，基准构件贴装工序(图23的(A))，切片工序(图23的(B))和电极形成工序(图23的(C))。
当制造半导体封装时，首先，在电路基板形成工序中，在两面贴上铜的集合电路基板100上形成通孔(未画出)。
其次，在该集合电路基板100的两面上，用无电解电镀和电解电镀形成铜镀层。再用阻镀剂叠层一层铜镀层，依次对该阻镀层进行暴光和显影，形成图形掩模。然后，通过该图形掩模对铜镀层进行用刻蚀液进行的图形刻蚀。借助于该图形刻蚀在集合电路基板100的上面一侧形成排列成多个的IC连接用电极(键合图形)3，在底面一侧形成本身为配置成矩阵状的焊盘电极的外部连接用电极4。
接着，进行阻焊处理，在集合电路基板100的底面一侧，形成阻焊剂膜。该阻焊剂膜具有使本身为可焊区域的外部连接用电极4露出的窗口部分。采用形成该阻焊剂膜的办法，集合电路基板100的底面将变得平坦起来。这样一来，就将完成在底面上已矩阵状地配置了多个同一形状的可焊区域的集合电路基板(图22的(A))。
其次，在IC芯片装配工序中，首先，在IC晶片(未画出)的焊盘电极面上形成焊料突出电极5。在该焊料突出电极5的形成中，有例如柱状突出电极方式，球状突出电极方式和电镀突出电极方式等的方法。在这些方法之内，由于电镀突出电极方式可以用焊盘电极间的狭窄的排列形成突出电极，故对IC芯片的小型化是有效的。
接着，把已形成了焊料突出电极的IC晶片在已粘贴上粘接带的状态下切成芯片尺寸，形成IC芯片6。在切断时，用切片刀等的装置用全部切割方式在X、Y方向上切割IC晶片。然后，把粘接带上的一个一个的IC芯片6分割成单体。
接着，在这样分割后的IC芯片6的焊料突出电极上，或在已在前边说过的集合电路基板100的上面一侧形成的IC连接用电极3的上边的不论哪一方的规定位置上涂敷助焊剂(未画出)。然后，在集合电路基板100的主表面上给每一个电路基板1搭载上一个IC芯片6。在进行搭载时，使已经形成了IC芯片6的焊料突出电极5的一面与集合电路基板100的上面相向，且使焊料突出电极5位于IC连接用电极3上边。接着，进行焊料软熔，使IC连接用电极3和该IC芯片6分别电连。然后在集合电路基板100上边，进行IC芯片6的装配(倒装芯片装配)(图22的(B))。
其次，在密封工序中，采用用热硬化树脂7进行连续到相邻的多个IC芯片6上的横向铸封的办法，把多个IC芯片6树脂密封成一个整体。因此，如图26(C)所示，IC芯片6就被以面朝下的状态固定为已密封到集合电路基板100的各个电路基板1上边的状态。
其次，在基准构件贴装工序中，把已经装配上IC芯片6的集合电路基板100的平坦的底面，用粘接剂或粘接带等的固定手段粘贴到基准构件8上边。集合电路基板100和基准构件8，由于粘贴面相互平行，故得以确实地固定(图23的(A))。
其次，在切片工序中，如图23的(B)所示，用切片锯等的切割工具分别沿着已在该集合电路基板100上形成的X方向和Y方向的切割线2进行切割，再把切割后的电路基板1分割成一个一个的电路基板1。在这里，在切片时，使用株式会社迪斯科(デイスコ)制造的切片机’DFD-640(商品名)’和宽度为0.1mm的切片刀’NBC-ZB1090S3(商品名)’。
之后，用溶解液使溶解剂等溶解，从基准构件8上剥离电路基板1。
其次，在电极形成工序中，首先，在已在各个电路基板1的下面形成的外部连接用电极4的配置位置上，分别加上焊料球。接着，使焊料球软熔形成如图23的(C)所示的球形电极9。
经过以上的工序完成各个倒装芯片BGA(球栅阵列)200。
但是，在以上所说的半导体封装的制造方法中，存在着下述问题。就是说，以前，在从集合电路基板上切下来的各个电路基板上每一个上都形成了焊料球电极。因此，在本身为小型封装的CSP中，存在着从电路基板的外缘到位于最近的焊料球电极的中心位置的距离变短，得不到在焊料球形成工序中放置焊料球的夹具所需的放置边框的问题。此外，由于要对每一个电路基板放置焊料球，故还存在着生产性低，因而生产价格上升等的问题。
因此，本发明的半导体封装的制造方法的目的是以上述问题为鉴，提供一种搭载于小型便携机器等上边、可靠性和生产性均优良的、便宜的半导体封装的制造方法。
此外，在现有的集合电路基板中还存在着下述问题。就是说，近些年来，随着小型便携机器的小型化的要求，封装的小型化和薄型化变成了紧迫的任务的同时，还强烈地要求以尽可能便宜的单价制造封装。
但是，在现有的集合电路基板中，却存在着与所设制造边框的面积相对应地减少了可以制造多个电路基板的个数。比如，假定设沿着宽度方向的边F1的制造边框b2的宽度为7mm，则沿着两侧的边缘到2个制造边框合起来的宽度就是14mm。这一宽度大于9mm见方的电路基板1的一列的宽度。这样一来，如果在示于图21的集合电路基板100中全部去掉制造边框，则还可以从该集合电路基板100中得到60个9mm见方的电路基板。但是，实际上，由于有制造边框，故只能得到55个电路基板1。结果表明，因设有制造边框，就浪费了约9％的电路基板。
因此，本发明的集合电路基板有鉴于上述问题，目的是提供生产性优良的、适合于用来制造便宜的半导体封装的集合电路基板。
若根据本发明的半导体封装的制造方法，则在已装配有IC芯片的半导体封装的制造方法中，其特征是具备下述工序：
电路基板形成工序，用于在要用切断法分开为多个电路基板的集合电路基板的主面上排列并形成与上述多个电路基板的个数对应的IC芯片装配用的键合图形，在该集合电路基板的背面上排列并形成与上述多个电路基板的个数对应的外部连接用电极图形。
IC芯片装配工序，用于在集合电路基板的主面上，给每一电路基板搭载上一个IC芯片，再采用使键合图形和该IC芯片分别电连的办法，把IC芯片装配到集合电路基板上。
树脂密封工序，用于用密封树脂密封已经装配上的IC芯片。
电极形成工序，用于在外部连接用电极图形上形成突出电极。
粘贴工序，用于把经过了基板电路形成工序、IC芯片装配工序、树脂密封工序和电极形成工序形成的封装集合体粘贴到基准构件上。
切断工序，用于采用把已经粘贴好了的上述封装集合体切割成一个一个的电路基板的办法，形成每个含有一个电路基板的多个完成品半导体封装。
如上所述，在本发明中，在电极形成工序之后，进行切断工序。因此，对于集合电路基板的各个电路基板，可以同时形成突出电极。为此，可以提高生产性，可以降低生产价格。
此外，对于集合电路基板的各个电路基板，由于可以同时形成突出电极，故在突出电极形成工艺中，可以把集合电路基板的制造边框用做焊料球放置夹具的放置边框。
因此，若采用本发明的半导体封装的制造方法，则可以提供搭载到小型便携机器上的、可靠性和生产性俱佳、便宜的半导体封装的制造方法。
此外，在本发明的半导体封装的制造方法中，如果在从电路基板分离出来的制造边框等的隔离区域上形成衬垫，再通过该衬垫把隔离区域固定到基准构件上，则在切断工序中，可以防止隔离区域的单个小片在切片机内跳起来。结果是可以防止切片刀或IC芯片破损。
此外，若采用本发明，则在把集合电路基板围起来的四边之内仅仅沿着相互相向的2个边的边缘部分才设有制造边框。因此，从集合电路基板上可以得到更多的电路基板。
因此，若采用本发明，就可以提供生产性优良的、适合于用来制造便宜的半导体封装的集合电路基板。
此外，在本发明的集合电路基板中，如果使基板的宽度对于多个分割数形成为相同，把规格尺寸的原板的一边定为将变成等分割时的分割长度的大体上的整数分之一的长度的相同长度，则制造工序的自动化将变得容易起来，将提高集合电路基板的生产性。其结果是，采用使集合电路基板的造价变得便宜的办法，就可以使半导体封装的造价变得便宜起来。
图1的(A)～(D)涉及本发明的实施例1，是供说明半导体封装的制造方法用的工序图，(A)是电极形成工序的说明图，(B)是粘贴工序的说明图，(C)是切断工序的说明图，(D)是完成半导体封装的说明图。在图(A)～(D)中，在图的右侧分别示出了顶视图，在各个顶视图的左侧分别示出了沿着其顶视图的A-A切口处的剖面图。
图2的(A)和(B)涉及本发明的实施例1，是用来说明平坦化工序的说明图，(A)是用来说明第1工序例的剖面图，(B)是用来说明第2工序例的剖面图。
图3的(A)和(B)涉及本发明的实施例1，是用来说明平坦化工序的说明图，(A)是用来说明第3工序例的剖面图，(B)是用来说明第5工序例的剖面图。
图4涉及本发明的实施例1，是供说明切断工序用的集合电路基板的平面图。
图5的(A)和(B)涉及本发明的实施例2，(A)是供说明电极形成工序用的说明图，(B)是供说明衬垫形成工序的第1工序例的说明图，(C)是供说明粘贴工序用的说明图，(D)是供说明粘贴切断工序用的说明图。
图6的(A)和(B)涉及本发明的实施例2，(A)是用第2工序例形成了衬垫的集合电路基板的背面图，(B)是在沿(A)的A-A切口处剖开的剖面图。
图7的(A)和(B)涉及本发明的实施例2，(A)是用第3工序例形成了衬垫的集合电路基板的背面图，(B)是在沿(A)的A-A切口处剖开的剖面图。
图8涉及本发明的实施例3，(A)是粘贴工序的说明图，(B)是切断工序的说明图。在(A)和(B)中，在图的右侧分别示出了顶视图，在各个顶视图的左侧分别示出了沿着其顶视图的A-A切口处的剖面图。
图9的(A)和(B)涉及本发明的实施例3，是用来说明平坦化工序的说明图，(A)是用来说明第1工序例的剖面图，(B)是用来说明第2工序例的剖面图。
图10的(A)和(B)涉及本发明的实施例3，是用来说明平坦化工序的说明图，(A)是用来说明第3工序例的剖面图，(B)是用来说明第4工序例的剖面图。
图11涉及本发明的实施例3，是用来说明平坦化工序的说明图，是用来说明第5工序例的剖面图。
图12涉及本发明的实施例4，(A)是供说明电极形成工序用的说明图，(B)是供说明衬垫形成工序的第1工序例的说明图，(C)是粘贴工序的说明图，(D)是切断工序的说明图。
图13的(A)和(B)涉及本发明的实施例4，是用第1工序例形成了衬垫的集合电路基板的剖面图。
图14的(A)和(B)涉及本发明的实施例4，(A)是用第1工序例形成了衬垫的集合电路基板的剖面图。(B)是用第3工序例形成了衬垫的集合电路基板的剖面图。
图15涉及本发明的实施例5，(A)是粘贴工序的说明图，(B)是切断工序的说明图。
图16涉及本发明的实施例6，(A)是粘贴工序的说明图，(B)是切断工序的说明图。
图17涉及本发明的实施例7，是集合电路基板的平面图。
图18的(A)和(C)涉及本发明的实施例4，是供说明半导体封装的制造方法用的工序图，(A)是电路基板形成工序的说明图，(B)是IC装配工序的说明图，(C)是树脂密封工序的说明图。在图(A)～(C)中，在图的右侧分别示出了顶视图，在各个顶视图的左侧分别示出了沿着其顶视图的A-A切口处的剖面图。此外，在图(B)和(C)中，省略了IC连接用电极3和外部连接用电极4。
图19的(A)和(D)是接在图18的(C)的后边的工序图，(A)是电极形成工序的说明图，(B)是粘贴工序的说明图，(C)是衬垫形成工序的说明图，(D)是切断工序的说明图。在图(A)～(C)中，在图的右侧分别示出了顶视图，在各个顶视图的左侧分别示出了沿着其顶视图的A-A切口处的剖面图。此外，在图(B)和(D)中，省略了IC连接用电极3和外部连接用电极4。
图20是基板素材的平面图。
图21是现有的集合电路基板的平面图。
图22的(A)和(C)是说明现有的半导体封装的制造方法的工序图，(A)是电路基板形成工序的说明图，(B)是IC装配工序的说明图，(C)是树脂密封工序的说明图。在图(A)～(C)中，在图的右侧分别示出了顶视图，在各个顶视图的左侧分别示出了沿着其顶视图的A-A切口处的剖面图。在图(B)和(C)中，省略了IC连接用电极3和外部连接用电极4。
图23的(A)和(C)是接在图22的(C)的后边的工序图，(A)是电极形成工序的说明图，(B)是粘贴工序的说明图，(C)是切断工序的说明图。在图(A)～(C)中，在图的右侧分别示出了顶视图，在各个顶视图的左侧分别示出了沿着其顶视图的A-A切口处的剖面图。此外，在图(A)和(C)中，省略了IC连接用电极3和外部连接用电极4。
以下参照附图说明本发明的实施例。另外所参照的附图只不过以可以理解本发明为度，示意性地示出了各个构成成分的大小、形状和配置关系。因此，本发明并不仅仅受限于附图所示。
即便是在以下的各个实施例的半导体封装的制造方法中，电路基板形成工序、IC装配工序和树脂密封工序也用与先前说过的现有的工序(图22的(A)～(C))同样的工序进行。因此，略去对这些工序的说明。
实施例1
<电极形成工序>
在实施例1的半导体封装的制造方法中，在树脂密封工序之后实施电极形成工序。在该电极形成工序中，在要从集合电路基板100分割电路基板1之前的状态下，在已形成在各个电路基板1的背面一侧的外部连接用电极4的位置上，配置焊料球，使之进行软熔，如图1的(A)所示，作为突出电极形成焊料球9。
此外，如果焊料球的组成用重量％表示，则铅(Pb)为40％，锡(Sn)为60％，其熔点为180℃。另外，在IC芯片6的装配时所用的焊料突出电极的组成，若用重量％表示，则铅(Pb)为90％，锡(Sn)为10％，其熔点与焊料球的熔点不同，是250℃。
<粘贴工序>
其次，进行粘贴工序。在粘贴工序中，把经过基板形成工序、IC装配工序、树脂密封工序和电极形成工序形成的封装集合体100a粘贴到基准构件上。在实施例1中，如图1(B)所示，把封装集合体100a的已经形成了焊料球电极9的一侧粘贴到基准构件(例如，切片带)8上。
在粘贴工序中，也可以把封装集合体100a用粘接剂(包括粘接带)等的固定方法固定到基准构件8上。作为粘接剂，例如，可用日东电工株式会社生产的热剥离带’エレツプポルグ-感压型切片带，商品名为SPV-224’。
此外，作为粘接剂也可以用紫外线反应性树脂。作为紫外线反应性树脂，例如用日东电工株式会社生产的UV带，商品名为’UE-2091J’。该UV带可以作为两面粘接剂使用。此外，该UV带若照射紫外线，则由于粘接力极端地降低，故容易剥离。还有，作为粘接剂，还可以用例如热反应型树脂或溶剂反应型树脂。
再有，在粘贴工序中，还可以把封装集合体100a真空吸附到基准构件8上。
可是，由于在封装集合体100a的形成焊料球电极9的一侧，就是说在集合电路基板100的背面一侧，已经形成了焊料球电极9，所以不平坦。因此，要想确实地粘贴封装集合体100a和基准构件8，理想的是使该集合电路基板100的背面一侧更为平坦化后再粘贴到基准构件上。
所以，在本实施例中，在粘贴工序里对用下述第1～第5工序例使集合电路基板100的背面一侧平坦化的例子进行说明。
(第1工序例)
在第1工序例中，首先在平坦化工序中用均一的高度使焊料球电极9的各个顶端部分平坦化。在进行平坦化时，切削焊料球电极9的顶端部分，变成如图2(A)所示那样地平坦化。在切削顶端部分时，采用用平滑技术(gliding)等的研削手段把焊料球电极9的顶端部分研削掉规定量的办法，在各个顶端部分上分别形成平坦面9a。
其次，在固定工序中，用粘接剂(包括粘接带)或者真空吸附等的固定手段固定到基准构件8上。
(第2工序例)
在第2工序例中，首先，在平坦化工序中，用均一的高度使焊料球电极9的各个顶端部分平坦化。在进行平坦化时，加热焊料球电极9的顶端部分，如图2的(B)所示，使各个顶端部分平坦化。在对顶端部分加热时，使已经形成了封装集合体100a的焊料球电极9的一侧载于热板11上边。接着采用使该热板保持规定温度的办法，把焊料球电极9的顶端部分溶掉一定的量，在各个顶端部分上分别形成平坦面9a。
其次，在固定工序中，与第1工序例同样地把平坦面9a固定到基准构件8上。
(第3工序例)
在第3工序例中，首先，在平坦化工序中，采用用树脂13把焊料球电极9埋没起来的办法，如图3的(A)所示，用树脂13的上面形成平坦面13a。
在形成平坦面时，首先，在集合电路基板100的背面上的外周设置框体构件12。该框体构件12可用金属或塑料构件等构成。
接着，向被背面上的框体构件12包围起来的区域填充树脂13，使焊料球电极9埋没到树脂13中。在这里，作为树脂13使用热反应性树脂。然后，使所填充的树脂硬化，用硬化后的树脂13的上面形成平坦面13a。
其次，在平坦面固定工序中，用粘接剂或真空吸附等的固定手段把平坦面13固定到基准构件上。
(第4工序例)
在第4工序例中，首先，在平坦面形成工序中，采用用树脂把焊料球电极9埋没起来的办法，用树脂的上面形成平坦面。在形成平坦面时，用丝网漏印法使焊料球电极9埋没到树脂中。在丝网漏印中，例如使用株式会社アサヒ(旭)化研的’T-31(商品名)’。然后，在大约130℃的温度下使树脂硬化。
其次，在平坦面固定工序中，与第3工序例一样，把平坦面固定到基准构件8上。
(第5工序例)
在第5工序例中，首先，在基准构件8的主表面8a上边，设置框体构件12a。该主表面8a和框体构件12a构成浴槽。基准构件8已载置于珀尔帖器件14上边。
接着，在该主表面8a上边的被框体构件12a围起来的区域上设置取决于温度而可逆地变成固体状态或液体状态的材料层15。在这里，作为材料层15的材料使用水。
接着，如图3的(B)所示，把焊料球电极9的包含顶端部分在内的至少一部分浸到液体状态的材料层15中。
再在已含浸状态下使材料层15变成固体状态。在这里，采用用珀尔帖器件14使材料层冷却到冰点以下的温度的办法，使水冻结。其结果是以水作为粘接剂把封装集合体100a粘贴到基准构件8上。
如上所述，在第5工序中，平坦化和固定可以用同一工序进行。
接着，在后边要讲的切断工序中，采用用珀尔帖器件14把材料层加热到比冰点还高的温度的办法，使冰解冻。结果，把封装集合体100切分后的完成品半导体封装10从基准构件8上剥离下来。
另外，在实施例5中，作为材料层15的材料虽然用的是水，但是材料层的材料并不受限于此。作为材料层15的材料，例如还可以用市售的包括阿匹松(apiezon)在内的蜡。蜡在室温下将变成固体状态，若加热使之变成比室温还高的温度则将变成液体状态。
<切断工序>
其次，对用上边说过的第1～第5工序例的任何一个工序例粘贴到基准构件8上的封装集合体100a施行切断工序。在切断工序中，用切片技术如图1的(C)所示与密封树脂一起把封装集合体100a对每一个电路基板1进行切割。
在这里，在进行切片时，把已经粘贴上封装集合体100a的基准构件8设置到切片装置(未画出)上。作为切片装置使用例如株式会社迪斯科生产的切片机’DFD-640(商品名)’。此外，作为切片刀例如使用宽度为0.1mm、直径为52mm的切片刀’NBC-ZB1090S3(商品名)’。使该切片刀每分转3000转，对于基准构件每秒移动50mm。另外，为了进行冷却和除去切割碎屑，每分钟给切割部位加上1.5升左右的纯水。
此外，在粘贴工序中，在焊料球电极9已经埋没到树脂中的情况下，与上述封装集合体一起切断树脂。接着在切断工序后，从基准构件8上剥离完成品半导体封装10。
然后，把经过切割的封装集合体100a分割成各个电路基板1。
之后，用溶解液等溶解粘接剂，从基准构件8上剥离电路基板1后，得到图1(D)所示的完成品半导体封装10。
此外，在已用粘接剂把焊料球电极9粘接到了基准构件8上的情况下，在剥离后，用清洗剂洗干净完成品半导体封装后，除去粘接剂的残渣。作为清洗剂例如使用花王株式会社生产的商品名为クリンスル-的清洗剂。在用清洗剂洗干净后，再用纯水进行清洗。之后用烘干炉使完成品半导体封装干燥。
在这里，参照图4对切断工序中的切断顺序进行说明。图4是集合电路基板100的平面图。该集合电路基板100已用电解电镀法形成了多个电路基板的CSP等用的电路图形。该电路图形用公用电极16和16a、树枝状的布线16b和CSP用的电路图形16c构成。公用电极16a把2条的公用电极16彼此间连接起来沿着Y方向延伸。电路图形16c沿各个公用电极16a的两侧配置。公用电极16a和电路图形16c通过树枝状的布线16b进行连接。
在用该集合电路基板100形成了封装集合体100a之后，在切断工序中，沿图4中A～K和①～⑤的点划线分别示出的切割线切断。
可是，在包括Y方向的公用电极16a在内的部分(B-C、E-F和I-J间)上的切割线的间隔，变成为比别的部分(A-B、C-D、F-G、H-I和J-K间)上的切割线的间隔狭窄。在切割线的间隔，就是说切割间隔狭窄的部分中，由于面积狭小，故对于基准构件的固定吸附力比别的部分处的固定吸附力弱。因此，在按照A～K的顺序沿Y方向的切割线切片的情况下，存在着发生使包括Y方向的公用电极16a在内的部分的基板发生变形或者切片的切片线偏离切割线等等的可能。
于是，在本实施例中，在沿着在Y方向上延伸的切割线进行切片时，以A、B、D、E、G、H、I、K、C、F、J的顺序进行切割。若以该顺序进行切割，则由于对间隔短的切割线彼此间不连续地进行切割，故可以避免基板的变形或切割线的偏离之类的问题。
此外，在沿着在X方向上延伸的切割线切片时，象现有技术那样以①～⑤的顺序进行切片。
这样一来，就可以得到如图1(D)所示的完成品半导体封装10。
实施例2
可是，在切断工序中，集合电路基板100之内的电路基板1以外的隔离区域，例如制造边框的区域也可以作为单个小片进行切开。然而，在隔离区域上，没有形成焊料球电极9。因此，隔离区域在进行切片时，有时候不能固定到基准构件8上。在这种情况下，用切片法切开的隔离区域的单个小片在切片机内跳动。结果是将会发生切片刀或IC芯片破损之类的问题。
于是，在实施例2的半导体封装的制造方法中，对在集合电路基板100的背面一侧的隔离区域上形成衬垫，并通过该衬垫把隔离区域粘贴到基板构件8上的例子进行说明。
<电极形成工序>
在实施例2的半导体封装的制造方法中，在树脂密封工序之后实施电极形成工序。在本电极形成工序中，与实施例1一样，如图5的(A)所示，作为突出电极形成焊料球电极9。
<衬垫形成工序>
其次，在本实施例中，在粘贴工序之前，实施衬垫形成工序。在衬垫形成工序中，在集合电路基板100的背面一侧的用切断法从电路基板1上切离下来的隔离区域上，如图5(B)所示，形成衬垫17。在这里，作为隔离区域在制造边框区域1a的所有的单个小片上边，都形成下述第1～第3工序例的衬垫17。
此外，衬垫17的高度定为与焊料球电极9的高度大体上相同。因为若衬垫的高度过低，则不可能把隔离区域固定到基准构件上。
此外，在存在着不利于形成突出电极的不合格的电路基板的情况下，在各个不合格电路基板区域上边也形成衬垫17。
(第1工序例)
在第1工序例中，如图5的(B)所示，设衬垫17的材料与焊料球电极9的材料是一样的材料。接着，与焊料球电极9的形成方法相同，在隔离区域上配置焊料球(未画出)，使之软熔形成衬垫17。
另外，衬垫17在电极形成工序中，理想的是与焊料球电极9一起形成。
(第2工序例)
在第2工序例中，如图6所示，使树脂硬化形成衬垫17。衬垫17，如图6(B)所示，用线状的平面图形配置到集合电路基板100的背面一侧的制造边框1A上边，使得把将要成为电路基板1的区域围起来。
(第3工序例)
在第3工序例中，如图7所示，作为衬垫17，如图7的(A)所示，使用剖面形状为矩形的构件。接着如图7(B)所示，把衬垫17用线状的平面图形配置到集合电路基板100的背面一侧的制造边框1a上边，使得把将作为电路基板切下来的区域围起来。
<粘贴工序>
其次，对用上边说过的第1～第3工序例的任何一个工序例，对已经形成了衬垫17的封装集合体100a，与实施例1一样地施行粘贴工序。在粘贴工序中，在本实施例中，通过衬垫17把隔离区域粘贴到基准构件8上。
<切断工序>
其次，与实施例1一样地实施切断工序。在本实施例中，在进行切片时，隔离区域也固定到基准构件8上。因此，可以避免切断后的隔离区域跳起来使切片刀破损的现象。
实施例3
在实施例3的半导体封装的制造方法中，一直到电极形成工序为止，是与实施例1相同的工序。因此，略去对电极形成工序的说明。
<粘贴工序>
在实施例3中，与实施例1一样，在电极形成工序之后进行粘贴工序。在粘贴工序中，把经过了基板形成工序、IC装配工序、树脂密封工序和电极形成工序形成的封装集合体100a粘贴到基准构件上。在实施例3中，如图8(B)所示，把封装集合体100a的已经形成了IC芯片6的一侧粘贴到基准构件上。
此外，在粘贴工序中，与在实施例1一样，也可以用粘接剂(包括粘接带)等的固定手段把封装集合体100a固定附着到基准构件8上。
还有，在切断工序后，即便是在已从基准构件8上剥离下来的IC芯片的上面上残存有粘接剂，也不会影响IC芯片的性能。
然而，由于在封装集合体100a的已经装配上IC芯片6的一侧，就是说在集合电路基板100的主表面一侧，是不平坦的。特别是各个IC芯片的上侧的密封树脂的厚度不均匀。因此，要想确实地粘贴封装集合体100a和基准构件8，理想的是使该集合电路基板100的主表面一侧更为平坦化后再粘贴到基准构件8上。
在这里，在本实施例中，在粘贴工序中，用下边讲述的第1～第5工序例对使集合电路基板100的背面一侧平坦化的例子进行说明。
(第1工序例)
在第1工序例中，首先，在平坦化工序中，用均一的高度使IC芯片6的各自的上面一侧平坦化。在进行平坦化时，如图9(A)所示，与密封树脂一起切削IC芯片6的上面，使相应的上面平坦化。但是，从集合电路基板100的主表面到平坦化后的上面6a为止的高度要比从该主表面IC到芯片6内的IC电路面为止的高度还高。
其次，在固定工序中，用粘接剂(包括粘接带)或者真空吸附等固定手段，把已平坦化的上面一侧固定到基准构件8上。
(第2工序例)
在第工序例中，首先，在平坦化工序中，用均一的高度使IC芯片6的各自的上面一侧平坦化。在进行平坦化时，对已淀积到IC芯片6上边的密封树脂7的上面进行切削使相应的上面平坦化。但是，在已经用金属细丝键合装配上IC芯片6的情况下，要使从集合电路基板100的主表面到平坦化后的上面7为止的高度h1比从该主表面到金属细丝键合的最高点为止的高度h2还高。
其次，在粘接工序中，与第1实施例同样，把平坦化后的上面一侧固定带基准构件8上。
(第3工序例)
在第3工序例中，首先，在平坦面形成工序中，采用用树脂13把IC芯片6埋没起来的办法，如图10(A)所示，用树脂13的上面13a形成平坦面13a。在进行平坦面13a的形成时，在集合电路基板100的主表面上边的外周上设置框体构件12。该框体构件12用金属或塑料构件构成。
接着，向主表面上边的用框体构件12围起来的区域，填充树脂13埋没IC芯片6。在这里，作为树脂13，使用热反应性树脂。然后，使所填充的树脂13硬化，用硬化后的树脂13的上面形成平坦面13a。
其次，在平坦面固定工序中，用粘接剂或真空吸附等的固定手段把平坦面13a固定到基准构件上。
(第4工序例)
在第4工序例中，首先，在平坦面形成工序中，采用用树脂把IC芯片6埋没起来的办法，如图10(B)所示，用转移铸模(transmold)法用树脂埋没芯片6。
此外，在用树脂埋没IC芯片时，例如也可以用丝网漏印法。
其次，在平坦面固定工序中，与第3工序例一样，把平坦面固定到基准构件8上。
(第5工序例)
在第5工序中，首先，把平板的第1主面固定到已在上述IC芯片上边淀积的密封树脂上。在这里，作为平板使用热传导性良好的金属板，例如铝板、铜板或由铜(Cu)-钨(W)系的合金构成的金属板。另外，该平板还兼做散热板。
以下，与实施例2一样，实施切断工序。
实施例4
然而，在切断工序中，集合电路基板100之内的电路基板1以外的隔离区域，例如制造边框的区域也可以作为单个小片进行切开。然而，在隔离区域上，没有形成焊料球电极9。因此，隔离区域在进行切片时，有时候不能固定到基准构件8上。在这种情况下，用切片法切开的隔离区域的单个小片在切片机内跳动。结果是将会发生切片刀或IC芯片破损之类的问题。
于是，在实施例4的半导体封装的制造方法中，对在集合电路基板100的背面一侧的隔离区域上形成衬垫，并通过该衬垫把隔离区域粘贴到基板构件8上的例子进行说明。
<电极形成工序>
在实施例4的半导体封装的制造方法中，在树脂密封工序之后实施电极形成工序。在本电极形成工序中，与实施例1一样，如图12(A)所示，作为突出电极形成焊料球电极9。
<衬垫形成工序>
其次，在本实施例中，在粘贴工序之前，实施衬垫形成工序。在衬垫形成工序中，在集合电路基板100的主表面一侧的借助于切断从电路基板1上切离下来的隔离区域上，如图12(B)所示，形成衬垫17。在这里，作为隔离区域在制造边框区域1a的所有的单个小片上边以及在不形成上述突出电极的各不合格的电路基板区域1b上，都形成下述第1～第3工序例的衬垫17。
此外，衬垫17的高度定为与把封装集合体100a粘贴到基准构件8上时的集合电路基板100与基准构件8之间间隔大体上相同。因为若衬垫的高度过低，则不可能把隔离区域固定到基准构件上。
(第1工序例)
在第1工序例中，如图13(A)所示，使树脂硬化形成衬垫17。在这种情况下，使树脂适量滴下到制造边框1a上边或不合格电路基板区域上边。树脂的滴下量要使得硬化后的树脂的高度与集合电路基板100和基准构件8之间的间隔相同或者比之还高。
另外，硬化后的树脂的高度，如图13(B)所示，在比该间隔还高的情况下，用平板等把树脂的上面挤压到适当的高度为止，形成所希望高度的衬垫17。
此外，作为树脂，可以使用热硬化性的树脂、紫外线硬化性的树脂或热可塑性的树脂等。例如，在使用热硬化性树脂的情况下，在滴下树脂并进行涂敷后，加热该树脂使之硬化。
(第2工序例)
在第2工序例中，如图14(A)所示，作为衬垫17使用带粘接剂17a的衬垫17b。衬垫17b使用树脂或金属的板。接着，在衬垫17b的两面或单面的至少一部分上先放上粘接剂17a。然后，通过粘接剂17a把衬垫17b粘贴到集合电路基板100的主表面上。
(第3工序例)
在第3工序例中，如图14(B)所示，作为衬垫17形成虚设的IC芯片17。
另外，在作为衬垫的IC芯片17和集合电路基板100之间的粘接力弱的情况下，可向IC芯片17和集合电路基板100之间，流入密封树脂。
<粘贴工序>
其次，对已用上边说过的第1～第3工序例的任何一个工序例形成了衬垫17的封装集合体100a，与实施例1同样地实施粘贴工序。在粘贴工序中，在本实施例中，通过衬垫17把隔离区域粘贴到基准构件8上。
<切断工序>
与实施例1同样地实施切断工序。在本实施例中，在进行切片时，把隔离区域也固定到基准构件上。因此，可以避免被切断的隔离区域跳起来使切片刀破损的现象。
实施例5
在实施例5的半导体封装的制造方法中，对把在粘贴工序中与实施例1一样形成的封装集合体100a的已经形成了焊料球电极9的一侧真空吸附到基准基板8上的例子进行说明。
在粘贴工序中，在集合电路基板100的背面一侧的制造边框1a和不合格电路基板区域1b上形成衬垫17。在这里，作为衬垫17使用在焊料球电极9的上端部具有吸附用管道的吸附用构件。此外，在焊料球电极9的上端部粘贴上切片带20。
此外，衬垫17的高度定为把焊料球电极9的高度和切片带20的厚度加起来的高度。例如，在焊料球电极9的高度约为0.6mm，切片带20的厚度约为0.1mm的情况下，把衬垫17的高度定为约0.7mm。
接着，使该切片带20和衬垫17分别真空吸附到基准构件8上。如图15(A)所示，该基准构件8内部具备具有主表面吸附口18a的吸附用管道18。此外，该吸附用管道18的一端已连接到真空泵(未画出)上。
其次，在切断工序中，在已把封装集合体100a真空吸附到基准构件8上的状态下，如图15(B)所示，用切片法切断集合电路基板100。
实施例6
在实施例6的半导体封装的制造方法中，对把在粘贴工序中与实施例1一样形成的封装集合体100a的已经安装了IC芯片6的一侧真空吸附到基准基板8上的例子进行说明。
在粘贴工序中，在集合电路基板100的主表面一侧的制造边框1a和不合格电路基板区域1b上形成衬垫17。在这里，作为衬垫17使用内部具有吸附用管道的吸附用构件。此外，在焊料球电极9的上端部粘贴上切片带20。
此外，衬垫的高度定为把IC芯片6的高度、IC连接用电极3的厚度和切片带20的厚度加起来的高度。例如，在IC芯片6的高度约为0.625mm，IC连接用电极3的厚度为约0.1mm，切片带20的厚度约为0.1mm的情况下，把衬垫17的高度定为约0.825mm。
接着，使该切片带20和衬垫17分别真空吸附到基准构件8上。如图16(A)所示，该基准构件8主表面具有吸附口18a内部具备吸附用管道18。此外，该吸附用管道18的一端已连接到真空泵(未画出)上。
其次，在切断工序中，在已把封装集合体100a真空吸附到基准构件8上的状态下，如图16(B)所示，用切片法，切断集合电路基板100。
实施例7
在实施例7中，对在半导体封装的制造中所使用的集合电路基板100的例子进行说明。
实施例7中的集合电路基板100是借助于切断分成多个电路基板1的集合电路基板100。该集合电路基板100，如图17所示，在集合电路基板100的边缘部分之内，仅仅在沿着把该集合电路基板围起来的四边F1～F4之内的相互相向的两个边F2和F4的边缘部分上设置制造边框1a。因此，在沿着该集合电路基板100的剩下的两个边F1和F3的边缘部分上，不设制造边框。就是说，沿着剩下的两个边F1和F3的边缘部分，与电路基板1的边缘部分一致。
然而，集合电路基板100通常用使用模具从基板素材冲出来的办法形成。由于剪断面面平整度不好，故若保持原样不动，作为基板1的边缘很不理想。
于是，在本实施例中，在集合电路基板100的四边F1～F4之内，在形成将成为电路基板1的边缘的剩下的两个边F1和F3时，用与把集合电路基板100切分成一个一个的上述电路基板1时使用的切断方法相同的方法。作为该切断法，例如理想的是切片法。如果用切片法，则把剩下的两个边F1和F3不加变动地用作电路基板1的边缘是合适的。
此外，若采用切片法，则除切削面的面平整度好之外，切削面的位置精度也好。除此之外，切片法的切削边框与用其他方法的切削边框比也极少。
此外，如上所述，集合电路基板用切断基板素材的办法形成。该素材基板如上所述用切断规定尺寸原板的办法形成。规定尺寸的原板通常具有1m的宽度。基板素材用把该1m的宽度等分割的办法形成。把1m的宽度进行2、3、4和5等分割时的分割宽度，分别变成为500、330、250和200mm。从这些基板素材的分割宽度中减去基板素材的两侧的制造边框(5mm×2)，分割宽度的实效值分别变成为490、320、240和190mm。
然后，对该分割宽度的实效值再进行等分割，再减去切削边框的宽度后的宽度就变成为集合电路基板100的宽度。
然而，基板素材的素材的分割宽度取决于分割规定尺寸的原板的个数而不同。因此，因为取决于分割宽度，在基板素材之内，集合电路基板的宽度以下的不使用区域的面积变大，故现有技术产生了材料利用的浪费。
于是，在本实施例中，为了减少材料利用的浪费，在集合电路基板100的四边F1～F4之内，使剩下的二边F1和F3的长度对于多个分割数变成为相同，把规定尺寸的原板的一边的长度定为这样的相同长度：使该长度变成为在进行等分割时的分割长度的大体上整数分之一的长度。
该相同长度，从分别示于下述的表1～表3的、由各个分割长度的基板素材可以切出来的集合电路基板100的一格可切的片数与集合电路基板的宽度之间的关系可知，理想的是定为宽76mm～81mm。
这样一来，若采用相同长度，则制造工序的自动化将变得容易，集合电路基板的生产性将会改善。结果是，通过降低集合电路基板的造价，得以降低半导体封装的造价。
此外，该相同长度比现有的一般的集合电路基板的宽度(56mm)还宽。因此，通过采用该相同长度，就可以期待能够使切割集合电路基板时的基板素材的分割数比现有的分割数还少。如果基板素材的分割数减少，就可以减少进行分割所需的制造边框的面积。因此，通过采用相同长度就可以更为有效地利用基板素材。
在表1中，示出了作为切断方法使用切片法的情况下的集合电路基板的宽度。在这里把切片法所需的切削边框定为0.2mm。
[表1]                                           (mm)
在表1中，b表示基板素材的分割长度。n表示一格所能切割的片数，就是说，表示把分割长度再进行分割的个数。在表1中，在把规格尺寸(宽1m)的原板二等分把分割长度定为500mm的情况下，切割片数n为6片时的集合电路基板的宽度W2将变成为81.5mm。同样，在把原板三等分把分割长度定为330mm的情况下，在n＝4片的时候，W2将变成为W2＝79.9mm。还有，在把原板进行四等分把分割长度b定为250mm的情况下，n＝3片时，W2＝79.9mm。
此外，在表2中，示出了作为切断方法用划线机加工的情况下的集合电路基板的宽度。表中，把划线机加工所需的切削边框定为2mm。
[表2]                              (mm)
Figure C9880057900311
在表2中，b表示基板素材的分割长度。n表示一格所能切割的片数，就是说，表示把分割长度再进行分割的个数。在表2中，在把规格尺寸(宽1m)的原板二等分把分割长度定为500mm的情况下，切割片数n为6片时的集合电路基板的宽度W2将变成为80.0mm。同样，在把原板三等分把分割长度定为330mm的情况下，在n＝4片的时候，W2将变成为W2＝78.5mm。还有，在把原板进行四等分把分割长度b定为250mm的情况下，n＝3片时，W2＝78.7mm。
此外在表3中，示出了作为切断方法用划线机加工，切削边框＝5mm，剩下连杆进行切断的情况下的集合电路基板的宽度。表中，把划线机加工所需的切削边框定为0.2mm。
[表3]                        (mm)
在表3中，b表示基板素材的分割长度。n表示一格所能切割的片数，就是说，表示把分割长度再进行分割的个数。在表3中，在把规格尺寸(宽1m)的原板二等分把分割长度b定为500mm的情况下，切割片数n为6片时的集合电路基板的宽度W2将变成为77.5mm。同样，在把原板三等分把分割长度定为330mm的情况下，在n＝4片的时候，W2将变成为W2＝76.3mm。还有，在把原板进行四等分把分割长度定为250mm的情况下，n＝3片时，W2＝76.7mm。
因此从上述的表1～表3可知，如果把集合电路基板100的宽度W2定为76mm～81mm，则对于原板的多个分割数，用相同宽度可以切出集合电路基板。
实施例8
在实施例8中，对用在实施例7中说明的集合电路基板制造半导体封装的例子进行说明。
在图18中，作为集合电路基板100，为了便于图示画出了制作4个电路基板1的例子。此外，该集合电路基板100，在周围的4边之内，仅仅在沿着2个边的边缘部分上设有宽5mm的制造边框。
<电路基板形成工序>
在制造半导体封装时，首先，在电路基板形成工序中，如图18(A)所示，在将借助于切断分成多个电路基板1的集合电路基板100的主表面上，排列并形成与多个电路基板的个数对应的IC连接用电极3，在该集合电路基板100的背面上，排列并形成与多个电路基板的个数对应的外部连接用电极4。
<IC芯片装配工序>
其次，在IC芯片装配工序中，如图18(B)所示，在集合电路基板100的主表面上，给每一个电路基板1都搭载上一个IC芯片6，再采用使IC连接用电极3和IC芯片6分别电连的办法，把IC芯片6装配到集合电路基板100上。
<树脂密封工序>
其次，在树脂密封工序中，如图18(C)所示，用密封树脂IC对芯片6进行密封。
<电极形成工序>
其次，在电极形成工序中，如图19(A)所示，在外部连接用电极4上形成焊料球电极9。
<衬垫形成工序>
其次，在本实施例中，在衬垫形成工序中，如图19(B)所示，在集合电路基板100的主表面一侧的制造边框1a上边，形成衬垫17。
在这里，如图19(B)所示，在2个部位的制造边框1a上边使衬垫17形成为分别直线状地延伸。此外，使衬垫的断面形状为矩形形状。
另外，在现有的集合电路基板中，沿周围的4边用四方形框状的平面图形设有制造边框。因此，在现有技术中，在制造边框上形成衬垫的情况下，衬垫的平面图形也将变成四方的框状。要形成框状的平面图形的衬垫时，通常在一旦在集合电路基板上整个面地形成了将成为衬垫的层后，进行除去电路基板1上边区域的层部分的中间挖掉加工。
对此，在本实施例中，由于以直线状的简单形状形成衬垫17，故不需要进行中间挖掉加工。为此，在本实施例中，与现有技术比可以容易地形成衬垫17。此外，由于不需要进行中间挖掉加工，故几乎不会产生衬垫17的材料的浪费。因此，可以降低造价。还有，由于不需要进行中间挖掉加工，故适合于制造工序的自动化，可以提高生产性。
<粘贴工序>
其次，在粘贴工序中，把经过基板电路形成工序、IC芯片装配工序、树脂密封工序和电极形成工序形成的封装集合体100a粘贴到基准构件8上。在本实施例中，如图19(C)所示，把封装集合体100a的已经形成了IC芯片6的一侧粘贴到基准构件8上。此外，集合电路基板100的制造边框1a的部分，通过衬垫17粘贴到基准构件8上。
<切断工序>
其次，在切断工序中，用切片法，如图19(D)所示，采用把封装集合体100a切分成每个有一个电路基板1的办法，形成每个含有一个电路基板的多个完成品半导体封装10。
在上边所述的实施例中，虽然对使用特定的材料，在特定的条件下形成的例子进行了说明，但是本发明可以进行许多的变更或变形。例如，在上边所述的实施例中，虽然是在树脂密封后进行电极形成工序，但是在本发明中，电极形成工序也可以在基板形成工序后，粘贴工序前的不论哪个阶段进行。例如也可以IC在芯片装配工序之前进行电极形成工序。
如上所述，本发明的半导体封装的制造方法，作为搭载到摄象机一体型VTR或小型便携机器等上的可靠性和生产性俱佳的半导体封装的制造方法是合适的。
此外，本发明的集合电路基板，适合于在制造搭载到摄象机一体型VTR或小型便携机器等上的可靠性和生产性俱佳的半导体封装中使用。

Claims (56)

1、一种装配有IC芯片的半导体封装的制造方法，其特征是具备下述工序：
电路基板形成工序，用于在通过切断可分开为多个电路基板的集合电路基板的主面上排列并形成与上述多个电路基板的个数对应的IC芯片装配用的键合图形，在该集合电路基板的背面上排列并形成与上述多个电路基板的个数对应的外部连接用电极图形，
IC芯片装配工序，用于在集合电路基板的主面上，给每一电路基板都搭载上一个IC芯片，再采用使键合图形和该IC芯片分别电连的办法，把IC芯片装配到集合电路基板上，
树脂密封工序，用于用密封树脂密封已经装配上的IC芯片，
电极形成工序，用于在外部连接用电极图形上形成突出电极，
粘贴工序，用于把经过基板电路形成工序、IC芯片装配工序、树脂密封工序和电极形成工序形成的封装集合体粘贴到基准构件上，
切断工序，用于采用把已经粘贴好了的上述封装集合体切分成一个一个的电路基板的办法，形成每个含有一个电路基板的多个完成品半导体封装。
2、权利要求1所述的半导体封装的制造方法，其特征是：
在上述粘贴工序中，把上述封装集合体的已经形成了上述突出电极的一侧粘贴到上述基准构件上。
3、权利要求2所述的半导体封装的制造方法，其特征是：
上述粘贴工序含有：
平坦化工序，用于用均一的高度使上述突出电极的各个顶端部分平坦化；
固定工序，用于使平坦化后的该突出电极固定到上述基准构件上。
4、权利要求3所述的半导体封装的制造方法，其特征是：
在上述平坦化工序中，研削上述突出电极的顶端部分，使该顶端部分平坦化。
5、权利要求3所述的半导体封装的制造方法，其特征是：
在上述平坦化工序中，加热上述突出电极的顶端部分，使该顶端部分平坦化。
6、权利要求2所述的半导体封装的制造方法，其特征是：
上述粘贴工序含有下述工序：
平坦面形成工序，用于采用用树脂埋没上述突出电极的办法，在树脂的上面形成平坦面；
平坦面固定工序，用于把上述平坦面固定到上述基准构件上。
7、权利要求6所述的半导体封装的制造方法，其特征是：
在上述平坦面形成工序中，
在上述集合电路基板背面的外周部分上设置框体构件，
向该背面的该框体构件围起来的区域内填充树脂，使上述突出电极埋没到树脂中。
8、权利要求6所述的半导体封装的制造方法，其特征是：
在上述平坦面形成工序中，在用树脂埋没上述突出电极时，使用丝网漏印法。
9、权利要求2所述的半导体封装的制造方法，其特征是：
在上述粘贴工序中，
在上述基准构件的主表面上边，设置框体构件，
在该主表面上的用该框体构件围起来的区域上，设置根据温度可逆地变成为固体状态或液体状态的材料层，
使至少包括上述突出电极的顶端部分在内的一部分浸入到液体状态的该材料层中，
采用在已经浸入后的状态下使上述材料层变成为固体状态的办法，把上述封装集合体粘贴到上述基准构件上。
10、权利要求2所述的半导体封装的制造方法，其特征是：
在上述粘贴工序之前，含有衬垫形成工序，用于在上述集合电路基板的背面一侧的将借助于切断从上述电路基板上切下来的隔离区域上，形成衬垫，
在上述粘贴工序中，通过上述衬垫把上述隔离区域粘贴到上述基准构件上。
11、权利要求10所述的半导体封装的制造方法，其特征是：
上述隔离区域是不利于形成上述突出电极的不合格电路基板区域。
12、权利要求10所述的半导体封装的制造方法，其特征是：
上述衬垫的材料与上述突出电极的材料相同。
13、权利要求10所述的半导体封装的制造方法，其特征是：
在上述电极形成工序中，上述衬垫与上述突出电极一起形成。
14、权利要求10所述的半导体封装的制造方法，其特征是：
上述衬垫的高度与上述突出电极的高度相同。
15、权利要求1所述的半导体封装的制造方法，其特征是：
在上述粘贴工序中，把上述封装集合体的已经装配上上述IC芯片的一侧粘贴到基准构件上。
16、权利要求15所述的半导体封装的制造方法，其特征是：
上述粘贴工序含有下述工序：
平坦化工序，用于用均一的高度使上述IC芯片的各个上面一侧平坦化；
固定工序，用于使平坦化后的该上面一侧固定到上述基准构件上。
17、权利要求16所述的半导体封装的制造方法，其特征是：
在上述平坦化工序中，切削上述IC芯片的上面，使该上面平坦化。
18、权利要求17所述的半导体封装的制造方法，其特征是：
从上述集合电路基板的主表面到平坦化后的上述上面位置的高度比从该主表面到上述IC芯片内的IC电路面为止的高度还高。
19、权利要求16所述的半导体封装的制造方法，其特征是：
在上述平坦化工序中，切削已经淀积到上述IC芯片上边的密封树脂的上面，使该上面平坦化。
20、权利要求19所述的半导体封装的制造方法，其特征是：
在用金属细丝键合装配上述IC芯片的情况下，
从上述集合电路基板的主表面到平坦化后的上述上面位置的高度比从该主表面到上述金属细丝键合的最高点为止的高度还高。
21、权利要求15所述的半导体封装的制造方法，其特征是：
上述粘贴工序含有下述工序：
平坦面形成工序，用于采用用树脂埋没上述IC芯片的办法，把树脂的上面形成为平坦面；
平坦面固定工序，用于把上述平坦面固定到上述基准构件上。
22、权利要求21所述的半导体封装的制造方法，其特征是：
在上述平坦面形成工序中，
在上述集合电路基板主表面的外周部分上设置框体构件，
向用该主表面上的该框体构件围起来的区域内填充树脂，埋没上述IC芯片。
23、权利要求21所述的半导体封装的制造方法，其特征是：
在上述平坦面形成工序中，在用树脂埋没上述IC芯片时，使用丝网漏印法。
24、权利要求21所述的半导体封装的制造方法，其特征是：
在上述平坦面形成工序中，在用树脂埋没上述IC芯片时，使用转移铸模法。
25、权利要求16所述的半导体封装的制造方法，其特征是：
在上述平坦化工序中，把平板的第1主表面固定到已经淀积到上述IC芯片上的密封树脂的上面，
在上述固定工序中，把上述平板的第2主表面固定到上述基准构件上。
26、权利要求25所述的半导体封装的制造方法，其特征是：
上述平板是金属板。
27、权利要求1所述的半导体封装的制造方法，其特征是：
在上述切断工序中，上述密封树脂与上述封装集合体一起切断。
28、权利要求15所述的半导体封装的制造方法，其特征是：
在上述粘贴工序之前，含有衬垫形成工序，用于在上述集合电路基板的上述主表面一侧的将借助于切断从上述电路基板上切下来的隔离区域上，形成衬垫，
在上述粘贴工序中，通过上述衬垫把上述隔离区域粘贴到上述基准构件上。
29、权利要求10或28所述的半导体封装的制造方法，其特征是：
上述隔离区域是制造边框。
30、权利要求28所述的半导体封装的制造方法，其特征是：
上述隔离区域是不利于装配上述IC芯片的不合格电路基板。
31、权利要求10或28所述的半导体封装的制造方法，其特征是：
在上述衬垫形成工序中，使树脂硬化形成上述衬垫。
32、权利要求28所述的半导体封装的制造方法，其特征是：
上述衬垫是带粘接剂的衬垫。
33、权利要求10或28所述的半导体封装的制造方法，其特征是：
在上述衬垫形成工序中，
将上述衬垫形成为线状的平面图形。
34、权利要求30所述的半导体封装的制造方法，其特征是：
上述隔离区域的衬垫是虚设的IC芯片。
35、权利要求10或28所述的半导体封装的制造方法，其特征是：
在上述衬垫形成工序中，
使上述衬垫的高度，与已经把上述封装集合体粘贴到上述基准构件上时的上述集合电路基板与该基准构件之间的间隔相同。
36、权利要求1所述的半导体封装的制造方法，其特征是：
在上述粘贴工序中，使上述封装集合体真空吸附到上述基准构件上。
37、权利要求10或36所述的半导体封装的制造方法，其特征是：
上述衬垫是内部有吸附用管道的吸附用构件，
在上述粘贴工序中，把切片带粘贴到上述突出电极的上端部上，把该切片带和上述吸附用构件分别真空吸附到上述基准构件上。
38、权利要求28或36所述的半导体封装的制造方法，其特征是：
上述衬垫是内部有吸附用管道的吸附用构件，
在上述粘贴工序中，把切片带粘贴到上述IC芯片的上面上，把该切片带和上述吸附用构件分别真空吸附到上述基准构件上。
39、权利要求36所述的半导体封装的制造方法，其特征是：
上述基准构件被构成为在内部具备在主表面上具有吸附口的吸附用管道。
40、权利要求1所述的半导体封装的制造方法，其特征是：
在上述集合电路基板的边缘部分之内，仅仅在把该集合电路基板围起来的四边之内的沿互相相向的2边的边缘部分上设置制造边框。
41、权利要求40所述的半导体封装的制造方法，其特征是：
在形成上述四边之内剩下的2边时，用与在切断工序中所用的切断方法相同的切断方法。
42、权利要求40所述的半导体封装的制造方法，其特征是：
在形成上述四边之内剩下的2边时，用切片法。
43、权利要求40所述的半导体封装的制造方法，其特征是：
使上述四边之内剩下的2边的长度，对于多个分割数变成为相同的长度，使之变成为这样的相同长度：该长度将成为对规格尺寸的原板的一边进行等分割时的分割长度的整数分之一的长度。
44、权利要求43所述的半导体封装的制造方法，其特征是：
上述相同长度为76mm～81mm。
45、权利要求1所述的半导体封装的制造方法，其特征是：
在上述粘贴工序中，用粘接剂。
46、权利要求45所述的半导体封装的制造方法，其特征是：
作为上述粘接剂，用紫外线反应型树脂。
47、权利要求45所述的半导体封装的制造方法，其特征是：
作为上述粘接剂，用热反应型树脂。
48、权利要求45所述的半导体封装的制造方法，其特征是：
作为上述粘接剂，用溶剂反应型树脂。
49、权利要求1所述的半导体封装的制造方法，其特征是：
在上述电极形成工序中，上述突出电极是焊料球电极。
50、权利要求1所述的半导体封装的制造方法，其特征是：
在上述切断工序中，用切片锯。
51、权利要求1所述的半导体封装的制造方法，其特征是：
上述基准构件是切片带。
52、一种借助于切断分成多个电路基板的集合电路基板，其特征是：
在上述集合电路基板的边缘部分之内，仅仅在把该集合电路基板围起来的四边之内的沿互相相向的2边的边缘部分上设置制造边框。
53、权利要求52所述的集合电路基板，其特征是：
在形成上述四边之内剩下的2边时，所用的切断方法与把上述集合电路基板切分成一个一个的上述电路基板时所用的切断方法是同一方法。
54、权利要求53所述的集合电路基板，其特征是：
在形成上述四边之内剩下的2边时，用切片法。
55、权利要求52所述的集合电路基板，其特征是：
使上述四边之内剩下的2边的长度，对于多个分割数变成为相同的长度，使之变成为这样的长度：该长度将成为对规格尺寸的原板的一边进行等分割时的分割长度的整数分之一的长度。
56、权利要求55所述的集合电路基板，其特征是：
上述相同长度为76mm～81mm。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19804068C2 (de) * 1998-02-04 2000-09-14 Bosch Gmbh Robert Verfahren zur Aktivierung von Funktionen eines elektrischen Geräts
JP4073098B2 (ja) 1998-11-18 2008-04-09 三洋電機株式会社 半導体装置の製造方法
JP4803855B2 (ja) 1999-02-09 2011-10-26 三洋電機株式会社 半導体装置の製造方法
WO2001069989A1 (en) * 2000-03-10 2001-09-20 Chippac, Inc. Packaging structure and method
US6465338B1 (en) * 2000-07-10 2002-10-15 Lsi Logic Corporation Method of planarizing die solder balls by employing a die's weight
JP2002076040A (ja) * 2000-08-30 2002-03-15 Hitachi Ltd 半導体装置及びその製造方法
JP2002134650A (ja) * 2000-10-23 2002-05-10 Rohm Co Ltd 半導体装置およびその製造方法
KR20020031716A (ko) * 2000-10-23 2002-05-03 마이클 디. 오브라이언 반도체 패키지의 싱귤레이션 방법
JP3683179B2 (ja) * 2000-12-26 2005-08-17 松下電器産業株式会社 半導体装置及びその製造方法
US6669805B2 (en) * 2001-02-16 2003-12-30 International Business Machines Corporation Drill stack formation
US6551863B2 (en) * 2001-08-30 2003-04-22 Micron Technology, Inc. Flip chip dip coating encapsulant
JP3861669B2 (ja) * 2001-11-22 2006-12-20 ソニー株式会社 マルチチップ回路モジュールの製造方法
JP4082097B2 (ja) * 2002-06-12 2008-04-30 日本電気株式会社 半導体装置用ソケット及び半導体装置接続方法
JP2004055860A (ja) 2002-07-22 2004-02-19 Renesas Technology Corp 半導体装置の製造方法
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
US7135780B2 (en) * 2003-02-12 2006-11-14 Micron Technology, Inc. Semiconductor substrate for build-up packages
KR100994768B1 (ko) * 2003-12-08 2010-11-16 삼성전자주식회사 동영상 부호화를 위한 움직임 추정 방법 및 이를 구현하기위한 프로그램이 기록된 기록 매체
JPWO2005073902A1 (ja) * 2003-12-26 2008-01-10 東レエンジニアリング株式会社 電子回路基板中間部材、その製造方法、その製造装置、非接触ｉｄカード類の製造方法、およびその装置
JP2006059839A (ja) * 2004-08-17 2006-03-02 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2007095780A (ja) * 2005-09-27 2007-04-12 Oki Electric Ind Co Ltd 半導体装置製造用治具と半導体装置製造方法
US8045333B2 (en) 2008-01-14 2011-10-25 Rosemount Inc. Intrinsically safe compliant circuit element spacing
JP5616047B2 (ja) * 2009-10-19 2014-10-29 株式会社アドバンテスト 製造装置、試験装置、製造方法および集積回路パッケージ
JP2011119535A (ja) * 2009-12-04 2011-06-16 Renesas Electronics Corp 半導体製造装置及び半導体装置の製造方法
CN102314538B (zh) * 2011-09-20 2013-04-17 中国科学院微电子研究所 一种对容错存储单元的晶体管进行布局的方法
JP5802920B2 (ja) * 2011-10-07 2015-11-04 アキム株式会社 溶接装置
RU2507679C2 (ru) * 2012-04-16 2014-02-20 Виталий Яковлевич Подвигалкин Объемный микроблок вакуумных интегральных схем логических свч-систем обратной волны
CN111048529B (zh) * 2019-12-25 2022-03-29 上海天马微电子有限公司 电路基板及其制作方法、显示基板
US11729915B1 (en) * 2022-03-22 2023-08-15 Tactotek Oy Method for manufacturing a number of electrical nodes, electrical node module, electrical node, and multilayer structure
WO2024054002A1 (ko) * 2022-09-05 2024-03-14 주식회사 네패스라웨 반도체 패키지 및 반도체 패키지 제조 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1003122A (en) * 1973-04-30 1977-01-04 Lewis H. Trevail Method of making multiple isolated semiconductor chip units
FR2596607A1 (fr) * 1986-03-28 1987-10-02 Bull Sa Procede de montage d'un circuit integre sur une carte de circuits imprimes, boitier de circuit integre en resultant et ruban porteur de circuits integres pour la mise en oeuvre du procede
JP2708191B2 (ja) * 1988-09-20 1998-02-04 株式会社日立製作所 半導体装置
EP0360971A3 (en) * 1988-08-31 1991-07-17 Mitsui Mining & Smelting Co., Ltd. Mounting substrate and its production method, and printed wiring board having connector function and its connection method
US5341980A (en) * 1990-02-19 1994-08-30 Hitachi, Ltd. Method of fabricating electronic circuit device and apparatus for performing the same method
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
SG68542A1 (en) * 1993-06-04 1999-11-16 Seiko Epson Corp Semiconductor device and manufacturing method thereof
US5389182A (en) * 1993-08-02 1995-02-14 Texas Instruments Incorporated Use of a saw frame with tape as a substrate carrier for wafer level backend processing
US5435482A (en) * 1994-02-04 1995-07-25 Lsi Logic Corporation Integrated circuit having a coplanar solder ball contact array
EP1213754A3 (en) * 1994-03-18 2005-05-25 Hitachi Chemical Co., Ltd. Fabrication process of semiconductor package and semiconductor package
US5766972A (en) * 1994-06-02 1998-06-16 Mitsubishi Denki Kabushiki Kaisha Method of making resin encapsulated semiconductor device with bump electrodes
JP3541491B2 (ja) * 1994-06-22 2004-07-14 セイコーエプソン株式会社 電子部品
MY112145A (en) * 1994-07-11 2001-04-30 Ibm Direct attachment of heat sink attached directly to flip chip using flexible epoxy
JPH0864718A (ja) * 1994-08-24 1996-03-08 Hitachi Cable Ltd Ｂｇａ型半導体装置用基板およびｂｇａ型半導体装置の製造方法
JPH08153819A (ja) * 1994-11-29 1996-06-11 Citizen Watch Co Ltd ボールグリッドアレイ型半導体パッケージの製造方法
US5872051A (en) * 1995-08-02 1999-02-16 International Business Machines Corporation Process for transferring material to semiconductor chip conductive pads using a transfer substrate
JP3467611B2 (ja) * 1995-09-29 2003-11-17 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
US5766982A (en) * 1996-03-07 1998-06-16 Micron Technology, Inc. Method and apparatus for underfill of bumped or raised die
JP3079994B2 (ja) * 1996-03-27 2000-08-21 日本電気株式会社 真空マイクロデバイス
US5776798A (en) * 1996-09-04 1998-07-07 Motorola, Inc. Semiconductor package and method thereof
JPH10153819A (ja) 1996-11-26 1998-06-09 Olympus Optical Co Ltd カメラ
JP3877454B2 (ja) * 1998-11-27 2007-02-07 三洋電機株式会社 半導体装置の製造方法

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Publication number Publication date
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