CN1190113C - 陶瓷叠层器件 - Google Patents

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Abstract

本发明的陶瓷体叠层器件包括具有通过层间通路孔3实现电气连接的多层配线图形2的第1陶瓷体，具有通过层间通路孔3实现电气连接的多层配线图形2的第2陶瓷体，以及在所述第1和第2陶瓷体之间夹持的热硬化性树脂片17，所述热硬化性树脂片上具有填入了导电性树脂的穿通孔以使所述第1陶瓷体的某个所述多层配线图形与所述第2陶瓷体的某个所述多层配线实现电气连接。实现了高性能化、小型化、低矮化、易制造、可靠性高的陶瓷叠层器件。

Description

陶瓷叠层器件
技术领域
本发明主要是涉及用于移动电话机等高频无线电仪器的陶瓷叠层器件，特别是涉及陶瓷叠层RF器件。
背景技术
近年，陶瓷叠层器件，特别是在高频波段(无线电频率波段)工作的陶瓷叠层RF器件对移动电话机等高频无线仪器的小型化做出的贡献非常引人注目。下面参照附图说明已有的陶瓷叠层RF器件。
图12是已有的陶瓷叠层RF器件的剖面图。图12中，101是低温烧结陶瓷体。102是由多层配线导体构成的RF电路。103是层间通路孔。105是芯片电阻、芯片电容、芯片电感体、带包装的半导体等芯片部件。105通过金属帽107实现电路的密封。
下面说明上述结构的已有的陶瓷叠层RF器件的工作原理。
首先，多层配线导体102与多个芯片部件105之间实现电气连接，同时在低温烧结陶瓷体101内形成内层电容和内层电感。这些部件整体形成RF电路，具有例如RF叠层开关等陶瓷叠层RF器件的功能。
另外，图13是表示已有的陶瓷叠层RF器件的结构方框图。这些方框分别代表叠层滤波器(图13(a))，表面弹性波(SAW)滤波器(图13(b))，RF开关(图13(c))等不同功能的各个独立的器件。
但是在上述结构中，因为没有保护被装配芯片部件的封装树脂或者封装空腔的密封金属盖(金属帽107)，所以不能安装需要封闭的半导体裸芯片和SAW滤波器。这里，已有实施例中的金属盖107仅作为电磁屏蔽，而没有封装功能，所以不能安装这些部件。
另外，在上述结构中，使用了单一陶瓷体。因此，为了通过内装高容量的电容器而形成多功能器件，象特开平4-79601号(相对应的美国专利：美国专利5406235号)所示的那样，提出了将具有不同相对介电常数的陶瓷等介电体形成一体的方法。例如，提出了用不同成分的陶瓷体烧结成一体的方法。但是，成分不同的陶瓷体的收缩率各不相同，形成一体烧结非常困难。还有，对于不同相对介电常数的陶瓷体形成的一体化陶瓷，在不同的相对介电常数的陶瓷体之间，有时会生成寄生电容并影响器件性能。
发明内容
本发明的目的是提供可以收容半导体裸芯片和SAW滤波器的陶瓷叠层器件。另外一个目的是为了使器件小型化、多功能化、低矮化、易制造，并提高其可靠性。同时通过最优化电路设计来提高上述陶瓷叠层器件在组合多项功能后的综合性能。
本发明的陶瓷叠层器件的特征为由具有通过层间通路孔实现电气连接的多层配线图形的第1陶瓷体、具有通过层间通路孔实现电气连接的多层配线图形的第2陶瓷体、以及处于所述第1和第2陶瓷体之间的热硬化性树脂片所组成，所述热硬化性树脂片上具有填入了导电性树脂的穿通孔以使所述第1陶瓷体的某个所述多层配线图形和所述第2陶瓷体的某个所述多层配线图形互相实现电气连接。
所述陶瓷体的内部至少有一层配线图形，各配线图形通过层间通路孔实现电气连接。这里，作为陶瓷体，例如，可以使用相对介电常数大于10的高介电常数系列的介电体，也可以使用相对介电常数小于10的低介电体。作为高介电常数系列的介电体，可以使用Bi-Ca-Nb-O系(相对介电常数大约58)、Ba-Ti-O系、Zr(Mg，Zn，Nb)Ti-Mn-O系等介电体。另外，作为低介电常数系列的介电体，可以使用铝硼硅酸玻璃系列(相对介电常数7)、镁橄榄石系列等陶瓷材料。另外，作为热硬化性树脂，可以使用例如环氧树脂，苯酚树脂，氰酸盐树脂等。
另外，本发明的陶瓷叠层器件是上述陶瓷叠层器件，其特征是上述各陶瓷体是叠层一体烧结的低温烧结陶瓷体。
本发明的陶瓷叠层器件是上述陶瓷叠层器件，其特征是所述第1、第2陶瓷体和所述热硬化性树脂片通过热硬化形成一体。
本发明的陶瓷叠层器件是上述陶瓷叠层器件，其特征是所述第1、第2陶瓷体的相对介电常数互不相同。
因为在相对介电常数互不相同的陶瓷体之间夹持有比陶瓷的介电常数低的热硬化性树脂，能够减少相对介电常数不同的陶瓷之间发生的寄生电容，提高器件性能。另外，因为在陶瓷体和热硬化性树脂片的界面形成图形，可以调整在各陶瓷体内部构成的多层配线图形等的电路间的阻抗的不匹配，避免发生损失。而且，因为热硬化性树脂具有非常低的相对介电常数，在它和陶瓷的界面形成的各图形之间的相互干涉很少，可以得到很好的器件性能。
另外，本发明的陶瓷叠层器件是上述陶瓷叠层器件，其特征是增加了具有通过层间通路孔实现电气连接的多层配线图形的第3陶瓷体，以及夹持在所述第2和第3陶瓷体之间的热硬化性树脂片；所述第1陶瓷体的相对介电常数小于10，所述第2陶瓷体的相对介电常数大于10，所述第3陶瓷体的相对介电常数小于10。
本发明的陶瓷叠层器件是上述陶瓷叠层器件，其特征是所述第1和第3陶瓷体的实际厚度相同，所述第2陶瓷体的厚度大于所述第1和第3陶瓷体。
本发明的陶瓷叠层器件是上述陶瓷叠层器件，其特征是所述第1和第2陶瓷体的厚度互不相同。
本发明的陶瓷叠层器件是上述陶瓷叠层器件，其特征是在所述第2陶瓷体的与其他陶瓷体背向的面内设有插装栅列接点电极。
插装栅列接点电极的作用是在布线印刷电路板上安装陶瓷叠层器件时，与布线印刷电路板实现电气连接。
本发明的陶瓷叠层器件是上述陶瓷叠层器件，其特征是在所述第2陶瓷体和所述插装栅列接点电极之间夹有热硬化性树脂片。
因为在叠层陶瓷体的下层侧的陶瓷体的底面和设在此底面的插装栅列接点电极之间夹有热硬化性树脂，可以提高底面的陶瓷的落下强度。而且因为夹持有比陶瓷体的相对介电常数低的热硬化性树脂，可以减少与布线印刷电路板之间的寄生成分，同时可以改变阻抗匹配，提高了电路设计的自由度。
本发明的陶瓷叠层器件是上述陶瓷叠层器件，其特征是半导体裸芯片和电极部与气密封装的SAW滤波器在电极部相向配置状态下安装在所述第1陶瓷体的与所述第2陶瓷体背向的面内，上部涂有密封树脂。
这里，作为半导体裸芯片有双极晶体管、FET、二极管、IC等，由硅等其他半导体化合物组成。SAW滤波器用水晶、LiTaO3、LiNbO3等单晶压电基片组成。这些半导体裸芯片和SAW滤波器可以采用例如SBB方法或者GGI(Gold to Gold Interconection)方法等突起连接方法，在安装电极部的陶瓷体的面内相向配置并实现电气连接，倒装而成。
另外，本发明的陶瓷叠层器件是上述陶瓷叠层器件，其特征是所述第1陶瓷体为上方带有凹部的空腔型陶瓷体，半导体裸芯片和SAW滤波器在电极部相向配置状态下安装在所述第1陶瓷体的上述凹部的底面，上部涂有密封树脂。
另外，本发明的陶瓷叠层器件是上述陶瓷叠层器件，其特征是所述第1陶瓷体是带有开孔部的开孔型陶瓷体，半导体裸芯片和SAW滤波器在电极部相向配置状态下安装在组成所述第1陶瓷体的所述开孔部底面的上述热硬化性树脂片面内，上部涂有密封树脂。
还有，本发明的陶瓷叠层器件是上述陶瓷叠层器件，其特征是所述第1陶瓷体的相对介电常数小于10，所述第2陶瓷体的相对介电常数大于10。
另外还有，本发明的陶瓷叠层器件是上述陶瓷叠层器件，其特征是所述半导体裸芯片中包括有在UHF频带以上的频率工作的半导体裸芯片。
另外，本发明的陶瓷叠层器件是上述陶瓷叠层器件，其特征是所述半导体裸芯片中包括有PIN二极管。
还有，本发明的陶瓷叠层器件是上述陶瓷叠层器件，其特征是所述SAW滤波器中有非平衡输入平衡输出的接点结构。
本发明的陶瓷叠层器件是上述陶瓷叠层器件，其特征是具有通过层间通路孔实现电气连接的多层配线图形的第1陶瓷体和具有通过层间通路孔实现电气连接的多层配线图形的第2陶瓷体依次叠层，半导体裸芯片和电极部与气密封装的SAW滤波器在电极部相向配置状态下安装在所述第1陶瓷体的与所述第2陶瓷体背向的面内，上部涂有密封树脂，所述第2陶瓷体的与所述第1陶瓷体背向的面内设有插装栅列接点电极。
本发明的陶瓷叠层器件是上述陶瓷叠层器件，其特征是所述第1和第2陶瓷体的相对介电常数互不相同。
还有，本发明的陶瓷叠层器件是上述陶瓷叠层器件，其特征是所述第1陶瓷体是上方带有凹部的空腔型陶瓷体，所述半导体裸芯片和SAW滤波器在电极部与上述凹部的底面相向配置状态下安装在所述第1陶瓷体，上部涂有密封树脂。
另外还有，本发明的陶瓷叠层器件是上述陶瓷叠层器件，其特征是增加了具有通过层间通路孔实现电气连接的多层配线图形的第3陶瓷体，所述第3陶瓷体叠装在所述第2陶瓷体的与所述第1陶瓷体背向的面内，所述第1陶瓷体的相对介电常数小于10，所述第2陶瓷体的相对介电常数大于10，所述第3陶瓷体的相对介电常数小于10。
本发明的陶瓷叠层器件是上述陶瓷叠层器件，其特征是具有通过层间通路孔实现电气连接的多层配线图形并且由其上方带有凹部的空腔型陶瓷体组成的第1陶瓷体和通过层间通路孔实现电气连接的多层配线图形的第2陶瓷体依次叠层组成，半导体裸芯片和电极部与气密封装的SAW滤波器在电极部相向配置状态下安装在所述第1陶瓷体的上述凹部的底面内，上部涂有密封树脂。
另外，本发明的陶瓷叠层器件是上述陶瓷叠层器件，其特征是所述第1陶瓷体带有由在和所述第2陶瓷体背向的平坦部内形成的电极图形组成的阵列天线。
与本发明有关的移动体通信机的特征是装有所述陶瓷叠层器件。
这里，移动通信机是移动电话等。因为如上所述陶瓷叠层器件可以小型化、多功能化，装有这样的陶瓷叠层器件的移动电话也可以小型化、多功能化。
附图说明
下面简单说明附图。
图1是本发明的实施方式1的陶瓷叠层RF器件的剖面图。
图2是本发明的实施方式2的陶瓷叠层RF器件的剖面图。
图3是本发明的实施方式3的陶瓷叠层RF器件的剖面图。
图4是本发明的实施方式4的陶瓷叠层RF器件的剖面图。
图5是本发明的实施方式5的陶瓷叠层RF器件的剖面图。
图6是本发明的实施方式5的陶瓷叠层RF器件的仰视立体图。
图7是本发明的实施方式5的陶瓷叠层RF器件上倒装的SAW滤波器的放大剖面图。
图8是本发明的实施方式6的陶瓷叠层RF器件的剖面图。
图9是本发明的实施方式6的陶瓷叠层RF器件的立体图。
图10是本发明的实施方式7的陶瓷叠层RF器件的剖面图。
图11是本发明的实施方式8的移动电话机的方框图。
图12是已有实施例的陶瓷叠层RF器件的剖面图。
图13表示已有实施例的陶瓷叠层RF器件结构的方框图。(a)为叠层滤波器，(b)为SAW滤波器，(c)为RF开关电路。
下面简要说明附图符号。
1-低温烧结陶瓷体；2、12-多层配线导体；3-层间通路孔；
4-半导体裸芯片；5-SAW滤波器；6-密封树脂；7-LGA接点电极；
8-突起；9-SAW电极；10-密封树脂；11-空腔型低温烧结陶瓷体；
13-阵列天线；14、16-低介电常数低温烧结陶瓷体；15-高介电常数低温烧结陶瓷体；17、18-结合树脂；19-开孔型低介电常数低温烧结陶瓷体；20-陶瓷叠层RF器件；30-移动体通信机；32-显示部；34-通信部；101-低温烧结陶瓷体；102-多层配线导体；103-层间通路孔；105-芯片部件。
具体实施方式
以下参照附图说明本发明的实施方式。相同的符号表示相同的部分。
实施方式1
本发明的实施方式1的陶瓷叠层器件的剖面图如图1。上层是相对介电常数为58的高介电常数系列陶瓷体15，下层是相对介电常数为7的低介电常数系列陶瓷体14，中间夹持有相对介电常数约为4的热硬化性树脂的结合树脂17。各层陶瓷体14、15内部有由铜或者银组成的多条配线导体通过通路孔实现电气连接的多层配线导体2。另外，夹持在2层陶瓷体14、15之间的结合树脂17内设有复数个穿通孔，该穿通孔中填入有使上下陶瓷体各自的多层配线图形相互实现电气连接的导电性树脂。和不同的相对介电常数的2层陶瓷体直接结合相比，这样可以减少在2层陶瓷体之间发生的寄生电容。另外，在下层的低相对介电常数系的陶瓷体14的底面设有插装栅列接点电极7。而在这层陶瓷体14的底面和插装栅列接点电极7之间也夹有一层热硬化性树脂的结合树脂18，这样可以提高器件的强度。
这里，作为相对介电常数大于10的高相对介电常数的陶瓷体，可以使用Bi-Ca-Nb-O系(相对介电常数58)，但是不限于该材料，例如，也可以用Ba-Ti-O系、Zr(Mg，Zn，Nb)-Ti-Mn-O系等陶瓷材料。作为相对介电常数小于10的低相对介电常数的陶瓷体，可以使用硼硅酸铝系(相对介电常数-7)，但是不限于该材料，例如，也可以用镁橄榄石系等陶瓷材料。
多层配线导体2在低温烧结陶瓷体14、15内形成内层电容器和内层电感器。在叠层一体烧结的低温烧结陶瓷体中形成的多层配线图形由铜或者银组成，在上述配线图形间所需要的地方配有层间通路孔3以实现电气连接。多层配线图形的各层图形可以用丝网印刷等方法形成，层间通路孔孔可以用穿孔机在介电体板上开孔后用印刷等方法填入导体浆形成。
下面以低介电常数系列的陶瓷体为例详细说明内部带有此类多层配线导体2的陶瓷体14、15的形成方法。首先，在硼硅酸铝等陶瓷粉末内混合低熔点的玻璃料、有机粘结剂、有机溶剂得到浆料，从用浆料成型的玻璃陶瓷基板得到生料板。在该生料板内用穿孔机或者激光加工形成复数个使上下陶瓷体的配线实现电气连接的通路孔。然后，用主要是银、铜、金等粉末组成的导电浆在生料板上印刷条状线或者电容电极等配线图形。在各生料板上的各个通路孔内同样填入导电浆。然后，复数块生料板在确保电气连接的正确位置上叠层，在规定条件下加温、加压得到一体化的叠层生料板。然后，将该叠层体干燥后在氧化气氛中的烧结炉中在400到500℃的温度范围烧结，烧掉生板中的有机粘接剂。如果导电体的主要成分使用银或者金粉末时，上述烧结气氛可以是空气等氧化气氛，在850到950℃的温度范围中烧结得到陶瓷体。另外，导电体的主要成分是铜粉末时，可以在惰性气体气氛中或者还原气氛中，在850到950℃的温度范围中烧结得到陶瓷叠层体。
这种陶瓷叠层器件的上层为高介电常数系列的陶瓷体15，下层为低介电常数系列的陶瓷体14，但是不限定这种结构。也可以与上述结构相反，上层为低介电常数系列的陶瓷体，下层为高介电常数系列的陶瓷体。此时，可以在上层的低介电常数系列的陶瓷体内得到50欧姆的电路。还有，作为热硬化性树脂的结合树脂17、18，可以使用环氧树脂、苯酚树脂，氰酸盐树脂等任一种树脂。而且，作为本发明的热硬化性树脂，也可以利用包括在美国专利第6038133号(与日本的专利特开平11-220262号公报相对应)中公开的含有无机填料的热硬化性树脂。因此，将该美国专利作为本申请说明书的一部分在此列举。
下面说明如上所述的2种陶瓷体14、15之间夹持相对介电常数为4左右的热硬化性树脂的结合树脂17的效果。首先，当高介电常数系列的陶瓷体15与低介电常数系列的陶瓷体14直接接触时，常常因为各自内部设置的多层配线导体的电路阻抗不同，从而产生阻抗不匹配，导致损失。而在上述结构中，2种陶瓷体之间夹持相对介电常数为4左右的热硬化性树脂的结合树脂17，在上述2种陶瓷体14、15和结合树脂17之间的界面可以形成图形，从而可以调整阻抗的匹配。此时因为结合树脂17的相对介电常数很低，上述图形间的相互干涉很少，可以得到很好的器件性能。
下面，说明在下层的陶瓷体14和插装栅列接点电极7之间插入低相对介电常数的结合树脂18的效果。由于结合树脂18可以吸收坠落冲击，因此可以提高器件的落下强度。而且因为夹持比陶瓷体14的相对介电常数低的结合树脂18，可以减少与布线印刷电路板之间产生的寄生成分，同时可以变化阻抗的匹配，提高设计的自由度。
下面说明具有不同的相对介电常数的上层的陶瓷体15和下层的陶瓷体14组合在一起的情况。先叙述上层的高相对介电常数系列的陶瓷体15的特点，然后叙述下层的低相对介电常数系列的陶瓷体14的特点，然后说明具有不同相对介电常数的陶瓷体组合在一起的条件和效果。
一般来说，高介电常数的陶瓷体中形成的条状线因为波长可以缩短，所以可以使条状线共振器的共振器长度反比于相对介电常数的平方根而缩短。因此适合做小型高Q值的条状线共振器。但是，条状线的特性阻抗通常很低。例如利用丝网印刷形成的最小线幅为100um、屏蔽线间隔是2mm的条状线的特性阻抗是20到30欧姆，因此实际上不可能形成50欧姆的线路。另一方面，因为相对介电常数高，可以容易地在很窄的面积上制作大容量值的内层电容。
另外，低相对介电常数陶瓷体中形成的条状线的波长虽然不能缩短太多，却很容易实现50欧姆以上的高特性阻抗，也容易形成内层电感。因为相对介电常数低，邻间的条状线之间的电磁场结合量比较小，适合形成配线层。
这样，由于结合了在各层中都配有最优化电路元件的并具有2种以上相对介电常数的陶瓷体，因此可以同时实现小型化和高性能。另外，根据条状线的特性阻抗的关系，对于各层陶瓷体的相对介电常数，上层的高介电常数系列的陶瓷体的相对介电常数应大于10，而且最好在40到60范围内，下层的低介电常数系列的陶瓷体的相对介电常数应小于10。
实施方式2
图2表明了本发明的实施方式2的陶瓷叠层RF器件的剖面图。
在图2中，14是低介电常数的低温烧结陶瓷体，15是高介电常数的低温烧结陶瓷体，17、18是结合树脂，2是多层配线导体，3是层间通路孔，4是半导体裸芯片，5是SAW滤波器，6是密封树脂，7是LGA。
如图2所示，该陶瓷叠层RF器件和实施方式1的陶瓷叠层RF器件相比，不同之处在于，在上层的低介电常数的低温烧结陶瓷体14的上面，半导体裸芯片4和SAW滤波器5的电极部在上述陶瓷体14的上面对向接触，进行倒装，上面用密封树脂6形成密封部。
下面用图2说明上述结构的陶瓷叠层RF器件。首先，多层配线导体2在低介电常数的低温烧结陶瓷体14和高介电常数低温烧结陶瓷体15内形成内层电容和内层电感。将它们叠层一体烧结成的低介电常数的低温烧结陶瓷体和高介电常数的低温烧结陶瓷体各层中形成的多层配线图形由铜或者银组成，在上述配线图形之间的需要的地方配置了层间通路孔以实现电气连接。
多层配线图形的各层图形利用例如丝网印刷等方法形成，层间通路孔在介电体板中用穿孔机开孔，再通过印刷方法填入导电浆。
另外，结合树脂17、18是将包含无机填料和未硬化状态的热硬化性树脂的化合物加工成片状，再形成通孔，填入导电性树脂组成物的片状物体，将这些片状物体夹入低温烧结陶瓷体14、15之间再通过热硬化形成一体。
在陶瓷体的底面形成与外部连接的底面接点电极LGA7。半导体裸芯片和SAW滤波器倒装在上述陶瓷体上面，在陶瓷体上面涂有密封树脂以覆盖半导体裸芯片和SAW滤波器。这些部件整体组成RF电路，具有例如RF叠层开关等陶瓷叠层RF器件的功能。
这里和已有实施例的不同点在于，在UHF频带以上的频率工作的半导体裸芯片和SAW滤波器裸芯片在平板状的陶瓷体上面朝下装配，在上述陶瓷体上面涂有密封树脂以覆盖上述裸芯片和SAW滤波器。半导体裸芯片是双极晶体管、FET、二极管、IC等，由硅或其他的化合物半导体组成。SAW滤波器是水晶、LiTaO3、LiNbO3等单晶压电基片，这些裸芯片可以通过SBB或者是GGI(Gold to Gold Interconection)等突起连接方法，和陶瓷体的装有电极部的面相向实现电气连接，即所谓倒装。
另外，将低介电常数低温烧结的陶瓷体14和高介电常数低温烧结的陶瓷体15分别叠层烧结成一体，烧结后再用结合树脂17、18进行连接，这样结合树脂可以吸收烧结时因热膨胀系数不同而引起的陶瓷体的弯曲，提高设计的自由度而且得到坚固的连接。在最下层上配置结合树脂可以提高接点电极的强度，因此也可以减少坠落实验中的损伤。
另外，因为由将具有2种以上的相对介电常数的陶瓷片一体化，和实施方式3同样，在各层中可以配置最优化电路元件，这样可以同时达到小型化和高性能化。根据带状线的特性阻抗的关系，各陶瓷体的相对介电常数，上层的相对介电常数应小于10，下层的相对介电常数应大于10，最好在40到60范围内。
如上所述，实施方式2由相对介电常数不同的陶瓷体和结合树脂构成。即因为上层是相对介电常数小于10的低介电常数低温烧结陶瓷体，下层的相对介电常数大于10的高介电常数低温烧结陶瓷体，上下层的低温烧结陶瓷体的结合面间和最下层上配有结合树脂，所以可以得到和实施方式1同样的效果，而且也减少了陶瓷体的弯曲，从而提供了接点强度很高的陶瓷叠层RF器件。
实施方式3
以下参照图说明本发明实施方式3。
图3是本发明实施方式3的陶瓷叠层RF器件的剖面图。在图3中，19是空腔型低介电常数低温烧结陶瓷体，15是高介电常数低温烧结陶瓷体，17、18是结合树脂，2是多层配线导体，3是层间通路孔，4是半导体裸芯片，5是SAW滤波器，6是密封树脂，7是LGA。
与图2不同的是，替换了低温烧结陶瓷体14，在上层配置开孔型低介电常数低温烧结陶瓷体19，下层配置高介电常数低温烧结陶瓷体15，在低温烧结陶瓷体的结合面间配有结合树脂17，最下层上配有结合树脂18。
以下用图3说明上述结构的陶瓷叠层RF器件的工作原理。
多层配线导体2在开孔型低介电常数低温烧结陶瓷体19和高介电常数低温烧结陶瓷体15内形成内层电容和内层电感。在分别叠层一体烧结而成的各个低温烧结陶瓷体中形成的多层配线图形由铜或者银组成，在上述配线图形间需要的地方通过层间通路孔实现电气连接。
另外，结合树脂17、18是将包含无机填料和未硬化状态的热硬化性树脂的化合物加工成片状，再形成通孔，填入导电性树脂组成物的片状物体，将这些片状物体夹入低温烧结陶瓷体19、15之间再通过热硬化形成一体。
在陶瓷体的底面形成和外部连接的底面接点电极LGA7。另外，半导体裸芯片4和SAW滤波器5在开孔内倒装，密封树脂6填入开孔内并覆盖这些半导体裸芯片4和SAW滤波器5。这些部件整体形成RF电路。具有例如RF叠层开关公用器等陶瓷叠层RF器件的功能。
这里与实施方式2的很大不同之处在于，在最上层配置开孔型低介电常数低温烧结陶瓷体19，在下层配置高介电常数低温烧结陶瓷体15，在低温烧结陶瓷体之间的结合面配置结合树脂17，在最下层配置结合树脂18，形成异类叠层结构。
这样将开孔型低介电常数低温烧结陶瓷体19和高介电常数低温烧结陶瓷体15分别叠层烧结，烧结后用结合树脂16连接，这样结合树脂可以吸收烧结时因热膨胀系数不同而引起的陶瓷体的弯曲，提高设计的自由度。
开孔结构叠层一体烧结成型时，因为结构的上下不对称很容易产生弯曲。而本实施方式对提高开孔表面的平坦度非常有效，该平坦度对半导体裸芯片和SAW滤波器的装配是必不可少的。还有，在最下层上配置结合树脂可以提高接点强度，因此也可以减少坠落实验中的损伤。
另外，在最上层开孔型低介电常数低温烧结陶瓷体19内也可以形成配线图形，有利于小型化。
另外，因为将具有2种以上的相对介电常数的陶瓷片一体化，与实施方式2同样，在各层中可以配置最优化电路元件，这样可以同时实现小型化和高性能化。根据带状线的特性阻抗的关系，对于各陶瓷体的相对介电常数，上层的相对介电常数应小于10、下层的相对介电常数应大于10、最好在40到60范围内。
如上所述，实施方式3由相对介电常数不同的异类陶瓷体和结合树脂构成。而且陶瓷体为具有不同相对介电常数的2种以上的异类陶瓷叠层体，最上层为相对介电常数小于10的开孔型低介电常数低温烧结陶瓷体，下层为相对介电常数大于10的高介电常数低温烧结陶瓷体。另外，在上下层的低温烧结陶瓷体的结合面间和最下层上配置有结合树脂，所以可以提供同时实现小型化和高性能化的陶瓷叠层RF器件。
实施方式4
图4是本发明实施方式4的陶瓷叠层RF器件的剖面图。在图4中，19是开孔型低介电常数低温烧结陶瓷体，15是高介电常数低温烧结陶瓷体，16是低介电常数低温烧结陶瓷体，17、18是结合树脂，2是多层配线导体，3是层间通路孔，4是半导体裸芯片，5是SAW滤波器，6是密封树脂，7是LGA。
与图3不同的是，替代了空腔型低温烧结陶瓷体，在最上层配置开孔型低介电常数低温烧结陶瓷体19，中间层配置高介电常数低温烧结陶瓷体15，下层配置低介电常数低温烧结陶瓷体16，在各低温烧结陶瓷体的结合面间配置有结合树脂17，在最下层上配置结合树脂18。
以下用图4说明上述结构的陶瓷叠层RF器件的工作原理。
多层配线导体2在开孔型低介电常数低温烧结陶瓷体19和高介电常数低温烧结陶瓷体15、低介电常数低温烧结陶瓷体16内形成内层电容和内层电感。在分别叠层一体烧结而成的各个低温烧结陶瓷体中形成的多层配线图形由铜或者银组成，在上述配线图形间需要的地方通过层间通路孔实现电气连接。
另外，结合树脂17、18是将包含无机填料和未硬化状态的热硬化性树脂的化合物加工成片状，再形成通孔，填入导电性树脂组成物的片状物体，将这些片状物体夹持入低温烧结陶瓷体19、15、16之间再通过热硬化形成一体。在陶瓷体的底面形成与外部连接的底面接头电极LGA7。
另外，半导体裸芯片4和SAW滤波器5在空腔内倒装，密封树脂6填入空腔内并覆盖这些半导体裸芯片4和SAW滤波器5。这些部件整体形成RF电路，具有例如RF叠层开关公用器等陶瓷叠层RF器件的功能。
这里和实施方式3最大的不同之处是，在最上层配置开孔型低介电常数低温烧结陶瓷体19，中层配置高介电常数低温烧结陶瓷体15，下层配置低介电常数低温烧结陶瓷体16，各低温烧结陶瓷体的结合面间配置有结合树脂17，最下层上配置有结合树脂18。
这样将低温烧结陶瓷体19、15、16分别叠层一体烧结，烧结后用结合树脂17连接，这样结合树脂可以吸收烧结时因热膨胀系数不同而引起的陶瓷体的弯曲。
空腔结构叠层一体烧结成型时，因为结构的上下不对称很容易弯曲。而本实施方式对提高腔体表面的平坦度非常有效，该平坦度对半导体裸芯片和SAW滤波器的装配是必不可少的。还有，在最下层上配置结合树脂可以提高接点强度，因此也可以减少坠落实验中的损伤。
另外，因为低介电常数低温烧结陶瓷体夹持住高介电常数低温烧结陶瓷体的结构，所以能根据电路的规模以最佳厚度形成适合形成高容量的电容或者低损失的共振器的高介电常数陶瓷体和适合形成低损耗的电感的低介电常数陶瓷体，使设计的自由度大幅度提高。
如上所述，实施方式4由相对介电常数不同的异类陶瓷体和结合树脂构成。即陶瓷体为相对介电常数不同的3种以上的异类陶瓷叠层体。最上层为相对介电常数小于10的空腔型低介电常数低温烧结陶瓷体，中间层是相对介电常数大于10的高介电常数低温烧结陶瓷体，下层的相对介电常数小于10的高介电常数低温烧结陶瓷体，低温烧结陶瓷体之间的结合面间和最下层上配有结合树脂这样的结构，这样提供了同时实现小型化和高性能化的陶瓷叠层RF器件。
另外，根据以上实施方式4，可以以各种形态统一移动电话等无线部的电路，例如，如果半导体芯片是复数个PIN二级管，SAW滤波器是不平衡输入平衡输出结构时，数字移动电话(全球移动通信系统，GSM)与DCS、或GSM与IMT2000的双波段机，或者在此机器上增加了用于个人移动通信系统(个人通信系统，PCS)的三波段机的天线开关可以和接受SAW滤波器统一在一起，从而实现器件的小型化以及通信机器本身的小型化。
另外，半导体芯片不限于PIN二级管，只要是开关，就可以和GaAs的FET等、或者低噪声放大器、混频器等调谐设备IC统一在一起。
实施方式5
图5是本发明实施方式5的陶瓷叠层RF器件的剖面图。在图5中，1是低温烧结陶瓷体，2是多层配线导体，3是层间通路孔，4是半导体裸芯片，5是SAW滤波器，6是密封树脂，7是LGA接点电极。图6是实施方式5的陶瓷叠层RF器件的仰视立体图，图6中的7与图5是同一个LGA。
另外，图7是实施方式5的陶瓷叠层RF器件上装配的SAW滤波器的放大剖面图。
以下用图5、6、7说明上述结构的陶瓷叠层RF器件的工作原理。
这里，相对介电常数大于10的高介电常数系列的陶瓷体可以用Bi-Ca-Nb-O系(相对介电常数为58)，但是不限于此，例如也可以用Ba-Ti-O系、Zr(Mg，Zn，Nb)-Ti-Mn-O系等陶瓷材料。另外，相对介电常数小于10的低介电常数系的陶瓷体，可以用硼硅酸铝玻璃系列(相对介电常数为7)，但是不限于此，也可以用镁橄榄石系列的陶瓷材料。
多层配线导体2在低温烧结陶瓷体1内形成内层电容和内层电感。在叠层一体烧结而成的低温烧结陶瓷体中形成的多层配线图形由银或者铜组成，在上述配线图形间需要的地方通过层间通路孔3实现电气连接。多层配线图形的各层图形用丝网印刷等方法形成，层间通路孔在介电体片中用穿孔机开孔并通过印刷等方法填入导电浆而形成。
另外，半导体裸芯片和SAW滤波器等高频器件在上述陶瓷体上倒装，在陶瓷体上面涂有密封树脂以覆盖上述复数裸芯片。在陶瓷体的底面如图6所示，形成和外部连接的接头电极LGA7。这些部件整体形成RF回路。具有例如RF叠层开关公用器的陶瓷叠层RF器件的功能。
如图7的放大图所示，在SAW滤波器5底面形成电极9，利用气密封树脂10密封，并通过在其外侧形成的结合用突起电极8与陶瓷体实现电气连接。
这里和已有实施例的很大不同之处在于，在UHF频带以上频率工作的半导体裸芯片和SAW滤波器裸芯片在平板状的陶瓷体上面倒装，在陶瓷体上面涂有密封树脂以覆盖上述复数裸芯片。半导体裸芯片是双极晶体管、FET、二极管、IC等，由硅或其他的化合物半导体组成。SAW滤波器是水晶、LiTaO3、LiNbO3等单晶压电基片，这些元件可以通过SBB或者是GGI(Gold to Gold Interconection)等突起连接方法倒装而成。
一般在300MHz以上的所谓UHF频带以上的频率中，带有包装的半导体会因为包装结构特有的导线和模型树脂而产生寄生阻抗，所以在高频不能很好地发挥半导体特有的性能。即会出现增益降低、频率数偏差加大或噪声特性恶化等。而且为了阻抗匹配需要很多的外加附加部件，从而出现部件数量增加，电路整体变大等缺点。
在本实施方式的结构中，由于使用裸芯片的半导体，完全不受包装结构特有的导线和模型树脂产生的寄生阻抗的影响。在装配中，通过突起连接等方法进行倒装，使得寄生阻抗成分很小，可以得到很好的高频性能。
即可以提高增益，减少频率偏差，改善噪声特性。还有，由于安装裸芯片，可以无视包装的大小，一般可以减小装配面积，实现器件的小型化，也几乎不需要外加部件。
还有，为了保护半导体裸芯片，本实施方式组成的陶瓷体上面全部涂布了密封树脂。一般半导体裸芯片受到其表面的硅氧化物和硅氮化物等绝缘体薄膜的保护，这里再用密封树脂涂层，进一步提高了可靠性。
还有，在陶瓷体的上面用密封树脂涂层可以使陶瓷叠层RF器件的上面平坦。这样可以得到适合利用装配机进行自动安装的表面组装器件(SMD)，作为高频部件非常容易操作。
另外，由于陶瓷体的底面的接头电极为LGA，所以容易实现多接点化，容易实现安装有上述半导体裸芯片和SAW滤波器的电路规模较大的复合器件。
还有，将利用树脂进行气密封的SAW滤波器倒装后，就可以将原来为了得到气密性而必须具备空腔结构包装的器件装配到平板上的基板上。如图5所示，这样很容易进行半导体裸芯片的一体化装配。
根据上述本实施方式，叠层一体烧结的低温烧结陶瓷体中，布有铜或者银形成的多层配线图形，各配线图形之间需要的地方配置有层间通路孔以实现电气连接。还有，在陶瓷叠层体低面形成LGA接点电极，在陶瓷体上面倒装有在UHF频带以上频率工作的半导体裸芯片和SAW滤波器，在陶瓷体上面涂有密封树脂以覆盖上述复数裸芯片。这样，作为器件可以得到很好的高频性能，实现器件的小型化，提高可靠性。而且可以提供适合利用装配机进行自动安装的表面组装器件(SMD)。
实施方式6
图8是本发明实施方式6的陶瓷叠层RF器件的剖面图。在图8中，11是空腔型低温烧结陶瓷体，2是多层配线导体，3是层间通路孔，4是半导体裸芯片，5是SAW滤波器，6是密封树脂，7是LGA。和图5不同的是，低温烧结陶瓷体1被空腔型低温烧结陶瓷体11替换。
以下用图8说明上述结构的陶瓷叠层RF器件的工作原理。
多层配线导体2在空腔型低温烧结陶瓷体11形成内层电容和内层电感。在叠层一体烧结而成的陶瓷体中形成的多层配线图形由银或者铜组成，在上述配线图形间需要的地方通过层间通路孔3实现电气连接。
多层配线图形的各层图形采用例如丝网印刷等方法形成，层间通路孔在介电体片中用穿孔机开孔并用印刷等方法填入导电浆形成。空腔也同样用穿孔机在介电片上开孔形成。半导体裸芯片4和SAW滤波器5在腔体内倒装，在此空腔体内填入密封树脂6，将半导体裸芯片4和SAW滤波器覆盖。
另外，在陶瓷体的底面形成和外部连接的底面接头电极LGA7。这些部件整体形成RF电路。具有例如RF叠层开关等陶瓷叠层RF器件的功能。
这里和实施方式5的很大不同之处在于，低温烧结陶瓷体1被空腔型低温烧结陶瓷体11所替代。空腔型结构保证不会有密封树脂6进入周围侧面的情况，由树脂外溢引起的变形很少。这样，减低了装配时出现辨别错误的情况。
另外，由于陶瓷体具有空腔结构，安装了半导体的周缘部的陶瓷体上也可以形成电极图形12。由此可以在有限的体积内有效地形成内藏电路，可以提高器件性能以及实现器件的小型化。
根据以上实施方式6，半导体是上部为凹部的空腔型，密封树脂填入上述空腔部，密封树脂不会进入周围侧面，由树脂外溢引起的变形很少。这样，可以提供不会在装配时出现辨别错误的陶瓷叠层RF器件。
还有，如图9所示，可以在陶瓷体的上面中的一侧形成空腔的凹部，在另一侧没有空腔凹部的地方形成阵列天线13，从而提高作为无线部电路的器件性能。
实施方式7
图10是本发明的实施方式7的陶瓷叠层RF器件的剖面图。在图10中，14、16是低介电常数低温烧结陶瓷体，15是高介电常数低温烧结陶瓷体，2是多层配线导体，3是层间通路孔，4是半导体裸芯片，5是SAW滤波器，6是密封树脂，7是LGA。与图5不同之处在于，利用三层的叠层取代了单一的低温烧结陶瓷体1，最上层为低介电常数低温烧结陶瓷体14，中间层是高介电常数低温烧结陶瓷体15，最下层是低介电常数低温烧结陶瓷体16。
以下用图10说明上述结构的陶瓷叠层RF器件的工作原理。
多层配线导体2在低介电常数低温烧结陶瓷体14、16以及高介电常数低温烧结陶瓷体15内形成内层电容和内层电感。在叠层一体烧结而成的异类叠层低温烧结陶瓷体中形成的多层配线图形由银或者铜组成，在上述配线图形间需要的地方通过层间通路孔实现电气连接。半导体裸芯片4和SAW滤波器5在上述陶瓷体上面倒装，并在陶瓷体上面涂有密封树脂以覆盖此半导体裸芯片4和SAW滤波器5。
在陶瓷体的底面形成和外部连接的底面接头电极LGA7。这些部件整体形成RF电路。具有例如RF叠层开关等陶瓷叠层RF器件的功能。
一般来说，高介电常数的陶瓷体中形成的条状线因为波长可以缩短，所以可以使条状线共振器的共振器长度反比于相对介电常数的平方根而缩短。因此适合做小型高Q值的条状线共振器。但是，条状线的特性阻抗通常很低。例如利用丝网印刷形成的最小线幅为100um、屏蔽线间隔是2mm的条状线的特性阻抗是20到30欧姆，因此实际上不可能形成50欧姆的线路。另一方面，因为相对介电常数高，可以容易地在很窄的面积上制作大容量值的内层电容。
另外，低相对介电常数陶瓷体中形成的条状线的波长虽然不能缩短太多，却很容易实现50欧姆以上的高特性阻抗，也容易形成内层电感。因为相对介电常数低，邻间的条状线之间的电磁结合量比较小，适合形成配线层。
这样，由于结合了在各层中都配有最优化电路元件的并具有2种以上相对介电常数的陶瓷体，因此可以同时实现小型化和高性能。另外，根据条状线的特性阻抗的关系，对于各层陶瓷体的相对介电常数，上层的相对介电常数应小于10，中间层的相对介电常数应大于10，而且最好在40到60范围内，最下层的相对介电常数应小于10。
这里，高介电常数低温烧结陶瓷体15被低介电常数低温烧结陶瓷体14与低介电常数低温烧结陶瓷体16所夹持，所以可以防止烧结时由于热膨胀系数不同而出现的陶瓷体的弯曲。另外，中间的高介电常数低温烧结陶瓷体15比其上下的低介电常数低温烧结陶瓷体14和低介电常数低温烧结陶瓷体16要厚，所以可以在中间的高介电常数低温烧结陶瓷体15内形成高Q值的条状线，从而减少电路的损失。
另外，一般来说，在低温烧结陶瓷体中，低介电常数的元件强度要高一些。本实施方式中，可以在低介电常数低温烧结陶瓷体上形成底面LGA电极，所以能够得到接点强度很高的器件。
根据上述实施方式7，陶瓷体为具有不同介电常数的异类陶瓷体叠层。另外，陶瓷体为具有不同介电常数的3层以上的异类陶瓷体叠层，最上层为相对介电常数小于10的低介电常数低温烧结陶瓷体，中间层为相对介电常数大于10的高介电常数低温烧结陶瓷体，最下层为相对介电常数小于10的低介电常数低温烧结陶瓷体。这样，可以提供同时实现小型化和高性能化的陶瓷叠层RF器件。
实施方式8
如图11所示，本发明的实施方式8的移动体通信机是安装有上述实施方式2的陶瓷叠层RF器件20的移动电话机等移动体通信机30。此移动电话机包括陶瓷叠层RF器件20，显示部32，以及通信部34。具体来说，在此移动电话机中安装的陶瓷叠层RF器件20如图1所示，上层为高介电常数系列的陶瓷体15，下面侧为低介电常数系列的陶瓷体14，在上下的陶瓷体14，15之间夹持热硬化性树脂的结合树脂17。还有，在2个陶瓷体14，15之间夹持的结合树脂17上，设有复数个填入了导电性树脂的穿通孔，以使上下的陶瓷体的各多层配线图之间实现电气连接。这样，与将2个具有不同介电常数的陶瓷体直接接触在一起的情况相比，可以减少2个陶瓷体之间产生的寄生电容。另外，下层侧的低介电常数的陶瓷体14的底面上设有插装栅列接点电极7。还有，在此陶瓷体14的底面与插装栅列接点电极7之间夹持有另一个热硬化性树脂的结合树脂18。这样可以提高器件的强度。
如上所述，移动电话机30中安装的陶瓷叠层RF器件20实现了小型化和高性能化，移动电话机也可以实现小型化和高性能化。还有，此移动电话机使用实施方式1的陶瓷叠层RF器件，但不限于此，也可以使用其他实施方式的陶瓷叠层RF器件。
根据以上的本发明，在各陶瓷体之间夹持热硬化性树脂片的结合树脂。与将具有不同介电常数的2个陶瓷体直接接触的情况相比，这样可以减少上下陶瓷体之间产生的寄生电容。另外，下层侧的陶瓷体的底面上设有插装栅列接点电极，在此陶瓷体的底面与插装栅列接点电极之间夹持另一热硬化性树脂片的结合树脂。这样可以提高器件的强度。
另外，根据本发明，可以将半导体裸芯片与SAW滤波器装入陶瓷叠层RF器件，从而可以实现器件的高性能化，小型化，低矮化，降低制造难度，提高可靠性，可以提供增大利用最优化电路设计组合多项功能时的综合性能的陶瓷叠层RF器件。

Claims (16)

1.一种陶瓷叠层器件，其特征在于：
是由具有通过层间通路孔实现电气连接的多层配线图形的第1陶瓷体、具有通过层间通路孔实现电气连接的多层配线图形的第2陶瓷体、在上述第1和第2陶瓷体之间夹持的热硬化性树脂片组成；
所述热硬化性树脂片上具有填入了导电性树脂的穿通孔以使所述第1陶瓷体的每个所述多层配线图形与所述第2陶瓷体的每个所述多层配线相互实现电气连接。
2.根据权利要求1所述的陶瓷叠层器件，其特征在于：所述陶瓷体是叠层一体烧结成的低温烧结陶瓷体。
3.根据权利要求1所述的陶瓷叠层器件，其特征在于：所述第1和第2陶瓷体与所述热硬化性树脂片通过热硬化形成一体。
4.根据权利要求1所述的陶瓷叠层器件，其特征在于：所述第1和第2陶瓷体的相对介电常数互不相同。
5.根据权利要求1所述的陶瓷叠层器件，其特征在于：增加了具有通过层间通路孔实现电气连接的多层配线图形的第3陶瓷体，以及在第2和第3陶瓷体之间夹持的热硬化性树脂片；所述第1陶瓷体的相对介电常数小于10，所述第2陶瓷体的相对介电常数大于10，所述第3陶瓷体的相对介电常数小于10。
6.根据权利要求5所述的陶瓷叠层器件，其特征在于：所述第1和第3陶瓷体的实际厚度相同，所述第2陶瓷体的厚度大于所述第1和第3陶瓷体。
7.根据权利要求1所述的陶瓷叠层器件，其特征在于：所述各陶瓷体的厚度互不相同。
8.根据权利要求1所述的陶瓷叠层器件，其特征在于：所述第2陶瓷体的与其他陶瓷体背向的面上设有插装栅列接点电极。
9.根据权利要求8所述的陶瓷叠层器件，其特征在于：所述第2陶瓷体与所述插装栅列接点电极之间夹持有热硬化性树脂片。
10.根据权利要求1所述的陶瓷叠层器件，其特征在于：半导体裸芯片和电极部与气密封装的表面弹性波滤波器在电极部相向配置状态下安装在所述第1陶瓷体的与所述第2陶瓷体背向的面内，上部涂有密封树脂。
11.根据权利要求1所述的陶瓷叠层器件，其特征在于：所述第1陶瓷体为上方带有凹部的空腔型陶瓷体；半导体裸芯片和表面弹性波滤波器在电极部相向配置状态下安装在所述第1陶瓷体的所述凹部的底面，上部涂有密封树脂。
12.根据权利要求1所述的陶瓷叠层器件，其特征在于：所述第1陶瓷体是带有开孔部的陶瓷；半导体裸芯片和表面弹性波滤波器在电极部相向配置状态下安装在组成所述第1陶瓷体的所述开孔部底面的所述热硬化性树脂片面内，上部涂有密封树脂。
13.根据权利要求12所述的陶瓷叠层器件，其特征在于：所述第1陶瓷体的相对介电常数小于10，所述第2陶瓷体的相对介电常数大于10。
14.根据权利要求10所述的陶瓷叠层器件，其特征在于：所述半导体裸芯片中包括有在超高频频带以上的频率工作的半导体裸芯片。
15.根据权利要求10所述的陶瓷叠层器件，其特征在于：所述半导体裸芯片中包括有PIN二极管。
16.根据权利要求10所述的陶瓷叠层器件，其特征在于：所述表面弹性波滤波器中有非平衡输入平衡输出的接点结构。
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