CN1194406A

CN1194406A - 具总线调停机制的高速处理器系统

Info

Publication number: CN1194406A
Application number: CN98100817.8A
Authority: CN
Inventors: 加藤周平; 佐野高一
Original assignee: SSD Co Ltd
Current assignee: SSD Co Ltd
Priority date: 1997-02-17
Filing date: 1998-02-16
Publication date: 1998-09-30
Anticipated expiration: 2018-02-16
Also published as: TW448363B; CN1148666C; US6070205A

Abstract

一种建于一单一半导体芯片上的具有总线调停机制的高速处理器系统。该处理器系统包含有,至少一个总线主控器、复数个总线及复数个总线副控器。每一总线包含有,一独立的地址总线、一独立的数据总线和个自的数据传输能力。每一总线主控器包含有复数个独立的总线接口,且该独立的每一总线接口与其中的一总线连接。每一总线副控器与具有相对应的数据传输能力的一总线连接。

Description

具总线调停机制的高速处理器系统

本发明是相关于包含有总线主控器、总线及总线副控器的建于单一半导体芯片上的处理器系统。特别是，具有复数个总线主控器和用来调停这些总线主控器之间对共用总线存取的调停机制的单片处理器系统。本发明可应用在有关如电视游戏机、通讯网路终端设备、个人数字信息助理、卡拉OK用机器、汽车导航器、育智玩具、学习教材机器、文字处理器、实用信息伺服器、厂房生产线等检查用机器、各种测量机器等的处理器系统。能够发送总线地址的一个功能块称为总线主控器，而总线副控器则是能够接收总线地址的。

近年来，处理器的性能显著提高。然而，并无明显地改进存储装置与其它外围设备的速度。传统的单一处理系统里，其中央处理器、存储器装置与其它外围设备分享一共用总线。中央处理器被用为总线主控器。而存储器装置与其它外围设备则为总线副控器。在这样的系统里，总线主控器与总线副控器之间速度上的差距，会滋生严重影响整个系统功能的问题。上述问题，在多处理器系统里变得更为严重。因为多处理器系统里有多个总线主控器，而这些总线主控器也必须共用单一的总线。近年来，即有提出数种解决此问题的研讨技术，并且也被工业界采用。一种普遍使用的技术是，个自的总线主控器引用更快的高速存储器或局部存储器。还有，另外一种解决此问题的方法是，在系统里拥有多个共用总线来增进在一个总线上的数据传输速度。已知的实例中，利用哈佛体系结构(Harvard Architecture)的处理器就是使用多个共用总线技术的一个范例。

哈佛体系结构是备有两个外部总线。其中一个总线仅作指令取得之用，而另外一个总线则仅作数据存取之用。每一个总线有一个独立的物理地址空间。在备有哈佛体系结构的处理器里，指令和数据是无法配址在同一物理地址空间内。所以，比常用的vonNeumann处理器更难以用程序来处理。

另外一个依复数个总线设计的例子为层式的总线系统，常见于个人电脑或工程上的工作站。目前，这类型的系统并没有设计在单一半导体芯片上的。然而，这类型的系统是可与本发明提出的系统相比较的好范例。图1是用于个人电脑上的一种层式的总线系统。如图所示，该总线系统中有复数个不同的数据传输能力的总线。一个总线的数据传输能力通常是由该总线周期速率及该数据总线的位宽的乘积来衡量。

以近年来常用的Intel Pentium处理器的PC/AT相容机为例。该系统有三种总线。其数据传输能力的规格一般如下所述：

●总线周期频率60MHz或66MHz及数据总线带宽64位的处理器外部总线。

●总线周期频率33MHz及数据总线带宽32位的外围元件连结(Peripheral Component Interconnect，PCI)总线。

●总线周期频率约10MHz及数据总线带宽8或16位的ISA总线。

该系统中，每一总线副控器根据其本身的存取速率与数据传输率，而与其中一种总线连接。动态随机存取存储器(Dynamic RandomAccess Memory，DARAM)等半导体存储器是与处理器外部总线连接，视频信号处理器(videl processor)等需要高速数据传输率的外围装置即与PCI总线连接，而磁性存储器等比较低速的数据传输率的外围装置则与ISA总线连接。

在这样一个架构中，含有Pentium处理器的总线主控器直接存取的仅有处理器外部总线。总线主控器如欲存取PCI总线及ISA总线，则需借助总线桥接单元(bridge unit)，如图1所示。该总线桥接单元包含有先进先出(FIFO)缓冲器，以供总线主控器经由PCI总线及ISA总线去存取一个较低速率装置的数据。假如一个系统，含有以浮点处理器单元(Floating Point Unit，FPU)或另外的中央处理单元为另外的总线主控器的话，则这些总线主控器与处理器外部总线连接。而这些总线主控器之间的总线调停仅对于处理器外部总线作调停处理。

上述系统有一项缺点，当总线主控器去存取一个在较低速度阶层的总线时，会浪费掉在较高速度阶层的总线的带宽。另一项缺点是，该总线桥接单元需备有复杂的电路和额外的存储器，如FIFO存储器。

从上述所研讨的已知技术里，可以了解，利用传统的多个总线的多处理器系统虽然可以消除总线主控器与总线副控器之间带宽问题的一部分。但是，如前所指出的多项缺点，传统的技术不适用于单片多处理器系统。单片多处理器系统还需要更有效率的总线结构。

在多处理器系统里，共用总线扮演重要的角色。总线主控器允许享用所有的总线副控器。假如在共用总线上的总线副控器是存储器装置的话，该存储器空间可自由地分配给这些总线主控器。然而，同样的会有总线存取的问题。假如总线主控器之间的总线调停未能有效处理，可能使整个系统的执行功能严重受损。为了使整个系统的执行功能免于恶化，该系统可能必须使用额外的存储器，例如局部的高速存储器。所以，在多处理器系统里急需建架一有效率的总线调停机制。以下描述己知技术里一些传统的总线调停机制，以及其优缺点。

总线调停系统的传统的方法包括菊花链(Daisy Chain)调停方法、统筹(pooling)调停方法及备有优先顺序编码/解码器的并列concurrent调停方法等。图2是图示一利用菊花链连调停方法实施的总线调停系统。如图所示，该总线系统中有复数个总线主控器A，B，C，...成串链式连接。此结构中，每一总线主控器在取得来自上层的总线主控器授与的一总线许可讯号后，即有存取一总线的权利。所以，当前述的上层总线主控器没有总线存取的要求，或是总线空出时，一总线主控器即可确保给予较其低层的总线主控器一总线许可讯号。换句话说，当一个或多个上层总线主控器有总线存取的要求时，或是总线正在被使用的期间，则在较低层的总线主控器就无法存取该总线。

菊花链式的总线调停结构可用简单的电路来完成，并且可依数据量的多少及其重要程度而预先设定每一总线主控器的优先顺序。但相对的，它也有如下的缺点：即，随着所菊花链的总线主控器的数量的增加，其调停器明显地延迟调停处理的时间，而使系统的执行功能恶化。并且，该调停器无法保证可以给予较低优先顺序的总线主控器有总线的使用周期。此外，每一总线主控器的优先顺序是固定的，不能因处理内容而改变它。

图3是利用备有优先编码/解码器的并列调停方法实施的总线调停系统。如图所示，所有的总线主控器A、B、C...N送出总线要求迅号到上述的优先编码/解码器。待空出总线后，该优先编码/解码器则依固定的优先顺序，保证将该总线许可迅号给予最高优先顺序的总线主控器。

此种方法的优先顺序，可依每一总线主控器即将处理的数据量的多少及其重要程度而预先设定。在其调停处理的结构里，调停处理的时间是固定的，与总线主控器的个数无关。然而，仍旧无法对较低优先顺序的总线主控器确保有总线的使用周期。此外，每一总线主控器的优先顺序是固定的，不能因处理内容而改变它。

依统筹方法实施的总线调停系统，可以确保对较低优先顺序的总线主控器给以总线的使用周期。其总线调停器周期性地检测所有总线主控器发出的每一总线要求迅号。每一总线主控器皆被检测。一旦检测到有一个主动的总线要求迅号时，该总线调停器即保证将该总线许可迅号给予该总线主控器。当每一总线主控器接到来自总线调停器的该总线许可迅号时，它都能存取一总线。

此系统可以确保对所有总线主控器给予总线的使用周期。每一总线主控器可以在某个时间周期取得一总线的许可。然而，其调停方法有明显的缺点，与菊花链调停方法类似，即当所串接的总线主控器个数增多时，其调停器明显地延迟调停处理的时间，而降低系统的执行效率。此外，每一总线主控器都有相同的优先顺序，而不管其对该总线存取的重要性。

上述所描述的任一调停系统中，总线周期是控制于被许可总线存取的该总线主控器。当一总线许可给予一个备有较低总线周期速率的总线主控器时，该较低总线周期速率即成为共同的总线周期。这也是整个系统执行效率被降低的主要原因。所以，多处理器系统还需备一有效率的总线调停机制来克服这项缺点。

本发明的提出是针对上述的高速处理系统的缺点与低效率。其主要目的是提供一个新的高速处理器系统体系结构。其第二目的是提供给该高速处理器系统一个有效率的总线调停机制。

根据本发明，其高速处理器系统包含有复数个总线，每一总线具有个自的数据传输能力。在该高速处理器系统中，有一个以上的总线主控器及复数个总线副控器。每一总线主控器由复数个独立的总线接口，而与所有的共用总线连接。且每一总线副控器与具有相对应的数据传输能力的一个共用的总线连接。

本发明的结构使处理器系统可免于因为较低速的总线副控器，而使整个执行功能受损害。所以，本发明的一个目的是提供给高速处理器系统一个有效率的总线调停机制，而能使总线的使用达到最佳化。

如图1所示的传统的层式的总线系统，其总线桥接单元通常使用复杂的控制电路和FIFO存储器。此外，当一总线主控器存取一较低层的总线时，较高层的总线的带宽就被浪费了。根据本发明提出的系统，没有总线带宽会被浪费掉。因为一总线主控器有复数个至所有总线的独立的总线接口，且该总线主控器无需穿过其他总线，即可直接存取任一总线。当一总线主控器正在存取一总线时，它也释出其他共用的总线。并且，该总线接口的大小远小于示于图1的总线桥接单元。

本发明的另一目的是提供一个高速处理器系统体系结构。该结构将共用总线的复数个物理地址空间，转换到给一总线主控器的单一化的逻辑地址空间。此结构适用于以常用的von Neumann处理器为总线主控器的微处理器系统里。与哈佛体系结构的处理器相比，该微处理器系统能够存取连接在任意共用总线的存储器内的指令和数据。

此外，本发明的系统可用简单的电路来完成。本发明的又一个目的是提供一个总线调停结构，且当总线主控器的个数增加时，该调停结构不会延迟调停处理的时间。另一个目的是，提供一个对每一个总线主控器确保在一指定时间内可许可总线存取的总线调停机制。

另一个目的是，提供一个可依每一总线主控器即根据处理的数据量的多少及其重要程度而预先设定每一总线主控器的优先顺序的总线调停机制。并且，根据本发明的系统，对于总线主控器的优先顺序提供两种模式。一种是固定的，另一种是可程序化的。可程序化的模式里，系统使用者可依交易处理情况随机来改变该优先顺序，以使总线的使用达到最佳化。

此外，本发明的总线调停器是以一总线周期为单位来调停共用总线的存取。此总线调停器对一总线主控器许可总线周期时是一个一个的总线周期给予的。并且，该调停器始终在目前的总线周期结束的时刻，来决定哪一个总线主控器可以使用下一个总线周期。也即，该总线带宽绝不会仅仅因为处理调停，而就浪费掉。所以，总线的使用始终是最有效率的。

现配合下列图式、详细说明以及专利申请范围，将上述及本发明的其他目的与优点详述于后。

图1是用于个人电脑上的一种层式的总线系统。

图2是利用菊花链调停方法实施的一传统总线调停系统。

图3是利用备有优先编码/解码器的并列调停方法实施的一传统总线调停系统。

图4是本发明的高速处理器系统的系统原理图。

图5是本发明总线调停系统的一个实施例的原理图。

图6是本发明的总线调停系统的另一个实施例的原理图。其中，存储于优先顺序信息存储装置的优先顺序信息是可程序化的。

图7是本发明的总线调停系统的另一个实施例的原理图。其中，可选择的固定的及可程序化的优先顺序信息是存储于优先顺序信息存储装置。

图8是本发明的具总线调停机制的高速处理器系统的一个实施例。

图9是依据本发明的中央处理单元的方块示意图。

图10是依据本发明的中央处理单元的逻辑地址空间的存储器映像模式1。

图11是依据本发明的中央处理单元的逻辑地址空间的存储器映像模式2。

图12是图9中来自中央处理单元的第一总线存取程序的时序图的一个例子。

图13是图9中来自中央处理单元的第二总线存取程序的时序图的一个例子。

图14是依据本发明的第一总线调停器的方块示意图

图15是图14的第一总线调停器的优先顺序信息的排列的一个例子。

图16是图15的每一总线的优先顺序信息的分配的一个例子。

图17是图14中第一总线调停器的总线调停程序的时序图的一个例子。

图18是图14中第一总线调停器的总线调停程序的时序图的另一个例子。

图19是依据本发明的第二总线调停器的方块示意图。

图20是本发明的一总线周期长度控制器的方块示意图。

图21是图19中第二总线调停器的总线调停程序的时序图的一个例子。

图22是图19的第二总线调停器的优先顺序信息的排列的一个例子。

以下细述本发明的具总线机制的高速处理器系统的结构。并且，一起描述本发明的主要特征。然后，配合图示将多个较佳实施例详述于后。必须一提的是，本发明的一个主要特征为，其高速处理器系统是建于一单一半导体芯片上。并且适用于以下提及的系统的任意结构单元。

如图4所示，本发明的高速自理器系统包含有复数个总线10、11，...等。每一总线有一独立的地址总线及一独立的数据总线，以达成为该总线设计的数据传输能力。如图4所示，该系统至少有一个总线主控器1，2。每一总线主控器由复数个独立的总线接口，而直接连接于所有的总线。因此一总线主控器与所有的总线之间是直接连接，就不需要有图1所示的层式的总线系统通常所使用的总线桥接单元。所以，本发明的高速处理系统可以用相当精简的电路完成。本发明的高速处理器系统也包含了复数个总线副控器20，21，...等。每一总线副控器与具有相对应的数据传输能力的一总线连接。

本发明另一个特征为，每一总线的物理地址空间可以被转换到给一总线主控器的单一化的逻辑地址空间的一个特定区域。特别地，该总线主控器还包含一逻辑地址产生器、一逻辑地址解码器及一逻辑地址调整器。该逻辑地址产生器发出逻辑地址。逻辑地址解码器则将所发出的逻辑地址解码，并且决定所发出的逻辑地址对应到哪一个物理地址空间。逻辑地址调整器将所发出的逻辑地址转译到对应的总线的物理地址。

为了达到有效的总线使用效率，本发明的系统可以使用一种总线周期控制机制。假如一共用总线的实体地址空间被分割成复数个区域，且每一区域有不同的总线周期速率，则具有不同速率的总线副控器可以定址在不同的地址区域。如此可令共用总线免于浪费时间。

此外，本发明的高速处理器系统还包含有一总线周期长度控制器，其依据总线存取所对应的地址空间区域，来控制总线周期长度。该总线周期长度控制器包含有复数个总线周期长度信息存储装置、一总线周期长度信息选择器及一总线周期结束检测器。总线周期长度信息存储于总线周期长度信息存储装置，且总线周期长度信息选择器选取某一总线周期长度信息，而该被选取的总线周期长度信息是以哪一个地址空间区域被存取为基准。总线周期结束检测器依据被总线周期长度信息选择器选取的总线周期长度信息，来检测一总线周期是否结束了。

本发明的高速处理器系统另一个特征为，该系统提供一共用总线，来处理总线主控器与较高速的总线副控器之间的数据传输和交换。并且也提供另一共用总线，来处理总线主控器与较低速的总线副控器之间的数据传输和交换。

本发明的高速处理器系统可以包含中央处理单元，将其视为总线主控器之一，且该总线副控器可以至少包括一音效控制器，来处理声音的事务处理和语音讯号的产生。此外，该系统可以至少再包含一图形控制器，视为总线副控器之一，来处理图形上的事务处理和视频讯号的产生。

接下来是关于本发明的拥有复数个总线主控器的高速处理器系统里总线调停机制的另一个主要特征。根据本发明，该高速处理器系统包含有复数个独立的总线调停器，用来调停总线主控器对各共用总线的存取。此外，当一总线主控器正在存取一共用总线时，它也释出其他共用的总线，以供其他总线主控器的存取。

根据本发明，包括在总线主控器里的总线接口还包含有三态缓冲器，其是控制是否将地址输出至该共用地址总线；双向三态缓冲器，其是控制是否将数据连接至共用数据总线；及一控制装置，其是根据总线调停器所发出的总线许可讯号，来控制三态缓冲器和双向三态缓冲器。

并且，每一独立的总线调停器在目前的总线周期结束的时刻，决定哪一个总线主控器可以使用下一个总线周期。然后该总线调停器确保给予该被允许使用此总线周期的总线主控器，一个总线许可讯号。所以，该总线可以在任何时刻被总线主控器存取，并且避免总线周期仅作处理调停之用。

根据本发明，该总线调停机制的调停程序包含下列步骤：

a.每一总线主控器发出一与时钟脉冲周期同步的总线要求讯号。

b.该总线调停器在目前的总线周期结束时刻，决定哪一个总线主控器可以使用下一个总线周期。

c.该总线调停器确保给予该被允许使用此总线周期的总线主控器一个总线许可讯号。

本发明的总线调停机制的特征为，该总线调停器包含有复数个优先顺序信息存储装置，每一优先顺序信息存储装置存储一组所有总线主控器的优先顺序信息。在每一总线周期中，将以复数个优先顺序信息存储装置作连续的循环，从中选出一组的优先顺序信息。当一个以上的总线主控器同时要求总线的存取时，总线调停器依据该组被选出的优先顺序信息，而决定出哪一个总线主控器可以去存取该总线。

根据本发明，每一总线调停器还包含有复数个优先顺序信息存储装置、一优先顺序信息选择器及一总线许可产生器。优先顺序信息存储装置存储一组优先顺序信息。每一组优先顺序信息决定所有总线主控器存取总线的优先顺序。在每一总线周期中，优先顺序信息选择器将以优先顺序信息存储装置作连续的循环，从中选出一组的优先顺序信息。总线许可产生器依据由优先顺序信息选择器选出的优先顺序信息，而发出一总线许可讯号给予已经发出总线要求讯号的所有总线主控器中，而具有最高优先顺序的总线主控器。所以，该最高优先顺序的总线主控器可以拥有一总线周期去存取要求的总线。

图5是本发明的高速处理器系统的总线调停机制的概念图。如图所示，n个总线主控器A1、A2、A3、...A n与共用总线1连接。每一总线主控器可以发出一总线要求讯号给总线许可产生器2。该总线许可产生器2对各总线主控器确保给予一总线许可讯号。并且，m个优先顺序信息存储装置B1，B2，B3，.....Bm各与优先顺序信息选择器3连接。总线周期计数器4提供一计数值给该优先顺序信息选择器3，且由该优先顺序信息选择器3依据该计数值去选择取一组优先顺序信息，并将其送出至该总线许可产生器2。

调停方法运作如下。任何一组优先顺序信息存储装置B1、B2、B3、...Bm各存储一组总线主控器的优先顺序信息。在每一总线周期中，优先顺序信息选择器以优先顺序信息存储装置作连续的循环，从中选出一组的优先顺序信息，然后，依据该组被选出的优先顺序信息，而许可一总线存取，给予具最高优先顺序的总线主控器(A1、A2、A3、...An中的一个)。假如最高优先顺序的总线主控器没有总线存取要求，则可许可给予第二优先顺序的总线主控器。假如第二优先顺序的总线主控器没有总线存取要求，则许可给予第三优先顺序的总线主控器。如此进行下去，得到总线许可讯号后，该总线主控器就可以拥有一总线周期去存取该总线。

为了能动态地使总线使用率达到最佳化，优先顺序信息必须是可程序化的。图6是本发明的总线调停系统的概念图。其中，存储于优先顺序信息存储装置的优先顺序信息是可程序化的。

此外，本发明的总线调停机制可以在一个系统里有两种优先顺序信息存储模式。一种为固定模式，而另一种为可程序化模式。固定/可程序化交换装置选取要使用的模式。根据本发明，总线调停器可以包含复数个固定优先顺序信息存储装置，每一个存储一组固定的优先顺序信息；复数个可程序化优先顺序信息存储装置，每一个存储一组可程序化的优先顺序信息；以及一个固定/可程序化交换装置，来选择固定优先顺序信息存储装置或是可程序化优先顺序信息存储装置。

图7是本发明的高速处理器系统的总线调停机制的概念图。其中有复数个固定优先顺序信息存储装置(B1，B2，B3，...Bm)及复数个可程序化优先顺序信息存储装置(B1’，B2’，...Bm’)。固定优先顺序信息存储装置的个数与可程序化优先顺序信息存储装置的个数相同。经由固定/可程序化交换装置C来交换这两种模式的优先的优先顺序信息存储装置。

如图7所示，可程序化优先顺序信息存储装置B1’B2’，…Bm’及固定/可程序化交换装置C连接至共用总线1。连接至共用总线1的总线主控器可以存取可程序化优先顺序信息存储装置和固定/可程序化交换装置C。假如一总线主控器能够将数据写入共用总线，则它可存取这些存储装置和交换装置。图5，6，和7是说明一单一总线调停器机制。然而，本发明的高速处理器系统可以是多个总线，且每个总线有它独自的总线调停器和数据传输能力。例如，该系统可以包含一个第一总线，来处理总线主控器与较高速的总线副控器之间的数据传输和交换。并且也提供一个第二总线，来处理总线主控器与较低速的总线副控器之间的数据传输和交换。此种环境下，第一调停器和第二调停器将分别处理第一和第二总线。

图8是说明本发明的具总线调停机制的高速处理器系统的一个实施例。在本实施例中，高速处理器系统包含有第一和第二总线及复数个总线主控器。这些总线主控器包括一中央处理单元1301、一图形处理器1302、一音效处理器1303及一直接存储器存取(DMA)控制器1304，所有这些总线主控器皆连接至这两个总线。该高速处理器系统也包含有复数个总线副控器。这些总线副控器包括一内部存储器1305、一输入/输出控制电路1308、一个通用计时器1309、一个模/数(A/D)转换器1310及一随意的DRAM刷新控制器1315，所有这些总线副控器都连接至第一总线。第一总线调停器1306和第二总线调停器1307分别处理第一和第二总线的调停。该处理器系统也包括一锁相回路电路1311、一时钟脉冲驱动器1312、一低电压检测器1313及一外部存储器接口电路1314。

第一总线包含有一第一地址总线及一第一读/写讯号1316，和一第一数据总线1317。第二总线包含有一第二地址总线及一第二读/写讯号1318，和一第二数据总线1319。第二地址总线及第二读/写讯号1318经由外部存储器接口电路1314都连接于一外部地址总线及一外部读/写讯号1320，且第二数据总线1319经由外部存储器接口电路1314连接于一外部数据总线1321。

第一及第二总线都备有总线调停讯号。图8中第一总线调停讯号包含有第一总线要求讯号及第一总线许可讯号。图8中第二总线调停讯号包含有第二总线要求讯号、第二总线许可讯号及一第二总线周期结束讯号。

如图8所示，复数个外部装置连接于该处理器系统。为使系统功能正常运作，本处理器系统至少包括一个以上的外部只读存储器(ROM)1322，作为一个第二总线副控器；一个以上的外部随机存取存储器(RAM)1323，也是作为一个第二总线副控器；一个石英振荡器1324；以及一个随意的而保持静态随机存储器(SRAM)的数据所备有的电路。

中央处理单元1301是一8位的微处理器。依照存储在存储器的软件，来执行各种指令及控制整个系统。有一24位的地址总线以及一8位的数据总线，以提供给该中央处理单元。

图形处理器1302是执行图形上的事务处理，以及产生配合视频显示器的影像合成讯号。一个视频显示器的屏幕是由二维的像素组合成的。图形学上有两种的元素。一种称为文本屏幕，另一种称为子图形。一组像素的集合，以后称为字符。文本屏幕是由二维的字符的集合组合成的，该屏幕大小足以含盖整个视频显示器的屏幕。一个子图形由一个字符组合成，且在视频显示器上是可以重置的。本实施例中的，最大可显示两个文本屏幕和256个子图形。而图形处理器可产生NTSC标准及PAL标准的视频显示器用的影像合成讯号。

音效处理器1303是执行音效的事务处理，以及产生声音讯号。该声音讯号是脉冲编码调制(PCM)数据流，经由音调转换及振幅调制所合成的。该振幅调制有两种功能。一种是由中央处理单元1301控制的音量控制功能。另一种为如钢琴、鼓声等乐器波形的重现而所具备的包抱控制功能。

DMA控制器1304即负责自外部ROM1322或外部RAM1323送到内部存储器1305的数据传输的工作。内部存储器1305包含有掩膜ROM及SPAM或DRAM，依其需要而定。假如SRAM需维持数据的话，则在本处理器外部设备需备有电池1325。假如含有DRAM的话，则需有定期刷新该存储器，以维持在DRAM内的内容。

第一总线调停器1306是调停第一总线的存取。该调停器接收与第一总线连接的各总线主控器的第一总线要求讯号，并依第一总线的优先顺序信息来决定被允许在下一个总线周期存取该总线的总线主控器。该调停器对该总线主控器确保给予总线许可讯号。在本实施例中，该调停程序在一个总线周期内完成，且一个总线的总线周期相当于时钟脉冲讯号的1个周期。

第二总线调停器1307是调停第二总线的存取。该调停器接收与第二总线连接的各总线主控器的第二总线要求讯号，并依第二总线的优先顺序信息来决定被允许在下一个总线周期存取该总线的总线主控器。该调停器对该总线主控器确保给予总线许可讯号。在本实施例中，该调停程序也是在一个总线周期内完成。然而，在第二总线里，一个总线周期相当于2-8个时钟脉冲周期。

输入/输出控制电路1308是处理高速处理器与外部装置之间的通讯。一般计时器1309是根据应用软件所设定的时间区间，来控制对中央处理单元1301的中断要求讯号。模/数转换器1310是将模拟电压输入讯号转换成数字讯号。

PLL电路1311是由锁相回路构成。PLL电路产生高频时钟脉冲信号，且其频率为由外部的石英振荡器1324所送出的一个输入讯号的M/N倍(N、N为整数)。时钟脉冲驱动器1312加强由PLL电路1311所产生的时钟脉冲讯号的强度，以将该时钟脉冲讯号分配给各功能块。

低电压检测器1313是监视系统的电源电压。当系统电源电压低于一个预定的电压时，即确保给予一检测讯号，以复位该PLL电路1311和整个系统。此外，当电源电压低于一个预定的电压时，低电压检测器1313触发电池备份控制讯号，以保持SRAM的内容。

外部存储器接口1314包含有将第二总线连接至外部总线的接口电路，一个第二总线周期长度控制器及一个存储器映像模式控制寄存器。两种存储器映像模式可供存储器映像模式控制寄存器选择。被选出的存储器映像模式适用于所有的总线主控器。每一种模式里，该外部总线的地址空间分成区域A和区域B。根据物理存储器存取速度，这两个区域的总线周期长度(2-8个周期)可以独立设定。

DRAM刷新控制器1315周期性地要求第一总线的存取。其为一享有特权的总线主控器。当该刷新控制器要求时，第一总线调停器为其保留一总线周期允许其使用第一总线，以控制该DRAM执行刷新程序。

如前所述，第一总线包含有16位的第一地址总线，第一读/写讯号和8位的第一数据总线。该第一总线处理在处理高速处理器里功能块与高速半导体之间数据传输和交换。第二总线包含有24位的第二地址总线，第二读/写讯号和8位的第二数据总线。该第二总线处理总线主控器与较低速的总线副控器之间的数据传输和交换。

在处理高速处理器里，图形处理器1302、音效处理器1303、DMA1304、输入/输出控制电路1308、一般计时器1309、模/数A/D转换器1310等是具有对中央处理单元发出中断要求讯号的功能。

图9是依据本发明的中央处理单元的方块示意图。根据本发明，中央处理单元是构成本发明的高速处理器系统的总线主控器之一。该中央处理单元能够对第一或第二总线发出独立的总线要求讯号，然后一直等待来存取该总线直到它收到一总线许可讯号为止。

如图9所示，中央处理单元包含有一中央处理单元核心50、一地址解码器51、一第一总线接口控制器52、一第二总线接口控制器53及一时钟脉冲控制器54。同时它也有两组三态缓冲器55，60、两组双向三态缓冲器56，61、一外围功能块57、一内部地址总线及一内部读/写讯号58和一内部数据总线59。

中央处理单元核心50依据存储在存储器的软件来执行各种指令及控制系统。依自时钟脉冲控制器54输入至中央处理单元的时钟脉冲讯号而同步执行。并且，处理该24位地址总线及内部读/写讯号58和8位内部数据总线59运作，将其作为总线接口讯号。并且，它也输出与本身的总线周期同步的存取有效讯号。在中央处理单元的内部周期期间，该存取有效讯号为不主动状态。该讯号通知该外部功能块，中央处理单元的该总线接口讯号为无效。

内部地址总线及内部读/写讯号58，和内部数据总线59是直接连接于中央处理单元核心50。而中央处理单元核心50不与第一总线及第二总线连接。以下，内部地址总线的空间视为中央处理单元的逻辑地址空间。

外围功能块57包含有一乘法器、一桶状移位器、内部向量寄存器和一中断要求讯号状态寄存器。此外，包含有以六个中断要求讯号为输入讯号的逻辑或功能。来自逻辑或功能的输出讯号送至中央处理单元核心50，视为一单一化的中断要求讯号。

地址解码器51将逻辑地址讯号解码。该逻辑地址空间包含有第一总线地址空间、第二总线地址空间和外围功能方块空间。根据已解码的地址信息、地址有效讯号以及从外部存储器接口(未示于图9)被送出的存储器映像模式控制讯号，来决定哪一个地址空间是该中央处理单元核心正尝试去存取的。假如是存取第一总线的区域，地址解码器51即发出第一总线区域选择讯号，此讯号送至第一总线接口控制器52。假如是存取第二总线的区域，地址解码器即发出第二总线区域选择讯号，此讯号送至第二总线接口控制器53。假如是存取外围功能块区域，或是该存取有效讯号是无效的话，则该中央处理单元不对第一总线或第二总线作总线存取。

第一总线接口控制器52是依据自地址解码器51传来的第一总线区域选择讯号，而产生第一总线要求讯号，此要求讯号送至第一总线调停器。第一总线接口控制器确保给予第一总线要求迅号，直到其收到来自第一总线调停器的第一总线的许可讯号为止。第一总线调停器仅以一时钟脉冲周期去确保给予第一总线许可讯号。在此一时钟脉冲周期期间，第一总线接口控制器52确保给予一控制讯号，以使三态缓冲器60及双向三态缓冲器61能运作。

第二总线接口控制器53是依据自地址解码器51传来的第二总线区域选择讯号，而产生第二总线要求讯号，此要求讯号送到第二总线调停器。第二总线接口控制器确保给予第二总线要求讯号，直到其收到来自第二总线调停器的第二总线的许可讯号为止。中央处理单元自接收第二总线许可讯号起，直到其收到第二总线周期结束讯号的期间，中央处理单元被允许存取该第二总线。这段期间，第二总线接口控制器53确保给予一控制讯号，以使三态缓冲器55及双向三态缓冲器56能运作。

时钟脉冲控制器54是根据来自第一总线接口控制器52或第二总线接口控制器53的处理器等待控制讯号，来控制对中央处理单元核心50送出或停止供应一时钟脉冲讯号。

三态缓冲器60是根据来自第一总线接口控制器52的控制讯号，控制是否将内部地址及内部读/写讯号的较低16位，输出至第一地址总线及第一读/写讯号。换句话说，此三态缓冲器60控制是否输出该17位的讯号。

三态缓冲器55是根据来自第二总线接口控制器53的控制讯号，控制是否将24位的内部地址及内部读/写讯号58，输出至第二地址总线及第二读/写讯号。换句话说，此三态缓冲器55控制是否输出该25位的讯号。

双向三态缓冲器61是根据来自第一总线接口控制器52的控制讯号，控制是否将内部数据总线59与第一数据总线连接。拘句话说，此双向三态缓冲器61控制是否连接该8位的讯号。

双向三态缓冲器56是根据来自第二总线接口控制器53的控制讯号，控制是否将内部数据总线59与第二数据总线连接。换句话说，此双向三态缓冲器56控制是否连接该8位的讯号。

以下说明中央处理单元的地址空间。本中央处理单元核心50备有24位的地址讯号。所以地址空间的大小有16兆字节。以中央处理单元核心50所执行的软件来看，此即为逻辑地址空间。第一总线有16位的地址讯号。对应的地址空间的大小有64K字节。第二总线有24位的地址讯号，所以地址空间的大小有16兆字节。第二总线的地址空间分为两个区域。一个称为第二总线区域A，而另一个称为第二总线区域B。每一个总线区域可以有独立的总线周期长度。

本实施例中，第一总线物理地址空间与第二总线物理地址空间被分配在中央处理单元核心50的逻辑地址空间内。中央处理单元核心50在每次存取时，即选择其中一物理地址空间。未被中央处理单元核心50选择的物理地址空间，其它总线主控器则可使用。

该中央处理单元有两种存储器映像模式，分别图示于图10和图11。一种称为存储器映像模式1。另一种称为存储器映像模式2。此两种模式，可以用外部存储器接口内的记忆映像模式控制寄存器来交替。

存储器映像模式控制寄存器(未示于图中)连接于第一总线，且连接于该第一总线的总线主控器可以存取此控制器。被选到的存储器映像模式适用于所有的总线主控器。

中央处理单元核心50所发出的一24位的地址分为一低阶16位的地址和一高阶8位的地址。其中高阶的8位的地址空间称为存储区地址。所以16兆字节的逻辑地址空间分割成256个存储区，称为存储区00H至FFH(此后，H表示十六进位)。每一存储区大小为64K字节。应注意的是，存储区00H的地址FFFFH与存储区01H的地址0000H不相邻。明确的图示如图10及图11，存储区00H至FFH平行排列。

以下就存储器映像模式1和2加以说明。图10是说明存储器映像模式1的存储器映像。图10的设计中，外围功能块57的地址空间对应于每个存储区(00H至FFH)的逻辑地址空间00FEH、00FFH及7FF0H至7FFFH。

下列描述中，该逻辑地址可以用ABH：CDEFH的格式来表示，其中ABH表示存储区地址，而CDEFH表示在存储器存储区里的存储器地址。例如，00H-FFH：8000H-FFFFH表示存储区00H至FFH的地址8000H至FFFFH。

第一总线的物理地址空间的64K字节物理地址空间0000H-7FEFH(00FEH及00FFH除外)对应于中央处理单元核心的逻辑地址空间的每个存储区(00H至FFH)里的存储器地址0000H至7FEFH(00FEH和00FFH除外)。中央处理单元核心不能存取第一总线的物理地址空间7FFOH-FFFFH。

如上所述，外围功能块及第一总线物理地址空间分配到逻辑地址空间里的每个存储区。换句话说，逻辑地址00H：0000H或01H：0000H对应到相同的第一总线的物理地址0000H。

中央处理单元核心仅能存取第二总线的物理地址空间XX8000H至XXFFFH，其中，XX代表两个从00H至FFH的十六进位的数。每一个可存取的物理地址ABCDEFH对应到逻辑地址ABH：CDEFH。第二总线区域A的逻辑地址空间为00H-7FH：8000H-FFFFH，且第二总线领域B的逻辑地址空间为80H-FFH：8000H-FFFFH。

图11说明存储器映像模式2的存储器图。图11的设计中，外围功能块57的地址空间于从00H至7FH的每个存储区的逻辑地址空间00FEH、00FFH及7FF0H至7FFFH。

第一总线的物理地址空间的64K字节物理地址空间0000H-7FEFH(00FEH及00FFH除外)对应于中央处理单元核心的逻辑地址空间的存储区00H至7FH里的每个存储区的存储器地址0000H至7FEFH(00FEH和00FFH除外)。中央处理单元核心不能存取第一总线的物理地址空间7FF0H-FFFFH。

从008000H～00FFFFH到7F8000H～7FFFFFH的第二总线的物理地址空间对应到逻辑地址空间00H～7FH：8000H～FFFFH的逻辑地址空间。且第二总线的物理地址空间800000H～FFFFFFH对应到逻辑地址空间80H～FFH：0000H～FFFFH。第二总线区域A的逻辑地址空间为00H～3FH：8000H-FFFFH及80H～BFH：0000H～FFFFH。且，第二总线区域B的逻辑地址空间为40H～7FH：8000H～FFFFH及C0H～FFH：0000H～FFFFH。中央处理单元核心不能存取第二总线的自000000H～007FFFH至3F0000H～3F7FFFH的物理地址空间。

所以，上述第一总线约32K字节组的物理地址空间与第二总线的8兆字节(模式1)或12兆字节(模式2)被映像到逻辑地址空间。所以，被中央处理单元核心执行的软件可以连续地来处理这两个物理地址空间，当其为一单一化的地址空间。

又，因为对于每次的总线周期，外围功能块、第一总线和第二总线只有其中之一被选出，故中央处理单元核心不能同时占有第一总线和第二总线。也即，在中央处理单元核心存取其中之一总线的期间，别的总线主控器也可存取其他总线。

图12是图9中来自中央处理单元的第一总线存取程序的时序图的一个例子。在图12的例子里，一个总线周期等于一个时钟脉冲周期。在该中央处理单元里，中央处理单元核心50的一个总线周期至少费时3个时钟脉冲周期。比第一总线的一个总线周期还要长，因为第一总线调停程序在总线周期内完成，而此总线周期等于一个时钟脉冲周期。所以，需要有图21所示的时序控制来完成第一总线调停程序的功能。

中央处理单元核心与一个中央处理单元的时钟脉冲周期同步。中央处理单元核心的一个总线周期也等于中央处理单元的时钟脉冲周期。中央处理单元核心与一个收到中央处理单元时钟脉冲的讯号同步，发出一个逻辑地址。该地址解码器根据该发出的逻辑地址、地址有效讯号及存储器映像模式信息，来决定是否来自该中央处理单元核心的存取的总线有对应到第一总线。假如该总线对应到第一总线，则第一总线地址接口控制器依据来自该地址解码器的第一总线区域选择讯号，产生一个第一总线要求讯号给第一总线调停器。

第一总线调停器是对已经发出第一总线要求讯号的每一个总线主控器，来调停其对第一总线的存取。该调停器决定哪一个总线主控器可以使用该下一个总线周期。第一总线调停器对被允许使用总线周期的总线主控器确保给予第一总线许可讯号。该总线调停器只用一个时钟脉冲周期，来确保给予该总线许可讯号。每一总线主控器只有当它收到第一总线许可讯号时，才能够使用第一总线。没有两个总线主控器可以同时使用第一总线。

时钟脉冲控制器是控制对中央处理单元核心送出或停止供应一时钟脉冲讯号。当该中央处理单元正在等待第一总线许可讯号时，该时钟脉冲控制器停止供应该控制讯号以保持住该中央处理单元的行为。当该中央处理单元取得第一总线许可讯号时，该时钟控制器恢复供应该控制讯号，并且释放该中央处理单元。

当该中央处理单元被授予第一总线存取的许可后，该中央处理单元将地址高速器转译的内部地址输出至第一地址总线。内部读/写讯号也被输出而成为第一读/写讯号。

当中央处理单元对第一总线执行一数据写入的运算时，该中央处理单元将内部数据讯号输出至第一数据总线。为了避免输出数据在第一数据总线上有讯号的冲突，所以，当时钟脉冲讯号在低电平时，该中央处理单元不输出数据。当中央处理单元执行一个从第一总线的数据读出的运算时，该中央处理单元提取该第一数据讯号，并置于内部数据总线。该中央处理单元核心在中央处理单元时钟脉冲的下降沿时，去提取该数据讯号。

图13是图9中来自中央处理单元的第二总线存取程序的时序图的一个例子。第二总线的一个总线周期相当于2-8个时钟脉冲周期。第二总线调停器在每个总线周期调停包括中央处理单元的各总线主控器之间对第二总线的存取。各总线主控器的总线周期期间长度是由外部存储器接口(未予图示)里的总线周期长度控制寄存器来控制。该总线周期长度控制寄存器与第一总线连接，使中央处理单元经由第一总线能够控制该总线周期长度控制寄存器。

第二总线的地址空间由两个部分组成，第二总线区域A及第二总线区域B。每个总线区域有一个独立的总线周期长度寄存器。所以，每个总线区域可以有独立的总线周期长度。简单地说，在图13的范例中，每个总线主控器正在存取的区域的一个总线周期长度，始终固定为4个时钟脉冲周期。

中央处理单元核心与该中央处理单元的时钟脉冲讯号同步，发出逻辑地址。该地址解码器根据该发出的逻辑地址、地址有效讯号及存储器映像模式信息，来决定是否该存取对应于第二总线地址空间。假如该总线对应到第二总线地址空间，则第二总线地址接口控制器依据来自该地址解码器的第二总线区域选择讯号，产生一个第二总线要求讯号给第二总线调停器。

第二总线调停器是对已经确保发出一第二总线要求讯号的每一个总线主控器，来调停其对第二总线的存取。该调停器决定哪一个总线主控器可以使用该下一个总线周期。第二总线调停器然后对被允许使用总线周期的总线主控器确保给予第二总线许可讯号。第二总线许可讯号仅在第二总线的总线周期的第一个时钟周期为主动的状态。通过取得该第二总线许可讯号，该总线主控器才知道已被授予许可存取第二总线。然后，该总线主控器才有权利去使用第二总线，直到该总线周期被总线周期结束讯号结束为止。本图中，第二总线的一个总线周期等于4个时钟脉冲周期。没有两个总线主控器可以同时存取第二总线。

时钟脉冲控制器是控制对中央处理单元核心送出或停止供应一时钟脉冲讯号。当该中央处理单元正在等待第二总线许可讯号时，该时钟脉冲控制器停止供应该控制讯号以保持住该中央处理单元的行为。当该中央处理单元取得第二总线许可讯号时，该时钟脉冲控制器恢复供应该控制讯号，并且释放该中央处理单元。

当该中央处理单元被授予第二总线存取的许可后，该中央处理单元将地址调整器转译的内部地址输出至第二地址总线。内部读/写讯号也被输出而成为第二读/写讯号。

当中央处理单元对第二总线执行一数据写入的运算时，该中央处理单元将内部数据讯号输出至第二数据总线。为了避免输出数据在第二数据总线上有讯号的冲突，所以，当时钟脉冲讯号在低位时，该中央处理单元在该总线的第一个时钟周期，不输出数据。当中央处理单元执行一个从第二总线的数据读出的运算时，该中央处理单元提取第二数据讯号，并置于内部数据总线。该中央处理单元核心在中央处理单元时钟脉冲的高位下降沿时，去提取该数据讯号。

以下详述图8的高速处理器中第一总线调停电路1306与第二总线调停电路1307的两个实施例。根据本发明，以总线调停器的架构的设计为基础，图14和图19分别是第一总线调停电路1306与第二总线调停电路1307的方块示意图。

如图14的实施例所示，四个一般总线主控器A、B、C、D(未标予图14)及一个特权总线主控器S(以下称总线主控器S)需通过调停取得总线周期，以便执行运作。当总线主控器S要求第一总线存取时，总线调停器保留一个总线周期以准许该总线主控器S去使用该总线周期。完成主控器S的执行运行后，该总线调停器将再启动。另一方面，当四个一般总线主控器A、B、C和D同时要求存取第一总线时，该总线调停器确保给予最高优先顺序的总线主控器一个第一总线许可讯号，以使用该总线周期。通常，如DRAM刷新控制器可以是一个特权总线主控器S，且，如中央处理单元的处理器、图形处理器及DMA及控制器为一般的总线主控器。

本实施例中，第一总线调停器调停第一总线的存取，且第一总线包含有一第一地址总线、一第一读/写讯号和一第一数据总线。该总线调停器备有内建寄存器，且经由第一总线，而存取该内建寄存器。又，第一总线调停器以每个总线周期来调停，且一个总线周期相当于一个时钟脉冲周期。

如前所述，本发明中，总线主控器的优先顺序信息可以是固定的或是可程序化的，并可由图7所示的一个固定的/可程序化的切换来控制。图14所示为第一总线调停器，该第一总线调停器包含有16个固定优先顺序信息存储装置101、102，……106和16个可程序化优先顺序信息存储装置101’，102’，……，116’。该调停器更包含有一地址解码器117、一固定/可程序化切换寄存器118、一总线周期计数器119、一优先顺序信息选择器118、一总线周期计数器119、一优先顺序信息选择器120、一总线许可讯号产生121、一数据选择器122、两个三态缓冲器123、124以及一替代地址产生器125。

地址解码器117将第一地址总线及读/写讯号解码，并且产生可程序化的优先顺序信息存储装置101’，102’，……，116’的选择讯号，一数据选择器122的控制讯号以及一三态缓冲器123的控制讯号。

固定/可程序化切换寄存器118是依据一总线主控器，如中央处理单元，经由第一总线所设定的值，来选择固定优先顺序信息存储装置101，102，……，106或是可程序化优先顺序资存储装置101’，102’，……，116’。可程序化优先顺序信息装置是用来存储可程序化优先顺序信息的内建寄存器。总线主控器可经由第一总线来存取这些寄存器。每一固定优先顺序信息存储装置存储一组优先顺序信息。这些固定存储装置是由布线逻辑所形成的，并且存储的信息始终是固定的。

本实施例中，仅使用了两位来存储优先顺序信息。此两位组合可以代表四种不同优先顺序的值。实际应用上，位的数目不限定是2。而必须是根据如，调停对象的总线主控器数量、优先顺序的需要型态、调停电路的大小规模等考虑因素，而采取最恰当的设计。类似地，虽然在此实施例中所示，固定优先顺序信息存储装置的个数与可程序化优先顺序信息存储装置的个数均各为16，但此数不限定是16。而亦必须是根据如调停对象的总线主控器数量、对各总线主控器的总线周期的分配比率、优先顺序的需要型态、调停电路的大小规模等考虑因素，来采取最恰当的设计。

总线周期计数器119是提供计数值，该计数值决定哪一个优先顺序信息是要被选出的，并且来自这16个优先信息存储装置的优先顺序信息是以连续循环方式而被选出的。所以，总线周期计数器119内的计数值的最大值应等于优先顺序信息存储装置的个数。优先顺序资料选择器120是依据总线周期计数器119的现值，从这16个优先顺序信息存储装置来选择一组的优先顺序信息。

总线许可讯号产生器121接收来自一般总线主控器A、B、C、D及特权总线主控器S的总线要求讯号，然后依据优先顺序信息选择器120所选出的优先顺序信息，而对这些总线主控器中具有最高优先顺序的总线主控器确保给予一总线许可讯号。然而，如早期所指出的，假如该特权总线主控器S要求存取第一总线的话，则第一总线调停器对总线主控器S保留一个总线周期，让其使用一个总线周期。完成主控器S的执行运作后，该总线调停器将开启。本发明的系统未必始终要有一特权总线主控器，将依系统的需要而定。

数据选择器122依据地址解码器117所产生的控制讯号，从寄存器118及101’～116’，来选择数据。三态缓冲器123依据地址解码器117所产生的控制讯号，将数据选择器122所选出的数据，输出至第一数据总线。当完全无总线主控器要求第一总线时，三态缓冲器124将替代地址产生器125所送出的地址和读/写讯号，输出至第一地址总线和第一读/写讯号。

接下来说明第一总线调停器的调停程序。为求简化，假设总线主控器C和D未发出总线要求讯号，且仅以欲取得第二总线的存取来执行其运作的总线主控器A和B之间的调停，为该总线调停器的调停对象。

本实施例中，一个总线周期相当于一个时钟脉冲周期，且总线周期计数器119在每一时钟脉冲周期将其计数值加一。总线周期计数器119内的计数值从0至15连续循环。而在每一总线周期，总线周期计数器119内的值，从优先顺序信息存储装置(101、101’)，(102，102’)……(116，116’)中，来决定哪一对的优先顺序信息(X，X’)应被优先顺序信息选择器120所读出。并且，该固定/可程序化切换寄存器118选取固定优先顺序信息或是可程序化优先顺序信息。

本实施例中，以两位作为优先顺序信息码。两位的值从‘0’到‘3’。图15是本实施例的第一总线调停器的优先顺序信息的安排的一个例子。图15所示的安排适用于固定优先顺序信息的模式或是可程序化优先顺序信息模式的任一方。图16是图15中对每一总线主控器A、B、C和D的优先顺序信息的安排的一个例子。

图17和图18说明本发明的第一总线调停器的两个不同设计的总线调停程序的时序图。两个不同设计的同异点可从此时序图看出。值得一提的是，两者主要不同处是，一个总线主控器在它取得总线许可讯号的那个总线周期内，是否能够立即将其总线要求讯号降为低电位。立即将其总线要求讯号降为低电位的能力允许该总线主控器，在需要的情况下，在该周期期间，去发出下一个总线要求讯号。

如图17设计方式所示，一个总线主控器能够执行上述将总线许可讯号降为低电位。所以，根据图17的设计，同一总线主控器可连续被许可第一总线的两个周期。然而与图17对比的是，图18的设计方式不允许该总线主控器立即将其总线许可讯号降为低电位。所以，根据图18的设计，同一总线主控器不能连续被许可第一总线的两个周期。然而，此设计方式的调停电路较为简易，且对高速电路较为有效。

此两设计的共同点也可从图17和图18的时序图发现。当无任何总线主控器发出总线要求讯号时，总线调停器不对任何总线主控器确保给予总线许可讯号。如该两图所示，在它的第一总线周期(701，801)，总线主控器A或B的任一方均无发出一总线许可讯号，其总线调停器对任一总线主控器A或B在下一个总线周期(702，802)均不确保给予该总线许可讯号。

假如仅有一个总线主控器发出总线要求讯号，该总线调停器将对该总线主控器确保给予总线许可讯号。例如，在第二总线周期(702，802)中仅有总线主控器A发出总线要求讯号，总线调停器在下一个总线周期(703，803)对总线主控器A确保给予总线许可讯号。假如至少有两个总线主控器同时发出总线要求讯号时，则该总线调停器将依如图15和图16的各总线主控器的优先顺序的分配，而对最高的优先顺序的总线主控器确保给予总线许可讯号。例如，在它们的第6总线周期(706，806)，总线主控器A和B均发出总线要求讯号，总线调停器在下一个总线周期(707，807)，对最高的优先顺序的总线主控器B确保给予总线许可讯号。

接着对图17和图18两时序图之间再详加比较和说明。在图17的设计中，取得总线许可讯号的总线许可讯号的总线主控器，可在相同的总线周期，将其总线要求讯号降为低电位。假如在相同的总线周期里，别的总线主控器发出总线要求讯号时，取得总线许可讯号的总线主控器已经将其总线要求讯号降为低电位。也即，仅有别的总线主控器正在要求一个总线周期。所以，该正在要求的总线主控器将可获得下一总线周期的许可讯号。如图17所示，总线主控器A于第三个总线周期703取得总线许可讯号，并且在同一总线周期结束前，将其总线要求讯号降为低电位。因为总线主控器B在第3总线周期703发出一总线要求讯号，在下一个总线周期704，总线主控器B取得一总线许可讯号。

相对于图17，在图18的设计中，一个取得总线许可讯号的总线主控器，直到在相同的总线周期结束前，都不能将其总线要求讯号降为低电位。所以，在相同的总线周期，其总线调停器始终忽略来自同一总线主控器所发出的要求讯号。如此，假如，别的总线主控器在相同的总线周期发出一总线要求讯号，则该别的总线主控器将可以在下一个总线周期取得一总线许可讯号。如图18所示，总线主控器A在第三个总线周期803获有该总线许可讯号，但一直到该相同总线周期结束期间，是不能将其总线要求讯号降为低电位。总线主控器B在第三个总线周期803发出一总线要求讯号，所以，其总线调停器忽略来自总线主控器A所发出的要求讯号，且总线主控器B在下一个总线周期804取得一总线许可讯号。

此外，图17的设计中，假如一总线主控器在连续的总线周期确保一总线要求讯号，则对此一总线主控器有可能在连续的总线周期，取得一总线许可讯号。例如，图17中，在第7及第8个周期(707，807)，总线主控器A发出一总线要求讯号，且没有其他总线主控器发出一总线要求讯号，则总线主控器A在连续的两个总线周期(708，809)取得一总线许可讯号。

相对于图17，然而在图18的设计中，一总线主控器在连续的总线周期，无法取得一总线许可讯号。例如，图18中，总线主控器A在第8个周期808取得一总线许可讯号，则其总线调停器忽略来自总线主控器A在第8个周期808所发出的要求讯号。所以，总线主控器A仅能在第10个总线周期810取得一总线许可讯号，虽然没有别的总线主控器在第9个总线周期809被许可赋予总线。

以下，说明图19的第二总线调停器的总线调停程序。为求简化，仍然假设四个一般总线主控器A、B、C和D需通过由调停取得总线周期。本实施例中，且第二总线包含有一第二地址总线，一第二读/写讯号和一第二数据总线。该总线调停器备有内建寄存器，且经由第一总线，而存取该内建寄存器。此外，以每个总线周期来调停，且一个总线周期相当于2-8个时钟脉冲周期。

参照图19，该第二总线调停器包含有一地址解码器217、一固定/可程序化切换寄存器218、8个固定优先顺序信息存储装置201、202，…208、8个可程序化优先顺序信息存储装置201’，202’，…208’、一总线周期计数器219、一优先顺序信息选择器220、一总线许可讯号产生器221、一数据选择器222、两个三态缓冲器223、224以及一替代地址产生器225。

第二总线调停电路的大小比图14的第一总线调停电路小很多，因为仅8个固定优先顺序信息存储装置和8个可程序化优先顺序信息存储装置包括进来。虽然，固定优先顺序信息存储装置的个数与可程序化优先顺序信息存储装置的个数均各为8，但此数不限定是8。而必须是根据如调停对象的总线主控器数量、优先顺序的需要型态、调停电路的大小规模等考虑因素，该数才可设计以配合需求。

本实施例的总线调停系统中，不仅包括图19的第二总线调停器，也包括如图20所示的总线周期长度控制器。本实施例中，此第二总线的物理地址空间分为两个部分，且该总线周期长度控制器可对地址空间的各部分，独立控制总线周期长度。

该总线周期长度控制器包含两组可程序化总线周期长度信息寄存器318、319、一总线周期长度信息选择器320、一总线周期结束讯号产生器321和一存储器映像模式控制寄存器330。可程序化总线周期长度信息寄存器318和319的每一寄存器，存储该地址空间的一对应区域的总线周期长度信息。总线周期长度信息选择器320是根据总线主控器所送出的地址，以及由存储器映像模式控制寄存器控制的存储器映像模式信息，自总线周期长度寄存器318或319选出某一总线周期长度信息。总线周期终止讯号产生器321是根据所选出的该总线周期长度信息，而产生一总线周期结束讯号。总线周期结束讯号产生器更包含了第一总线地址解码器317，一组三态缓冲器323，一数据选择器322及一第二总线地址解码器340。

图19的第二总线调停器是调停所有总线主控器之间对第二总线的存取。总线许可讯号产生器221接收对第二总线需要存取的总线主控器的第二总线要求讯号。依据优先顺序信息选择器220所送出的优先顺序信息，总线许可讯号产生器221对这些总线主控器中具有最高优先顺序的总线主控器确保给予一总线许可讯号。当无任一总线主控器A、B、C和D对第二总线有需要存取时，三态缓冲器224将替代地址产生器225所产生出的地址与读/写讯号输出至第二地址总线和第二读/写讯号。

图21是根据本发明中第二总线调停器的总线调停程序的时序图的一个例子。为求简化，假设总线主控器C和D未发出总线要求讯号，且仅以欲取得第二总线的存取来执行其运作的总线主控器A和B之间的调停，作为该总线调停器的调停对象。

本实施例中，总线周期长度是由总线周期长度控制器来控制。一个总线周期长度的范围可以设定在2至8个时钟脉冲周期。该总线周期长度控制器送出一个总线周期结束讯号给总线主控器，然后该总线调停器向总线主控器通知该总线周期结束了。

如前所述，第二总线的物理地址空间被分为各有独立的总线周期长度的区域。本例中，总线主控器A正在存取一个总线周期长度为4个时钟脉冲周期的区域。而总线主控器B在正在存取一个总线周期长度为两个时钟脉冲周期的区域。也应注意的是，当没有总线主控器要求第二总线的存取时，该总线周期长度控制为1个时钟脉冲周期。

总线许可讯号在一个给定的总线周期长度的第一个时钟周期变成高位状态，以使总线主控器去取得该总线存取，直到该总线周期被总线周期终止讯号结束为止。在此总线周期，假如该第二总线被一总线主控器存取的话，总线周期结束讯号仅在最后一个时钟脉冲周期变成高位状态。然而，当没有总线主控器正在存取第二总线时，总线周期终止讯号变成高位状态。对所有总线主控器而言，此总线周期终止讯号为一共用的讯号。

本实施例中，总线周期计数器219在每一总线周期将其计数值加一。总线周期计数器219内的计数值从0到7连续循环。而在每一总线周期，从优先顺序信息存储装置201，201’，202，202’……208，208’中，总线周期计数器219内的值决定了哪一对的优先顺序信息应被优先顺序信息选择器220所读出。并且，该固定/可程序化切换寄存器218选取固定优先顺序信息或是可程序化优先顺序信息。

本实施例中，以两位来当优先顺序信息码。所以，两位的值从‘0’到‘3’。图22是本实施例的优先顺序信息的安排的一个例子。该安排适用于固定优先顺序信息的模式或是可程序化优先顺序信息模式的任一方。优先顺序信息的值代表所有总线主控器的优先顺序的分配。如前所述，图16是此种安排的一个例子。

当无任何总线主控器要求第二总线总线存取时，该第二总线调停器不发给任何的第二总线许可讯号。参照图21，该总线调停器不发给任何的第二总线许可讯号，因为在它的第一个总线周期901。无任何总线主控器发出一个第二总线要求。所以，在下一个总线周期902，总线主控器A和B皆不被授予第二总线的存取。

假如仅有一个总线主控器发出一个第二总线要求讯号，第二总线调停器对正在要求第二总线存取的总线主控器，在下一个总线周期，确保给予该总线许可讯号。该总线主控器可以有一第二总线的存取，直到被总线周期终止讯号控制的下一个总线周期结束为止。例如，图21中，在总线周期902，仅有总线主控器A发出一第二总线要求讯号，总线调停器在下一个总线周期903对总线主控器A确保给予第二总线许可讯号。所以，在总线周期903期间，总线主控器A有第二总线的存取，直到该总线周期结束为止。

假如至少有两个总线主控器同时发出总线要求讯号时，则该总线调停器将依各总线主控器的优先顺序的分配，而对最高的优先顺序的总线主控器确保给予一总线许可讯号。例如，在第6总线周期906，总线主控器A和B均发出总线要求讯号，第二总线调停器在下一个总线周期907，对总线主控器B确保给予总线许可讯号，因为，以读出的优先顺序信息为基准，在总线周期906，总线主控器B有较总线主控器A为高的优先顺序信息。

本实施例中，每一总线主控器在取得总线许可讯号后，将其总线要求讯号降为低电位。假如须需要的话，在下一个时钟脉冲周期里，该总线主控器可以发出另一总线要求讯号。本例中，给予总线主控器的一个总线周期的最短长度为两个时钟脉冲周期。所以，每一总线主控器可在下一个总线周期开始之前，完成上述执行。也即，对一个总线主控器而言，可能取得连续的总线周期。

例如，图21中，总线主控器A在周期908里，有一总线存取，并且在此周期结束时，发出下一个总线要求讯号。该总线调停器将此总线要求讯号视为下一个总线要求讯号而受理。同时，没有其他的总线主控器在此周期里要求该总线。所以总线主控器A连续地取得下一个总线周期909。

以上所述，仅为本发明的较佳实施例而已，不能以此限定本发明实施的范围。即凡是依本发明申请专利范围所作的等同的变化与修饰，均应仍属本发明专利覆盖的范围内。

Claims

1.一种建于一单一半导体芯片上的系统，包含有：复数个总线，每一总线备有一独立的地址总线、一独立的数据总线和个自的数据传输能力；

至少一个总线主控器，该总线主控器备有复数个直接与该复数个总线连接的独立的总线接口，且该独立的每一总线接口与其中的一个总线连接；以及，

复数个总线副控器，每一总线副控器有个自的数据传输能力，且与具有相对应的数据传输能力的该复数个总线中的一个总线连接。

2.如权利要求1所述的建于一单一半导体芯片上的系统，其特征在于其中，该复数个总线的每一总线有一独立的物理地址空间，而该物理地址空间被转换到该总线主控器中的一单一化的逻辑地址空间的一个区域，且该总线主控器还包含有：

一逻辑地址产生器，用来发出逻辑地址；

一逻辑地址解码器，用来将所发出的逻辑地址解码，并且决定所发出的逻辑地址对应到哪一个物理地址空间；以及，

一地址调整器，用来将该发出的逻辑地址转译到一对应的总线的物理地址。

3.如权利要求1所述的建于一单一半导体芯片上的系统，其特征在于其中，该复数个总线中至少有一总线备有一相关的总线周期长度控制器，及一独立的物理地址空间，该物理地址空间分割为复数个物理地址空间区域，且每一物理地址空间区域备有一总线周期长度，该总线周期控制器还包含有：

复数个总线周期长度信息存储装置，每一存储装置存储一个物理地址空间区域的总线周期长度信息；

一总线周期长度信息选择器，依据一个被要求的总线存取所对应的物理地址空间区域，用来从该复数个总线周期长度信息存储装置里，选取某一总线周期长度信息；以及，

一总线周期结束检测器，依据该总线周期长度信息选择器选取的总线周期长度信息，用来检测一总线周期是否结束；其中，该总线周期长度控制器依据该被要求的总线的存取所对应的物理地址空间区域，来控制该相关的总线的一个总线周期的长度。

4.如权利要求1所述的建于一单一半导体芯片上的系统，其特征在于其中，该复数个总线副控器包括较高速的总线副控器及较低速的总线副控器，且该复数个总线包括有：

一第一总线，用来处理总线主控器与该较高速的总线副控器之间的数据传输和交换；以及，

一第二总线，用来处理总线主控器与该较低速的总线副控器之间的数据传输和交换。

5.如权利要求4所述的建于一单一半导体芯片上的系统，其特征在于其中，该总线主控器为一中央处理器，且该复数个总线副控器至少包括一音效处理器，来执行音效的事务处理，以及产生声音讯号。

6、如权利要求5所述的建于一单一半导体芯片上的系统，其特征在于其中，该复数个总线副控器还包括至少一图形处理器，来执行图形上的事务处理，以及产生影像合成讯号。

7.一种建于一单一半导体芯片上的系统，其特征在于包含有：

复数个总线，每一总线备有一独立的地址总线，一独立的数据总线和个自的数据传输能力；

复数个独立的总线调停器，每一总线调停器相关于该复数个总线其中的一总线；

复数个总线主控器，每一总线主控器备有复数个直接与该复数个总线连接的独立的总线接口，且该独立的每一总线接口与其中的一总线连接；以及，

复数个总线副控器，每一总线副控器有个自的数据传输能力，且与具有相对应的数据传输能力的复数个总线中的一总线连接；

其中，每一总线主控器能够发出一独立的总线要求讯号，以存取一需要的总线，且与该需要的总线相关的独立的总线调停器，对该需要的总线发出总线要求讯号的各总线主控器来作调停，并且对这些总线主控器之一发出一总线许可讯号。

8.如权利要求7所述的建于一单一半导体芯片上的系统，其特征在于，其中的复数个独立的总线接口的每一独立的总线接口包含有：

三态缓冲器，用来控制是否将内部数据传递至该连接的总线的地址总线；

双向三态缓冲器，用来控制是否将内部数据传递至该连接的总线的数据总线，并且用来控制该数据总线上的数据传送；以及，

一控制装置，根据该相关的总线调停器所发出的一总线许可讯号，用来控制该三态缓冲器和该双向三态缓冲器。

9.如权利要求7所述的建于一单一半导体芯片上的系统，其特征在于，其中的复数个独立的总线调停器，至少有一总线调停器依据一包含有下列步骤的调停程序，对各总线主控器之间来作调停：

接收总线要求讯号，该总线要求讯号是来自要求存取该相关的总线的总线主控器，且每一总线要求讯号是由一总线主控器并与时间周期同步发出；

在目前的总线周期结束时，决定哪一个总线主控器可以使用下一个总线周期；以及，

确保给予被允许使用该下一个总线周期的总线主控器一个总线许可讯号；

其中，该调停程序不浪费任一总线周期而完成。

10.如权利要求7所述的建于一单一半导体芯片上的系统，其特征在于，该复数个总线的每一总线备有一独立的物理地址空间，而该物理地址空间被转换到该复数个总线主控器之中的至少一个总线主控器的单一化的逻辑地址空间的一个区域，且该总线主控器还包含有：

一逻辑地址产生器，用来发出逻辑地址；

一逻辑地址调整器，用来将该发出的逻辑地址转译到一对应的总线的物理地址。

11.如权利要求7所述的建于一单一半导体芯片上的系统，其特征在于其中，该复数个总线的至少有一总线还备有一相关的总线周期长度控制器，及一独立的物理地址空间，该物理地址空间分割为复数个物理地址空间区域，且每一物理地址空间区域备有一总线周期长度，该总线周期长度控制器还包含有；

一总线周期长度信息选择器，依据一被要求的总线存取所对应的地址空间区域，用来从该复数个总线周期长度信息存储装置里选取某一总线周期长度信息；以及，

一总线周期结束检测器，依据该总线周期长度信息选择器选取的总线周期长度信息，用来检测一总线周期是否结束；

其中，该总线周期长度控制器依据该被要求的总线存取所对应的地址空间区域，来控制该相关的总线的一个总线周期的长度。

12.如权利要求7所述的建于一单一半导体芯片上的系统，其特征在于，其中每一独立的总线调停器还包含有：

复数个优先顺序信息存储装置，每一存储装置存储一组优先顺序信息，含有对所有总线主控器的存取优先顺序的分配；

一优先顺序信息选择器，依连续循环方式，从该优先顺序信息存储装置，选出每一组的优先顺序信息，每组的优先顺序信息在一总线周期内被选出；以及，一总线许可产生器，依据该优先顺序信息选择器选出的优先顺序信息，来发出一总线许可讯号给予已经发出总线要求讯号的所有总线主控器中具有最高优先顺序的总线主控器；

其中，该最高优先顺序的总线主控器允许拥有一总线周期去存取该相关的总线。

13.如权利要求12所述的建于一单一半导体芯片上的系统，其特征在于，其中的复数个独立的总线调停器，至少有一总线调停器依据一包含有下列步骤的调停程序，对各总线主控器之间来作调停：

接收总线要求讯号，该总线要求讯号是来自要求存取该相关的总线的总线主控器，且每一总线要求讯号是由一总线主控器并与时钟脉冲周期同步发出；

依据该组被选出顺序信息，在目前的总线周期结束时，决定哪一个总线主控器可以使用下一个总线周期；以及，确保给予被允许使用该下一个总线周期的总线主控器一个总线许可讯号。

14.如权利要求12所述的建于一单一半导体芯片上的系统，其特征在于其中，存储于该复数个优先顺序信息存储装置里的每一组优先顺序信息为固定的。

15.如权利要求12所述的建于一单一半导体芯片上的系统，其特征在于其中，存储于该复数个优先顺序信息存储装置里的每一组优先顺序信息为可程序化的。

16.如权利要求12所述的建于一单一半导体芯片上的系统，其特征在于，其中每一独立的总线调停器还包含一固定/可程序化交换装置，并且，以下列装置取代该复数个优先顺序信息存储装置：

复数个固定优先顺序信息存储装置，每一存储装置存储一组固定优先顺序信息，含有对所有总线主控器的存取优先顺序的分配；

复数个可程序化优先顺序信息存储装置，每一存储装置存储一组可程序化优先顺序信息，含有对所有总线主控器的存取优先顺序的分配；

其中，该固定/可程序化交换装置选择固定优先顺序信息存储装置或是可程序化优先顺序信息存储装置，以提供优先顺序信息。

17、如权利要求15所述的建于一单一半导体芯片上的系统，其特征在于，该复数个总线的每一总线备有一独立的物理地址空间，且该复数个总线主控器中至少有一总线主控器还包含有：

一单一化的逻辑地址空间，每一总线的物理地址空间被转换到给一总线主控器的该单一化的逻辑地址空间的一个区域；

一逻辑地址产生器，用来发出逻辑地址；

18.如权利要求15所述的建于一单一半导体芯片上的系统，其特征在于，其中该复数个总线的至少有一总线还备有一相关的总线周期长度控制器，及一独立的物理地址空间，该物理地址空间分割为复数个物理地址空间区域，且每一物理地址空间区域备有一总线周期长度，该总线周期长度控制器还包含有：

复数个总线周期长度信息存储装置，每一总线周期长度信息存储装置存储一个物理地址空间区域的总线周期长度信息；

一总线周期长度信息选择器，依据一总线存取所对应的地址空间区域，用以从该复数个总线周期长度信息存储装置里选取某一总线周期长度信息；以及，

其中，该总线周期长度控制器依据该总线存取所对应的地址空间区域，来控制该相关的总线的一总线周期的长度。

19.如权利要求15所述的建于一单一半导体芯片上的系统，其特征在于其中，该复数个总线包括有：

一第一总线，用来处理总线主控器与较高速的总线副控器之间的数据传输和交换；以及，

一第二总线，用来处理总线主控器与较低速的总线副控器之间的数据传输和交换；

且，该复数个独立的总线调停器包括有：一第一总线调停器，用来调停该第一总线的存取；以及，

一第二总线调停器，用来调停该第二总线的存取。

20.如权利要求19所述的建于一单一半导体芯片上的系统，其特征在于，其中的复数个总线主控器包括有：

至少一中央处理器；以及，

至少一音效处理器，用来执行音效的交易处理和产生声音讯号。

21.如权利要求20所述的建于一单一半导体芯片上的系统，其特征在于，其中的复数个总线主控器包括有：

至少一图形处理器，用来执行图形上的事务处理和产生影像合成讯号。