CN1194588C - 毫微叠层薄膜电路材料 - Google Patents

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Abstract

本发明是通过诸如燃烧化学汽相沉积(CCVD)法交替沉积电阻材料层和介电材料层来形成毫微叠层结构的。将外部电阻材料层构成一定的图形以形成不连续的电阻材料补片。在叠层结构的相对两侧上，彼此相对的电阻材料补片之间的导电线路起着电容器的作用。以电镀的通道孔进行连接，水平穿过电阻材料层的导电线路起着电阻器的作用。

Description

毫微叠层薄膜电路材料
技术领域
本发明涉及一种用于形成包括电阻器和电容器在内的电子电路的薄膜叠层结构，并且还涉及这种结构件的制造方法。
背景技术
人们一直以来对印刷电路的微型化很兴趣。在现在所使用的大部分印刷电路板中，电路的迹线是通过传统的方法，特别是光致抗蚀剂技术进行印制的。诸如电容器和电阻器等附件一般作为不连续的部件进行配置，并将其通过手工或机械焊接在印刷电路板上。这些部件在印刷电路板上占据着“不动产”，并且将其施放在电路板上是很困难或者是很昂贵的。
因此，在现已提出的各种结构中，诸如电容器和/或电阻器等部件是通过电路化步骤(circuitization procedures)而与电路迹线配置一起形成的。这种结构的例子可在US5079069，US5155655，US5161086，US5261153，US5347258和US5466892中发现，在这里将其作为参考资料引入。通常，将许多这样的结构与介电材料叠层在一起形成多层印刷电路板。
本发明涉及一种薄的，具有电容器和电阻器的呈电路化的叠层结构的形成方法，以及由此形成的薄层电路化的叠层结构。
发明内容
本发明涉及毫微叠层结构，它用于形成包括电容器和电阻器在内的无源电子部件，本发明还涉及具有电容器和电阻器的呈电路化的叠层结构。在其最简单的形式中，本发明的叠层结构包括一层电阻材料和一层介电材料。优选叠层结构包括与两层或多层介电材料交替的三层或多层电阻材料。为了形成电容器和电阻器，可以将这种叠层结构进行导电连接。
在本发明的一个技术方案中，提供一种用于形成薄层电容器，电阻器或其组合的多层叠层结构，它包括至少两层电阻材料和介于所述两层电阻材料之间的一介电材料层，其中所述电阻材料层的厚度在10纳米～250纳米之间，所述介电材料层的厚度在10纳米～750纳米之间。
在本发明的又一个技术方案中，一种形成具有电容线路和电阻线路结构的方法，该方法包括：
在一基片上沉积一具有10纳米～250纳米厚的第一电阻材料外层，
在其上沉积一具有10纳米～750纳米厚的介电材料层，
任选地在其上交替的沉积电阻材料层和介电材料层，其中每个电阻材料层的厚度在10纳米～250纳米之间，每个介电材料层的厚度在10纳米～750纳米之间，
沉积一具有10纳米～250纳米厚的第二电阻材料外层，
将所述第二电阻材料外层构成一定的图形以形成电阻材料补片并对所述的电阻材料补片提供电连接，
将所述的第二电阻材料外层层合在支撑叠层结构的介电材料上，
从所述的第一外层上去掉所述的基片，
将所述第一电阻材料外层构成一定的图形以形成电阻材料补片并对所述的电阻材料补片提供电连接，在所述叠层结构的相对两侧上的电阻材料补片提供电容线路，并且
提供电连接以形成水平穿过所述叠层结构的电阻材料层的电阻线路。
在本发明的再一个技术方案中，提供一种用于形成薄层电容器，电阻器或其组合的多层叠层结构，它包括一层电阻材料和一层介电材料，其中所述电阻材料层的厚度在10纳米～250纳米之间，所述介电材料层的厚度在10纳米～750纳米之间。
在本发明的另一个技术方案中，提供一种用于形成多个薄层导电线路的方法，其中该线路具有串联的电阻器和电容器，该方法包括，
提供一导电材料层，
在所述导电材料层上沉积一介电材料层，
在所述介电材料层上形成电阻材料补片，并且
将所述导电材料层图形化形成导电迹线，为的是在导电迹线对的第一和第二导电迹线间形成电阻器/电容器的导电线路，
每个电阻器/电容器导电线路是这样的：从第一导电迹线起通过所述介电材料层到所述电阻器补片之一为电容器，而通过所述电阻器补片的为电阻器，从所述电阻器补片通过所述介电材料层到第二导电迹线的为电容器，其中所述电阻材料层的厚度在约10纳米～约250纳米之间，所述介电层的厚度在约10纳米～约750纳米之间。
在本发明的又一个技术方案中，提供一种提供多个导电体电阻线路的结构，它包括：具有第一和第二电路迹线对的一电路迹线层，一电阻材料补片层和介于所述电路迹线对和所述电阻材料补片之间的介电材料层，于是电阻器/电容器的导电线路就形成在所述第一和第二导电迹线对之间；每条线路都是这样的：从第一导电迹线起通过所述介电材料层到所述电阻器补片之一为电容器，而通过所述电阻器补片的为电阻器，从所述电阻器补片通过所述介电材料层到第二导电迹线的为电容器，其中所述电阻材料层的厚度在约10纳米～约250纳米之间，所述介电层的厚度在约10纳米～约750纳米之间。
附图说明
图1是根据本发明电路化的一简单叠层结构的截面图，该叠层结构用于形成包括电容器和电阻器在内的结构。
图2是根据本发明电路化的一更为复杂的叠层结构的截面图，该叠层结构用于形成包括电容器和电阻器在内的结构。
图3是沉积在一支撑基片上的七层叠层结构的截面图，该叠层结构用于形成图2的结构。
图4是图3叠层结构的部分截面图，其中叠层结构的一侧是被电路化的。
图5是一叠层结构的部分截面图，其中在图4中电路化的一侧上的电阻材料层形成一定的图形；将该侧面嵌入介电材料中；并将支撑基片剥离。
图6是一叠层结构的部分截面图，其中叠层结构的另一侧被电路化；在叠层结构该侧上的电阻材料被形成一定的图形；并且该侧被嵌入介电材料中。
图7是一叠层结构的部分截面图，它用于形成含有许多电阻器与电容器串联的电阻器/电容器(RC)网络。
图8是图6叠层结构的截面图，其中电阻材料层已经被图形化以形成不连续的电阻材料补片(patch)。
图9是图7叠层结构的截面图，其中不连续的电阻材料层补片被嵌在介电材料中。
图10是图8叠层结构的截面图，其中导电材料层已经形成图形以便形成电阻器/电容器元件。
具体实施方式
本发明涉及包括“导电”，“电阻”和“介电”材料的薄膜电路。需要理解这三个术语表示的电阻率是连续的，本发明中，“导电”材料的电阻率要比电阻材料的小。电阻材料的电阻在约1MΩ/方块～约0.1Ω/方块之间，优选在约100KΩ/方块～约1Ω/方块之间，最优选在约10KΩ/方块～约10Ω/方块之间。介电材料，特别是在这里用作分离电阻器的导电元件的介电材料，是那些在其导带中没有电子，并且其电阻率大于在这里所限定的电阻材料的电阻率。
为了便于解释说明，首先对电路化的结构进行描述，然后描述一下生产这种结构的方法。
图1所示的是根据本发明的一种三层叠层结构10，这种叠层结构10电路化后具有电容器和电阻器。这种简单的叠层结构包括两层电阻材料11，并在其间插有一层介电材料12。在这种叠层结构中，所示的电阻材料层11是经图形化后从而形成不连续的电阻材料补片后的情况。在电阻材料层补片11的外表面上配有电连接13a-d。电连接14表示为电镀的通道孔。
电连接13a和13b提供了一个垂直穿过叠层结构10的导电线路，叠层结构10起着电容器的作用，电荷保留在介电材料层12的每一边上。
电连接14提供了一个水平穿过电阻层11的补片的电路，该通路起着电阻器的作用。
电连接13c和13d提供了一个导电线路，它起着将电容器(垂直穿过叠层结构)与电阻器(水平穿过电阻层补片11)串联的作用。
优选本发明的叠层结构具有三层或更多层的电阻材料，以及两层或更多层的介电材料。图2所示的是由七层叠层结构20形成的电路，它包括四个电阻材料层21a-d和三个介电材料层22a-c，并且电阻材料层与介电材料层交替放置。显示的外部的电阻层21a和21d经图形化从而形成不连续的电阻器补片。在这里可注意到，当独立使用时的结果是，无论图1或图2的结构都没有足够的机械强度。这两种结构都必须用例如接下来相对于图6要进行描述的介电材料来支撑。
在电阻材料层21a的补片的外表面上的电连接23a和23c以及电阻材料层21d的补片的外表面上的电连接23b和23d提供有电容器导电线路。导电线路23a到23b是一个简单的电容器线路。内部电阻材料层21b和21c在导带中具有自由的电子，并且起着偶极的作用，因此，相对于图1中的线路13a～13c，增强了电容器线路23a到23b的电容。导电线路23c到23d起着串联的电容器和电阻器的作用。
电连接24a-24b表示电镀的通道孔。电连接24a形成一电阻线路，该线路穿过两个电阻材料层21b和21c。电连接24b形成一电阻线路，该线路仅穿过电阻材料层21b。假定连接24a和24b水平间距相同，那么24b线路的电阻将大于24a线路的电阻。
在已说明的电阻线路间的电阻率的差可通过使用不同电阻率的电阻材料层来增大。例如，电阻材料层21b的电阻率可以比21c的电阻率大一个数量级。之后，假定其水平距离相同，这样24b线路的电阻就会明显地大于24a线路的电阻。
本发明的叠层结构优选通过燃烧化学汽相沉积(CCVD)和/或通过控制气氛燃烧化学汽相沉积(CACCVD)把电阻材料层和介电材料层连续沉积而生产。由CCVD进行材料的沉积披露在US5652021和美国专利申请No.08/691,853中，在这里将它们作为参考资料引入。由CACCVD进行材料的沉积披露在美国专利申请No.09/067,975中，在这里将其作为参考资料引入。CACCVD优选用于具有高氧化潜力材料的沉积，例如零价铜的沉积。用于形成薄层电容器结构的介电材料层的沉积披露在美国专利No.09/283,100中，在这里将其作为参考资料引入。
用于形成薄层电阻器结构的电阻材料层的沉积披露在美国专利No.09/198,954中，在这里将其作为参考资料引入。
上述参考专利和申请描述了各种各样的材料，这些材料可以通过CCVD和/或CACCVD法来沉积并且用它们可提供导电材料层，电阻材料层和介电材料层，所有这些材料可用于形成本发明的结构。在这里，以举例的方式，即主要用与上述美国专利申请No.09/283,100中所披露的相同的介电材料-二氧化硅，对本发明进行描述。在这里，还是以举例的方式，即主要用与上述美国专利申请No.09/198,954中所披露的相同的电阻材料-掺有二氧化硅的铂，对本发明进行描述。在该专利申请的教导中，当铂与少量(例如，0.5～5wt％)的诸如二氧化硅等介电材料掺混时，该材料就会变为电阻性的，而其电阻率主要取决于介电材料掺混的量。因此，掺杂了二氧化硅的铂层仅通过改变几个层中铂中的二氧化硅的含量就可以得到具有不同数量级的电阻率。二氧化硅和掺有二氧化硅的铂可通过CCVD法方便地沉积。但是，用二氧化硅介电材料层和掺有二氧化硅的铂电阻层作为参考对本发明所进行的描述决不意味着是对本发明的限制。
可使用形成介电材料层和电阻材料层的其它方法。例如，在相邻层的选择区域上可使用丝网印刷来沉积电阻材料。
下面将对形成图2结构的一种方法进行描述。本领域的技术人员能够理解对所描述的方法所作的各种可能的更改和变化，并且所描述的该方法仅是说明性的，它并不意味着是对本发明的限制。
图3所例举的是在支撑结构28上由CCVD和CCVD法，通过连续沉积各层所形成的结构。为了便于说明-但这不是一种限定，支撑结构28为铝箔。使用铝箔的好处在于：由于在铝的表面上自然形成一很薄的氧化铝层，所以沉积在其上的材料，例如铂就会与铝的粘合相对较差。这种不牢固的粘合作用最终使叠层结构剥离。
掺有二氧化硅的铂和二氧化硅的交替层通过CCVD法沉积在铝箔的一个表面上。它是通过将喂入CCVD火焰涂布器的前体溶液进行交替改变或通过在一系列交替涂覆电阻材料和介电材料的涂覆站进行连续地涂覆而实现的。虽然用其它的沉积技术可能会得到较厚的层，但电阻材料层的厚度一般在约10纳米～约250纳米之间；介电材料层的厚度一般是在约10纳米～约750纳米之间。
之后，电连接23a和23c通过电镀构图沉积在电阻材料层21a上。在该方法中，光致抗蚀剂施加在电阻材料层21a上，该光致抗蚀剂通过暴露在呈一定图形的光化辐射下形成一定的图形，并且用一标准的光成像技术进行显影。虽然层21a是“电阻性的”，但它具有充分地导电性，它可以电镀上铜。现已发现，这种电镀可在一具有高达1兆欧姆(megaohm)电阻的材料上来完成。在电镀后，剩余的抗蚀剂被剥离，留下的就是如图4中所显示的电连接23a和23c。
下一步，将电阻材料层21a形成一定的图形，从而形成如图4中所见到的电阻材料21a的不连续补片(未示出)。为达到此目的，施加另一种光致抗蚀剂，将其暴露在呈一定图形的光化辐射下并显影。之后，对电阻材料层21a进行蚀刻。虽然在这里的电阻材料层21a是以掺有二氧化硅的铂(一种贵金属)进行描述的，然而它也是可以进行蚀刻，并且优选通过上述美国专利申请No.09/198,954所教导的烧蚀刻蚀技术来进行蚀刻。CCVD沉积的掺有二氧化硅的铂是多孔的，这样就可使用于二氧化硅的蚀刻剂渗过掺有二氧化硅的铂层21a。在掺有二氧化硅的铂层21a与下面的二氧化硅层22a之间的界面就会变弱；于是，掺有二氧化硅的铂就被烧蚀掉。在二氧化硅层22a发生明显的蚀刻前，蚀刻是不连续的。用于实现烧蚀蚀刻的合适的二氧化硅蚀刻剂包括氟硼酸和二氟化氢铵。
之后，将与铝箔支撑28相对的叠层结构侧嵌入介电材料29-例如，未固化的玻璃纤维/环氧预制件中，然后，为了支撑薄的叠层结构，将该材料固化以使得介电材料硬化。这时，将铝箔支撑28剥掉以露出电阻材料层21d。在叠层结构的另一侧重复这一方法：电镀构图电连接23b，23d，并将电阻材料层21d形成图形从而形成电阻材料的不连续补片。然后，将该叠层结构侧嵌入介电材料30中，从而生产出图6所示的结构。
通常，在多层印刷电路板中，图6中的许多结构将堆叠在介电材料层中，例如，层29和30。
图2和6的连续层结构同其它结构，例如，纯电路层，在被叠层在一起形成多层印刷电路板后，形成图2中所例举的24a-b通道孔并电镀。由于它采用的是传统的方法，所以在这里就不再作进一步说明。
需要一种很精确的方式形成电镀的通道盲孔24b(图2)，其中，孔24b只是部分地延伸到而不是全部穿过毫微叠层结构中。通过精确的控制钻孔的激光钻的能量来保证该精确度。另外，通过用二氧化硅的蚀刻剂，例如氟硼酸和二氟化氢铵对二氧化硅进行定时蚀刻，通道盲孔就可以形成在掺有二氧化硅的铂/二氧化硅的叠层结构中。通过控制诸如时间和温度等条件，就可达到透过所希望的层数的蚀刻深度。
虽然按上述段落中所描述的连接不同数量的电阻材料层的各种深度的通道孔可在图2所示实施方案的单一叠层结构中用于提供明显不同的电阻，但要想在该薄层上形成具有精确深度的通道孔所需的精度是很困难的，并且可能也是没有必要的。在多层印刷电路板中，通常将许多电阻器/电容器叠层结构与许多印刷电路迹线叠层在一起。于是，在多层印刷电路板中的不同叠层结构上很容易地提供有明显不同的电阻和电容。
电阻材料层中的电阻率不仅可通过上述掺杂剂的使用量来改变而且可通过所沉积的几个层的厚度来改变。同样，介电材料层的厚度，化学组成等的改变可控制介电材料层中的诸如介电常数，损耗等因素。
为了易于从支撑基片上去掉叠层结构，在沉积电阻材料层21d之前，希望由CACCVD沉积很薄的铜层，其厚度，例如在约50纳米～约2000纳米厚。在如图5支撑28被去掉后，在电连接23b，23d的图形电镀之前或之后，铜层可通过“快速蚀刻”法来去除。
从图1中可见，在电连接13c和13d之间的导电线路是电阻器/电容器(RC)线路，其中的电阻器与电容器是串联的。这种RC线路在电子电路中是很重要的。
图7中所例举的是用于形成RC网络的叠层结构，其中，许多电阻器元件与电容器元件是串联的。该叠层结构包括一金属箔60，在该金属箔上沉积有约10纳米～约750纳米厚的介电材料层61和约10纳米～约250纳米厚的电阻材料层62。介电材料层优选为金属或半金属的氧化物，最优选为二氧化硅。该介电材料层可通过上述的CCVD法来沉积，但也可以通过现有技术中已知的其它沉积方法，例如丝网印刷来沉积。当使用某些沉积法(例如，丝网印刷)时，电阻层和介电层可能会有几微米厚，甚至有25微米那么厚。电阻材料层优选为掺有二氧化硅的铂，但也可以是金属薄层，例如，镍或铜，由于材料很薄，所以这些金属材料是电阻性的。电阻材料也可通过CCVD或CACCVD来沉积，但也可以使用其它已知的沉积方法。
薄的电阻材料层62优选通过如图8所示的光致抗蚀剂法来形成图形以形成不连续的电阻材料补片62a。如果电阻材料层是掺有二氧化硅的铂，那么它可以通过上面所描述的烧蚀刻蚀技术来形成图形。金属，例如镍或铜的薄层可通过传统的蚀刻剂来形成图形。
电阻材料补片也可通过选择沉积法来形成，该方法仅将电阻材料沉积在介电材料层的选择部位上。例如，可将一种催化剂施加在介电材料层的印刷图形上，并通过无电镀沉积法在其上形成一薄金属电阻层。
电阻材料补片也可通过丝网印刷，油墨印刷机或其它方法，在介电材料层的选择部位上印刷下列材料而形成，当诸如载有金属的聚合物，金属糊和其它可印刷材料等的这些材料进行固化或处理时，其至少部分是可导电的。
在下面的图9中，电阻材料补片62嵌在诸如预制件等介电材料层63中。将该介电材料固化形成刚性支撑层。
接下来再参见图10，箔60通过传统的光致抗蚀剂技术形成图形从而形成导电连接迹线60a和60b。在迹线60a和60b之间形成了一导电线路，它包括60a～62a的电容、62a～60b的电容和通过62a的电阻。
对于形成各种电阻和电介质的叠层结构的沉积条件将在下面的实施例中进行阐述。
                            实施例1
铂和二氧化硅的交替层是按下述方式沉积在SiTiPt基片上的：
首先将0.625g Pt-ac-ac与84ml的甲苯进行超声波混合来制备用于铂沉积的溶液。然后，将384ml的MeOH加入到该混合物中以生产具有0.33wt％乙酰丙酮铂(II)，19.30wt％甲苯和80.37wt％甲醇的前体。
通过将12.25g的TEOS与6.65g的异丙醇和240g的丙烷混合以生产出一具有0.87wt％四乙氧硅烷，7.76wt％异丙醇和91.37wt％丙烷的前体混合物来制备二氧化硅溶液。
当基片移动经过火焰时，经CCVD法首先对SiTiPt基片用二氧化硅溶液进行涂覆。在火焰温度为800℃下，用3ml/min的前体流速施加涂覆30秒钟。在二氧化硅沉积后，利用CCVD法以及移动基片经过火焰，将铂前体涂覆在二氧化硅上。在火焰温度为550℃下，以2ml/min的流速施加铂前体15秒钟。这些涂层可交替地施加，每种总共14层，其后施加的二氧化硅最终涂层以使总数为29层。所沉积的每一层厚度在5-100nm之间。可将金溅射到多层薄膜上形成电极。用数字电容仪测量的4.45mm2区域的电容为1.83nF。
                           实施例2
铂和二氧化硅的交替层是按下述方式沉积在玻璃基片上：首先将0.625gPt-ac-ac与84ml的甲苯进行超声波混合来制备用于铂沉积的溶液。然后，将384ml的MeOH加入到该混合物中以生产具有0.33wt％乙酰丙酮铂(II)，19.30wt％甲苯和80.37wt％甲醇的前体。
通过将12.25g的TEOS与6.65g的异丙醇和240g的丙烷混合以生产出一具有0.87wt％四乙氧硅烷，7.76wt％异丙醇和91.37wt％丙烷的前体混合物来制备二氧化硅溶液。将基片移动经过火焰时，经CCVD法首先对玻璃基片用所述铂溶液涂覆。火焰温度为550℃，以2ml/min的前体流速施加涂层15秒钟。在铂沉积后，利用CCVD法以及移动基片经过火焰，将二氧化硅前体涂覆在铂上。在火焰温度为800℃下，以3ml/min的流速施加二氧化硅前体30秒钟。这些涂层可交替地施加，每种总共14层，其后施加的最终铂涂层以使总数为29层。所沉积的每一层厚度在5-100nm之间。
                          实施例3
利用下面的沉积条件通过CCVD法在聚酰亚胺上沉积一层Pt/SiO2电阻材料：
溶液制备              1.23g Pt(COD)
                      250ml甲苯
                      0.43g TEOS(在甲苯中有1.5wt％Si)
                      150g丙烷
沉积条件：
溶液流速              3ml/min
沉积时间              对5”×6”的基片来说约18分钟
遍数(#of passes)      6
沉积温度              500℃
自耦变压器            3.0A
顶端氧气流速          约2900ml/min
由上述沉积条件所描述样品的电阻值约17欧姆/方块。
这是一个溶液浓度为65％，SiO2为2.5wt％的例子。可变量包括使溶液浓度达到100％的按比例加入的Pt(COD)和TEOS的量(例如，1.89g Pt(COD)和0.65g TEOS(1.5wt％Si))以及可改变最终SiO2的重量％的TEOS的加入量(为此目的所使用的量通常为0.5-5wt％)。

Claims (32)

1.一种用于形成薄层电容器，电阻器或其组合的多层叠层结构，它包括至少两层电阻材料和介于所述两层电阻材料之间的一介电材料层，其中所述电阻材料层的厚度在10纳米～250纳米之间，所述介电材料层的厚度在10纳米～750纳米之间。
2.根据权利要求1的多层叠层结构，它具有至少三个电阻材料层和至少两个介电材料层，并且电阻材料层和介电材料层是交替放置的。
3.根据权利要求1的多层叠层结构，其中所述的各电阻材料层具有不同的电阻率。
4.根据权利要求1的多层叠层结构，它具有许多电镀的通道孔，每个孔与所述电阻材料层中挑选出的几个形成电接触以形成电阻线路。
5.根据权利要求1的多层叠层结构，其中所述电阻材料层包括掺有介电材料的铂。
6.根据权利要求5的多层叠层结构，其中所述介电材料层包括二氧化硅。
7.根据权利要求1的多层叠层结构，其中所述介电材料层和所述电阻材料层是通过燃烧化学汽相沉积和/或通过控制气氛燃烧化学汽相沉积形成的。
8.根据权利要求1的多层叠层结构，其中在所述叠层结构的每一侧上，将电阻层构成一定的图形以形成不连续的电阻补片。
9.根据权利要求8的多层叠层结构，其中在所述叠层结构的相对侧面上的电阻材料层补片具有电连接，于是在相对的电阻材料层补片间穿过所述叠层结构形成电容线路。
10.根据权利要求1的多层叠层结构，其中所述至少两个电阻材料层是汽相沉积的。
11.根据权利要求1的多层叠层结构，其中所述至少两个电阻材料层是丝网印刷的。
12.根据权利要求1的多层叠层结构，其中所述至少两个电阻材料层是在选择的区域中。
13.一种形成具有电容线路和电阻线路结构的方法，该方法包括：
在一基片上沉积一具有10纳米～250纳米厚的第一电阻材料外层，
在其上沉积一具有10纳米～750纳米厚的介电材料层，
任选地在其上交替的沉积电阻材料层和介电材料层，其中每个电阻材料层的厚度在10纳米～250纳米之间，每个介电材料层的厚度在10纳米～750纳米之间，
沉积一具有10纳米～250纳米厚的第二电阻材料外层，
将所述第二电阻材料外层构成一定的图形以形成电阻材料补片并对所述的电阻材料补片提供电连接，
将所述的第二电阻材料外层层合在支撑叠层结构的介电材料上，
从所述的第一外层上去掉所述的基片，
将所述第一电阻材料外层构成一定的图形以形成电阻材料补片并对所述的电阻材料补片提供电连接，在所述叠层结构的相对两侧上的电阻材料补片提供电容线路，并且
提供电连接以形成水平穿过所述叠层结构的电阻材料层的电阻线路。
14.根据权利要求13的方法，其中沉积至少三个电阻材料层并且沉积至少两个介电材料层。
15.根据权利要求13的方法，其中形成水平电阻线路的所述电连接是经电镀的通道孔。
16.一种用于形成薄层电容器，电阻器或其组合的多层叠层结构，它包括一层电阻材料和一层介电材料，其中所述电阻材料层的厚度在10纳米～250纳米之间，所述介电材料层的厚度在10纳米～750纳米之间。
17.根据权利要求16的多层叠层结构，其中所述的介电材料层是一薄膜。
18.根据权利要求17的多层叠层结构，其中所述的介电材料一种氧化物。
19.根据权利要求18的多层叠层结构，其中所述的介电材料是SiO2。
20.根据权利要求18的多层叠层结构，其中所述的电阻材料层是丝网印刷的。
21.根据权利要求16的多层叠层结构，其中所述的电阻材料层是小于一微米厚的薄膜。
22.根据权利要求16的多层叠层结构，其中所述电阻材料层是汽相沉积的。
23.根据权利要求16的多层叠层结构，其中所述电阻材料层是被印刷的。
24.根据权利要求16的多层叠层结构，其中所述电阻材料层是在选择的区域中。
25.根据权利要求16的多层叠层结构，它进一步包括一导电材料层。
26.根据权利要求25的多层叠层结构，其中所述的介电材料层在所述的电阻材料层和所述的导电材料层之间。
27.一种用于形成多个薄层导电线路的方法，其中该线路具有串联的电阻器和电容器，该方法包括，
提供一导电材料层，
在所述导电材料层上沉积一介电材料层，
在所述介电材料层上形成电阻材料补片，并且
将所述导电材料层图形化形成导电迹线，为的是在导电迹线对的第一和第二导电迹线间形成电阻器/电容器的导电线路，
每个电阻器/电容器导电线路是这样的：从第一导电迹线起通过所述介电材料层到所述电阻器补片之一为电容器，而通过所述电阻器补片的为电阻器，从所述电阻器补片通过所述介电材料层到第二导电迹线的为电容器，其中所述电阻材料层的厚度在10纳米～250纳米之间，所述介电层的厚度在10纳米～750纳米之间。
28.根据权利要求27的方法，其中所述电阻材料层包括掺有介电材料的铂。
29.根据权利要求27的方法，其中所述的介电材料层包括二氧化硅。
30.一种提供多个导电体电阻线路的结构，它包括：具有第一和第二电路迹线对的一电路迹线层，一电阻材料补片层和介于所述电路迹线对和所述电阻材料补片之间的介电材料层，于是电阻器/电容器的导电线路就形成在所述第一和第二导电迹线对之间；每条线路都是这样的：从第一导电迹线起通过所述介电材料层到所述电阻器补片之一为电容器，而通过所述电阻器补片的为电阻器，从所述电阻器补片通过所述介电材料层到第二导电迹线的为电容器，其中所述电阻材料层的厚度在10纳米～250纳米之间，所述介电层的厚度在10纳米～750纳米之间。
31.根据权利要求30的结构，其中所述电阻材料层包括掺有介电材料的铂。
32.根据权利要求30的结构，其中所述的介电材料层包括二氧化硅。
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