CN1194723A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN1194723A
CN1194723A CN97190606A CN97190606A CN1194723A CN 1194723 A CN1194723 A CN 1194723A CN 97190606 A CN97190606 A CN 97190606A CN 97190606 A CN97190606 A CN 97190606A CN 1194723 A CN1194723 A CN 1194723A
Authority
CN
China
Prior art keywords
electrode
mentioned
ferro
flat shape
electric materials
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN97190606A
Other languages
English (en)
Other versions
CN1142587C (zh
Inventor
平野博茂
竹尾昌人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Publication of CN1194723A publication Critical patent/CN1194723A/zh
Application granted granted Critical
Publication of CN1142587C publication Critical patent/CN1142587C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors

Abstract

本发明的目的是在具有强电介质电容器的半导体器件中,减小强电介质电容器的特性离散,且把该强电介质电容器的特性变动,即把时间的流驶所伴生的特性退化抑制为很小。本方案是:用具有以沿第1方向D1延伸并与该第1方向垂直的第2方向D2为宽度方向的平面形状的下部电极111a,在该下部电极111a上边被配置为相向的多个上部电极112a,和配置在该两电极间的强电介质层,构成强电介质电容器110a,且把该上部电极112a的平面形状做成为上述第1方向D1上的尺寸比上述第2方向上的尺寸小的形状。

Description

半导体器件
本发明涉及半导体器件，特别是涉及强电介质存储器件中对特性离散和特性退化的改进。
作为现有的半导体器件，已开发出了从例如已搭载有放大电路，振荡电路和电源电路等的规模比较小的集成电路，到作为微处理器或存储器件的大规模的集成电路的各种器件。特别是近些年来，作为非易失性存储器件的一种，人们提出了一种带有强电介质电容器的强电介质存储器件。
上述强电介质电容器由相向的一对电极和由被夹在该两电极之间的强电介质材料构成的电介质层构成，对于上述两电极间的外加电压与强电介质材料的极化率之间的对应关系具有滞后特性。即，强电介质电容器的构成为：即便是在电场(外加电压)为零的时候，在强电介质层内也会剩下与加电压的滞后现象相对应的极性的剩余极化，在上述强电介质存储器件中，采用用强电介质电容器的剩余极化来表示存储数据的办法，实现了存储数据的非易失性。
在已经用了这种强电介质电容器的非易失性存储器件中，重要的课题是减少强电介质电容器的滞后特性的离散，且减少因使用滞后特性而产生的变动。
以下进行具体的说明。图14～图16用来说明现有的强电介质存储器件。图14的平面图示出了该强电介质存储器件的存储单元阵列。图15是该图14中的XV-XV线部分的剖面图。图16的平面图示出的是强电介质电容器的上部电极和下部电之间的位置关系。
在图中，200是构成强电介质存储器件的存储单元阵列，在其硅衬底201上边，沿第1方向D1排列有多个晶体管区域220a，该硅衬底201的晶体管区域200a以外的部分上已形成了器件隔离绝缘膜202。
此外，在沿着第1方向D1的一列晶体管区域220a的两侧，介以第1层间绝缘膜203在器件隔离膜202上边作为单元板(Cell plate)电极形成有下部电极(第1电极)211。该下部电极211由钛或白金等的金属材料构成，具有沿上述第1方向延伸的带状平面形状。在该下部电极的表面上已形成了强电介质层213。
此外，在下部电极211表面的强电介质层213上，与上述各晶体管区域220a对应地形成了由钛或白金等的金属材料构成的上部电极(第2电极)212。即，在上述强电介质层213上边，沿上述第1方向D1配置有多个上部电极212。各上部电极212的平面形状已变成为以上述第1方向D1为长边方向的长方形形状，此外，由图14可知，该各上部电极212的面积已变得比下部电极211的面积小。在这里，强电介质电容器210，由上述下部电极211、上部电极212以及位于它们之间的强电介质层213构成，上述强电介质层213的表面和上述下部电极211的表面已被第2层间绝缘膜204覆盖。
另外，在图中，上述上部电极212已被配置在下部电极211的中央部分，使得与下部电极211的一方的侧边211a1和与之相对的上部电极212的侧边211a1之间的距离(以下，称之为非重叠宽度)O11、以及下部电极211的另一方的侧边211a2和与之相对的上部电极212的侧边211a2之间的距离(以下，称之为非重叠宽度)O12相等。
此外，在把上述晶体管220a夹在中间相向的一对下部电极211之间，把由多晶硅构成的一对字线(第2布线)223a、223b配置为跨于排成为一列的多个晶体管区域220a上边。在该各晶体管区域220a中的该字线223a、223b的两侧，已形成了构成存储器单元的存储器晶体管220的源扩散区域222和漏扩散区域221。位于上述字线223a和223b的各晶体管区域220a上边的部分，已构成了上述存储器晶体管220的栅极电极，通过栅极绝缘膜202a位于衬底表面上边。上述扩散区域221、222和字线223a、223b的表面已被上述第1和第2层间绝缘膜203和204覆盖。此外，在图14中，这些层间绝缘膜已被略去。
上述各晶体管区域202a中的位于一对字线223a和223b之间的源扩散区域222，介以已在上述第1、第2层间绝缘膜203、204上形成的接触孔205b，连接到沿与上述第1方向D1垂直的第2方向延伸的位线233b上。此外，位于上述各晶体管区域220a中的相向的字线223a、223b的外侧的漏扩散区域221，已被连接布线233a连接到上述上部电极212上。即，上述连接布线233a的一个端部通过在上述第2绝缘膜204上形成的接触孔204a连接到上述上部电极212上，上述连接布线233a的另一端部通过在上述第1、第2绝缘膜203、204上形成的接触孔205a连接到漏扩散区域221上。
在这里，上述上部电极211和强电介质层213是在上述层间绝缘膜203上边依次形成钛或白金等的金属材料和强电介质材料的膜，然后使该膜形成图形而构成的。上述上部电极212则是在上述强电介质层213上边先形成钛或白金等的金属材料的膜，然后使该膜形成图形而构成的。此外，上述位线233b和连接布线233a，是使已在上述层间绝缘膜204上边形成的铝等的金属膜刻制成图形而形成的。上述字线223a、223b，则是使在栅极绝缘膜202a和器件隔离绝缘膜202上形成的多晶硅膜刻制成图形而构成的。
上述第1层间绝缘膜203由NSG(氧化硅系)或BPSG(硼磷掺杂氧化硅)等的绝缘材料构成，第2层间绝缘膜204，由例如PSG(掺磷氧化硅)构成。
此外，作为构成强电介质电容器的强电介质层213的强电介质材料，大家知道有KNO3、PbLa2O3-ZrO2-TiO2，和PbTiO3-PbZrO3等。此外，在PCT国际公开第WO93/12542号公报中，公布了适合于作强电介质存储器件的、与PbTiO3-PbZrO3相比疲劳极端之小的强电介质材料。
其次，简单地对动作进行说明。
在这样构成的强电介质存储器件中，当选择例如字线223a，接着驱动下部电极211之一(例如，图14所示的最上边的下部电极)使其电压电平变成为与逻辑电压“H”对应的电平时，已在该下部电极上边形成的强电介质电容器210的存储数据将通过连接布线233a和晶体管220，对各位线进行读出。
简单地说明读出动作的原理。图17以曲线的形式示出了强电介质电容器的滞后特性，纵轴与强电介质电容器的极化电荷量P相对应，横轴则与加到强电介质电容器上的外加电压E相对应。此外，P1、P2分别是在给强电介质电容器加上电场E1、E2(＝-E1)的时候所产生的极化电荷量，Pr1是与外加电压E1对应的剩余电荷量，Pr2是与外加电压E2(＝-E1)对应的剩余电荷量，Ec1是与剩余电荷量Pr2相对应的矫顽电场，及Ec2是与剩余电荷量Prl对应的矫顽电场。此外，在该强电介质存储器件中，在读出数据时，加在强电介质电容器上的读出电压(即加在下部电极上的电压)决定于上述强电介质电容器的外加电场将变成E2的电压。
在上述强电介质存储器件中，在各存储单元中，已写进了规定的存储数据，构成该存储单元的强电介质电容器的剩余电荷量已变成为与该存储数据“1”或“0”对应的剩余电荷量Pr1或Pr2。在该状态下，当驱动规定的字线，并对强电介质电容器的规定的下部电极加上上述读出电压时，从位于该规定的下部电极上边的强电介质电容器中，把与剩余电荷量Pr1或Pr2对应的电荷读出到位线上。
例如，从剩余电荷量为Pr2的强电介质电容器中，把与外加电压E2对应的极化电荷量P2与剩余电荷量Pr2之间的差ΔP2(＝Pr2-P2)，作为与存储数据对应的信号电荷读出到位线233b上。另外，从剩余电荷量为Pr1的强电介质电容器中，把与外加电压E2对应的极化电荷量P2与剩余电荷量Pr1之间的差ΔP1(＝Pr1-P2)，作为与存储数据对应的信号电荷读出到位线上。在这种情况下，由于被读到位线上的电荷量(Pr1-P2)和(Pr2-P2)不同，所以，可以借助于该电荷量的不同，来识别已存储在存储单元中的数据。这样一来，在从强电介质电容器中读出数据的构成中，对于强电介质电容器的剩余电荷量是剩余电荷量Pr1的存储单元，将会因读出动作产生数据破坏。因此，该强电介质存储器件具有下述电路构成：在已进行了数据读出之后，把读出数据之前的存储数据写入到各强电介质电容器中去修复存储单元的数据。
而与已读出到各位线233b上的存储数据对应的信号电荷则被读出放大器(没有画出来)放大后输往到强电介质存储器件的外部。之后，使上述下部电极211的电压电平变成为与逻辑电压“L”对应的电平，使上述字线223a变成为未选状态结束读出。
然而，在现有的强电介质电容器210中，存在着特性的离散，即强电介质层的极化率的离散大，而且，特性变动，即易于产生极化率的随时间而变化的问题。
即，上述示于图17的强电介质电容器的滞后特性曲线中的、对外加电场E1、E2的极化电荷量P1、P2，矫顽电场Ec1、Ec2，或者剩余电荷量Pr1、Pr2的初始值，在一个器件(强电介质存储器件)内的存储单元间或在器件间，将形成大的离散，或者在短期间内产生伴随着时间的流驶的滞后特性的变动(从用曲线La所示的正常的特性向曲线Lb所示的退化后的特性的变化)。
本发明就是为解决上述那样的问题而发明出来的，其目的是提供一种可以抑制强电介质电容器的特性的离散，且可以减小随着时间的流驶所伴生的特性变动的、耐用年数长、制造成品率高的半导体器件。
本发明第1方面的半导体器件是具备：沿第1方向延伸且具有以与该第1方向垂直的第2方向为宽度方向的平面形状的第1电极；被配置为与该第1电极相向、且具有上述第1方向上的尺寸和上述第2方向上的尺寸相等的平面形状、或者具有上述第1方向上的尺寸比上述第2方向上的尺寸短的平面形状的第2电极；配置于上述第1电极与上述第2电极之间的强电介质层，并用上述第1、第2电极及该两电极间的强电介质层构成强电介质电容器。
本发明第2方面的半导体器件，是在第1方面所述的半导体器件中，把上述第2电极做成为借助于规定的导电性材料层的图形化而形成的电极，是把该第2电极沿上述第1方向排列多个，并把该相邻的第2电极的配置间隔做成为在上述导电性材料上可以形成的开口图形的最小尺寸的电极。
本发明第3方面的半导体器件，是在第1方面所述的半导体器件中，把上述第2电极的平面形状做成为多角形，且使该第2电极的平面形状中的各内角的大小都大于90度。
本发明第4方面的半导体器件是具备：沿第1方向延伸且具有以与该第1方向垂直的第2方向为宽度方向的平面形状的第1电极；被配置为与该第1电极相向、且沿上述第1方向和第2方向排列成矩阵状的多个第2电极；配置于上述第1电极与上述第2电极之间的强电介质层，并用上述第1电极、强电介质层和多个第2电极构成多个强电介质电容器。
本发明第5方面的半导体器件，是在第4方面所述的半导体器件中，把上述各第2电极做成为具有上述第1方向上的尺寸和上述第2方向上的尺寸相等的平面形状、或者具有上述第1方向上的尺寸比上述第2方向上的尺寸短的平面形状的构造的电极。
本发明第6方面的半导体器件是具备：沿第1方向延伸且具有以与该第1方向垂直的第2方向为宽度方向的平面形状的第1电极；被配置为与该第1电极相向、且具有以第1方向和第2方向之间的方向为其长边方向的平面形状的第2电极；配置于上述第1电极与上述第2电极之间的强电介质层，并用上述第1、第2电极及该两电极间的强电介质层构成强电介质电容器。
本发明第7方面的半导体器件，是在第6方面的发明中，把上述第2电极的平面形状做成为多角形，且使该第2电极的平面形状中的内角的大小都大于90度。
本发明第8方面的半导体器件是具备：沿第1方向延伸且具有以与该第1方向垂直的第2方向为宽度方向的平面形状的第1电极；被配置为与该第1电极相向、且具有与和该第1电极的第1方向平行的第1侧边最接近且相向的第1侧边以及与和该第1电极的第1方向平行的第2侧边最接近且相向的第2侧边的第2电极；夹在上述第1电极和第2电极之间的强电介质层，而且，用上述第1、第2电极及该两电极间的强电介质层构成强电介质电容器，把上述第2电极的第1侧边的长度作得比其第2侧边要长，且使从该第2电极的第1侧边到第1电极的第1侧边为止的距离作成为比从该第2电极的第2侧边到第1电极的第2侧边为止的距离要大。
本发明第9方面的半导体器件，是在第8方面的发明中，把上述第2电极的平面形状做成为多角形形状，且使该第2电极的平面形状中的内角的大小都大于90度。
本发明第10方面的半导体器件是具有下述部分的强电介质存储器件，这些部分是：分别由强电介质电容器和存储器晶体管构成的，被排列成矩阵状的多个存储单元；用于驱动该强电介质电容器的单元板线；与各存储单元列对应的多条位线；与各存储单元的行对应的，用于选择存储器晶体管的多条字线；连接到上述位线上、放大规定的位线上的数据信号的读出放大器。而且，该强电介质存储器件具备：沿第1方向延伸且具有以与该第1方向垂直的第2方向为宽度方向的平面形状的，已被连接到上述单元板线上的第1电极；被配置为与该第1电极相向、且具有上述第1方向上的尺寸和上述第2方向上的尺寸相等的平面形状、或者具有上述第1方向上的尺寸比上述第2方向上的尺寸短的平面形状的第2电极；配置于上述第1电极与上述第2电极之间的强电介质层，并用上述第1、第2电极及强电介质层构成强电介质电容器。
本发明第11方面的半导体器件是在具备有强电介质电容器的半导体器件中，具有下述部分的半导体器件，这些部分是：沿第1方向延伸且具有以与该第1方向垂直的第2方向为宽度方向的平面形状的，构成上述强电介质电容器的第1电极；被配置为与该第1电极相向的、构成上述强电介质电容器的第2电极；配置于上述第1电极与上述第2电极之间的，构成上述强电介质电容器的强电介质层；具有形成为把上述第2电极的表面覆盖起来，在该第2电极的表面的，从其中央位置沿上述第1电极的第1方向的一方的侧边一侧偏离开来的位置上形成的接触孔的绝缘膜；在该绝缘膜上形成、并通过上述接触孔连接到上述第2电极上的布线。
本发明第12方面的半导体器件，在备有强电介质电容器的半导体器件中，具备：沿第1方向延伸且具有以与该第1方向垂直的第2方向为宽度方向的平面形状的，构成上述强电介质电容器的第1电极；被配置为与该第1电极相向的，构成上述强电介质电容器的第2电极；配置于上述第1电极与上述第2电极之间的，构成上述强电介质电容器的强电介质层；具有形成为把上述第2电极的表面覆盖起来，在该第2电极的表面的，从其中央位置沿上述第1电极的第1方向的一方的侧边一侧偏离开来的位置上形成的接触孔的绝缘膜；在该绝缘膜上形成，并通过上述接触孔连接到上述第2电极的布线，且把上述第2电极做成为使其全体，被从其规定的侧边一侧切除的缺口分割成多个电极部分的构造，并通过上述接触孔，把上述布线连接到构成该第2电极的多个电极部分中的一部分电极上去。
图1的平面图示出了构成本发明的实施例1的强电介质存储器件的存储单元阵列。
图2是图1中的II-II线部分的剖面图。
图3的平面图示出的是构成上述实施例1的强电介质电容器的下部电极和上部电极之间的位置关系。
图4的平面图示出了构成本发明的实施例2的强电介质存储器件的存储单元阵列。
图5的平面图示出的是构成上述实施例2的强电介质电容器的下部电极和上部电极之间的位置关系。
图6的平面图示出了构成本发明的实施例3的强电介质存储器件的存储单元阵列。
图7的平面图示出的是构成上述实施例3的强电介质电容器的下部电极和上部电极之间的位置关系。
图8是用于说明本发明的实施例4的强电介质存储器件的平面图，该图示出的是构成该强电介质存储器件的强电介质电容器的下部电极和上部电极之间的位置关系。
图9是用于说明本发明的实施例5的强电介质存储器件的平面图，该图示出的是构成该强电介质存储器件的强电介质电容器的下部电极和上部电极之间的位置关系。
图10是用于说明本发明的实施例6的强电介质存储器件的平面图，图10(a)示出的是构成该强电介质存储器件的强电介质电容器的下部电极和上部电极之间的位置关系；图10(b)是用于说明本实施例6的上部电极的形状的说明图，图10(c)示出的是本实施例6的上部电极的形状。
图11的平面图示出了应用了上述实施例6中的强电介质电容器的上部电极构造的，有效的利用了器件面积的存储单元阵列的构成。
图12的平面图示出了构成本发明的实施例7的强电介质存储器件的存储单元阵列。
图13的平面图示出的是构成上述实施例7的强电介质电容器的下部电极和上部电极之间的位置关系。
图14的平面图示出了构成现有的强电介质存储器件的存储单元阵列。
图15是图14的XV-XV线部分的剖面图。
图16示出的是现有的强电介质存储器件中的强电介质电容器的下部电极和上部电极之间的位置关系。
图17的曲线图用曲线示出了上述强电介质电容器的滞后特性。
首先，对本发明的着眼点和基本原理进行说明。
本专利发明者等为达到上述目的而刻意进行研究的结果，发现上述强电介质电容器的特性的离散或特性的变动，是由于在形成了构成强电介质电容器的强电介质层后，进行种种的处理而使强电介质层的材料质量退化。
即，上述下部电极和强电介质层，在层间绝缘膜上边形成了白金等的金属膜和强电介质膜之后，要把它们刻制成图形之后形成，故在进行刻成图形时，刻蚀剂等将从因进行刻蚀处理而露出来的强电介质的侧面作为杂质而侵入，在强电介质层的侧边部分将产生材料质量退化。此外，在进行该刻蚀的时候，因为强电介质层与下部电极之间的界面也露出来，所以由于杂质的侵入，在该部分上将形成电阻层等。
此外，上部电极由于要先把已在上述强电介质层上边形成了的白金等的金属膜刻制成图形后形成，所以在该刻制成图形之际，强电介质层的、因除去金属膜而已露了出来的部分被暴露于刻蚀处理之内，因此，在强电介质的层的上部电极的部分上将产生材料质量退化。
还有，在选择性地除去层间绝缘膜的上部电极上的部分形成接触孔之际，杂质将经由在该接触孔内露出的上部电极侵入强电介质层，在形成连接布线时，本身为该连接布线的构成材料的钛等还将经由上述上部电极侵入到强电介质中去。因此，在与强电介质层的接触孔部分对应的部分中将产生材料质量退化。
从上述情况可知，采用加大与下部电极的长边方向垂直的方向的宽度尺寸把上部电极配置为使之尽量地离开下部电极的侧边部分，而且加大上部电极的面积的办法，虽然可以减小因强电介质电容中的强电介质层的杂质扩散对劣化部分的影响，但若单纯地加大上部电极或下部电极的尺寸，例如，把图16所示的上述非重叠宽度O11，O12扩大到大于上部电极212的宽度W2时，则下部电极211的宽度W1将宽于(W2+O11+O12)，就会产生在存储单元阵列的基板上的布局面积显著地增大这样的新问题。
于是，本发明人等还发现构成强电介质电容器的上部电极形状与上述特性的离散之间的关联性，以及在上部电极上的接触孔的位置与上述特性离散之间的关联性，并以此为据发现了可以避免上述新问题发生的方法。
即，本专利发明人等，着眼于在现有的强电介质电容器210中，由于上述上部电极212的长度L2相对于其宽度W2要长，故受强电介质层侧边的材料质量退化部分的影响大，变得易于产生强电介质电容器的特性离散或特性变动，发现：产生构成强电介质电容器的强电介质层的材料质量退化的部分，主要是位于下部电极的侧边近旁的部分，采用把上部电极的平面形状做成为以下部电极的宽度方向为长边方向的办法，就可以减少含于强电介质电容器中的强电介质层的材料质量退化部分而不会招致上部电极的面积的缩小。
还发现，采用把上述上部电极的接触孔配置在从上部电极的中央位置向下部电极的侧边一侧偏离开来的位置上的办法，就可以抑制杂质从该接触孔经由上部电极向强电介质层中的扩散。
以下，对以以上的着眼点和基本原理为基础的本发明的各个实施例进行说明。
实施例1
图1～图3是用于说明本发明的实施例1的强电介质存储器件的说明图，图1的平面图示出了构成该强电介质存储器件的存储单元阵列的一部分，图2是图1中的II-II线部分的剖面图，图3的平面图示出的是构成存储单元的强电介质电容器的下部电极和上部电极之间的位置关系。
在图中，100是构成强电介质存储器件的的存储单元阵列，在其硅衬底101上边，沿第1方向D1和与之垂直的第2方向D2矩阵状地配置晶体管区域120a，在该硅衬底101的各晶体管区域以外的表面区域上形成了器件隔离绝缘膜102。
另外，在沿第1方向D1的各列的晶体管区域120a两侧作为单元板电极设有下部电极(第1电极)111a。该下部电极111a在把钛或白金等的金属膜刻制成图形后形成，并介以第1层间隔离绝缘膜103配置于器件隔离绝缘膜102上边。此外，上述下部电极111a沿上述第1方向D1延伸，具有以与该第1方向垂直的第2方向为布线宽度方向的带状平面形状，并在该表面上形成了强电介质层113。
此外，在上述各下部电极111a的表面的强电介质层113上边借助于使白金等的金属膜刻制成图形而形成了上部电极(第2电极)112a。即在上述各下部电极111a的强电介质层113上边，沿上述第1方向D1配置有多个上部电极112a。另外，各上部电极112a的平面形状已变成为以上述第2方向D2为长边方向的长方形形状，而且，该上部电极112a的面积已变得比下部电极111a的面积小。上述强电介质层113的表面和上部电极112a的表面已被第2层间绝缘膜104覆盖。还有，在图1中，强电介质层113和第1、第2层间绝缘层103、104已略去。
其中，强电介质电容器110a由上述下部电极111a、位于其上方的上部电极112a、和该下部电极111a与上部电极之间的强电介质层113构成。强电介质电容器110a分别被配置在上述晶体管区域120a的两侧。
此外，在把上述晶体管区域夹在中间相向的两下部电极111a之间，配置由多晶硅构成的一对字线123a1、123a2，使之跨过被排列成一列的多条晶体管区域120a。其中，上述字线123a1、123a2的形状做成为锯齿形状，使得与晶体管区域120a中的接触孔105a、105b的形成位置不重叠。在该各晶体管区域中的该字线的两侧，形成了构成存储单元的晶体管的源扩散区域122和漏扩散区域121。位于上述字线的各晶体管区域上边的部分，构成了上述晶体管的栅极，介以栅极绝缘膜102a位于衬底101的表面区域上边。上述扩散区域121、122和字线123a1、123a2的表面已被上述第1、第2层间绝缘膜103、104覆盖。
位于上述各晶体管120a中的一对字线的内侧的源扩散区域122经由在上述第1、第2绝缘膜103、104上形成的接触孔105b，连接到沿与上述第1方向D1垂直的第2方向延伸的位线113b上。此外，位于上述各晶体管区域120a中的一对字线的外侧的漏扩散区域121借助于连接布线113a电连接到与各晶体管区域120a对应的强电介质电容器110a的上部电极112a上。即，上述连接布线113a的一个端部经由在上述第2层间绝缘膜104上形成的接触孔104a连接到上述上部电极112a上，上述连接布线113a的另一端部则经由在上述第1、第2层间绝缘膜103、104上形成的接触孔105a被连接到漏扩散区域121上。
在这里，上述第1层间绝缘膜103由NSG(氧化硅系)或BPSG(硼磷掺杂氧化硅)等的绝缘材料构成，第2层间绝缘膜104由例如PSG(掺磷氧化硅)等的材料构成。
另外，作为构成上述强电介质电容器110a的强电介质层113的强电介质材料，人们知道有KNO3、PbLa2O3-ZrO2-TiO2、和PbTiO3-PbZrO3等。此外，根据PCT国际公开的WO93/12542号公报，人们还知道适合于作强电介质存储器件的、与PbTiO3-PbZrO3相比疲劳极端之小的强电介质材料。
此外，上述连接布线113a和位线113b是在使在衬底上顺次形成的钛层和铝层刻制成图形后形成的。还有，上述连接布线113a和位线113b也可是铝层的单层构造。在这种情况下，既可以使同一铝层刻制成图形后形成，也可以借助于不同的铝层刻制成图形形成。
在本实施例1中，如图3所示，特别把上述上部电极112a的平面形状做成为使上述第1方向D1的尺寸L2比第2方向D2的尺寸W2短的平面形状。此外，在下部电极111a中被配置为与之相对的上部电极112a的面积做成为比上述下部电极111a的面积小。其中，上述下部电极111a的第1侧边111a1和与之相邻并相对的上部电极112a的第1侧边112a1之间的距离(以下，称之为第1非重叠宽度)O11，和上述下部电极111a的第1侧边111a2和与之邻近相对的上部电极112a的第1侧边112a2之间的距离O12(以下，称之为第2非重叠宽度)相等，这些第1、第2非重叠宽度O11和O12已设定为小于上述上部电极112a的第2方向(下部电极的宽度方向)D2的尺寸W2。
其次，说明作用效果。
本实施例1的强电介质存储器件的数据读出动作与现有的强电介质存储器件的动作相同。
在本实施例1中，在强电介质存储器件中，介以强电介质层113，在具有带状平面形状的下部电极(单元板电极)111a上边，沿该下部电极111a的长边方向配置多个上部电极112a，构成多个强电介质电容器110a，且由于上述上部电极112a的、下部电极的长边方向的尺寸L2已做成为比与之垂直的方向的尺寸W2短，所以可以减小与上部电极112a中的、已产生了材料质量退化的强电介质层113的侧边部分重叠的区域而不减少上部电极112a的面积。因此，将减小作为强电介质电容器整体的特性的离散，随着时间的流驶而产生的特性变动也将变缓。
另外，在这种情况下，由于上述上部电极112a的受强电介质层的材料质量退化的影响的区域的宽度L2狭窄，所以即使使上述非重叠宽度O11，O12变狭窄，也可以抑制作为强电介质电容器整体的特性的离散或特性变动降低，结果，可以把下部电极111a的宽度W1(＝W1+O11+O12)作得狭窄，还可以减小存储单元阵列的外形面积。
此外，在该实施例1中，由于把在上部电极上形成的接触孔104a配置到上部电极112a的、从其中央位置偏向一方的侧边一侧的位置上，所以可以把源于接触孔的杂质扩散的强电介质层113的材料质量退化抑制为不波及到与上部电极112a的中央对应的部分。
即，结果变成为在接触孔104a的形成时和连接线113a的形成时，杂质介以在该接触孔104a内露出来的上部电极112a侵入强电介质层113内，使该强电介质层113的材质发生劣化。这样的材料质量退化虽然将招致强电介质电容器的特性离散，但该材料质量退化与从下部电极111a的侧边一侧所产生的材料质量退化合在一起，变成为达到强电介质层的非常广阔的范围。
对此，如上述实施例1所示，在把形成于上部电极112a上的接触孔104a配置到上部电极112a的、从其中央位置偏向其一方的侧边一侧的位置上的强电介质电容器中，可以使因源于接触孔104a的杂质的扩散所产生的强电介质层113的材料质量退化的产生区域，从下部电极111a的侧边一侧重叠到产生材料质量退化的区域上去，可以广阔范围内确保不产生强电介质层113的材料质量退化的区域。这样一来，就可以有效地抑制强电介质电容器的特性的离散或特性退化。
此外，在上述实施例1中，示出的是把上部电极112a的宽度(第2方向D2中的尺寸)W2作得比其长度(第1方向D1中的尺寸)L2还短的情况，但是，上述上部电极112a的宽度W2和长度L2也可以是同一尺寸。在这种情况下，也可以把作为强电介质整体的特性的离散或特性变动抑制为不大。
实施例2
图4或图5是用来说明本发明的实施例2的强电介质存储器件的说明图，图4的平面图示出了构成本发明的实施例2的强电介质存储器件的存储单元阵列。图5的平面图示出的是构成上述实施例2的强电介质电容器的上部电极和下部电极之间的位置关系。
在该实施例2的强电介质存储器件的存储单元阵列中，把上述实施例1中的、相邻的上部电极的配置间隔做成为在构成该上部电极的导电性材料层上可以形成的开口图形的最小尺寸(最小加工尺寸)S2b，同时，对实施例1中的晶体管区域的各接触孔的配置已进行了变更。
以下进行详述。在图4和图5中，与图1～图3相同的标号表示与上述实施例1的部分相同，100b是构成强电介质存储器件的存储单元阵列。在该存储单元阵列100b中，在硅衬底101上边，沿第1方向D1和与之垂直的第2方向D2矩阵状地配置晶体管区域120b，在该硅衬底101的、各晶体管区域以外的表面区域上已形成了器件隔离绝缘膜102。此外，在沿第1方向D1的各列的晶体管区域102b的两侧，和上述实施例1一样，把在其表面上已形成了强电介质层113的下部电极(第1电极)111a设置为单元板电极。
此外，在上述各下部电极111a的表面的强电介质113上边，沿上述第1方向D1配置多个将白金等的金属膜刻制成图形形成的上部电极(第2电极)112b。其中，已把相邻的上部电极112b的配置间隔做成为上述最小加工尺寸S2b。该各上部电极112b的平面形状，与上述实施例1的平面形状相同，已变成为以上述第2方向D2为长边方向的长方形状，而且，该上部电极112b的面积已变成为比下部电极111a的面积小。在这里，用上述下部电极111a和位于其上方的多个上部电极112b以及该下部电极和上部电极之间的强电介质层113构成了多个强电介质电容器110b。强电介质电容器110b则分别配置于上述晶体管区域120b的两侧。
在把上述晶体管区域夹在中间相向的两下部电极111a之间，配置有一对由多晶硅构成的字线123b1、123b2，使之跨过排列成一列的多个晶体管区域120b。其中，字线123b1、123b2的平面形状已变成为一直线状。在该各晶体管区域的该字线的两侧，与上述实施例1一样，  已形成了构成存储单元的晶体管的源扩散区域和漏扩散区域。位于上述字线的各晶体管区域上边的部分，构成了上述晶体管的栅极电极，并介以栅极绝缘膜位于衬底101的表面区域上。此外，上述扩散区域和字线的表面，与上述实施例1一样，被上述第1和第2层间绝缘膜(没有画出来)覆盖。
位于上述各晶体管区域120b中的一对字线的内侧的源扩散区域被连接到在上述第1、第2层间绝缘膜上形成的接触孔105内的连接布线113c上，而该连接布线113c经由在其上边的第3层间绝缘膜(没有画出来)上形成的接触孔105c，连接到沿与上述第1方向D1垂直的第2方向延伸的位线115上。此外，位于上述各晶体管区域102b中的一对字线的外侧漏扩散区域，借助于连接布线113a，电连到与各晶体管区域对应的强电介质电容器的上部电极112b上。即，上述连接布线113a的一个端部经由已在上述第2绝缘膜上形成的接触孔104a连接到上述上部电极112b上，上述连接布线113b的另一端部，则经由已在上述第1、第2层间绝缘膜上形成的接触孔105a连接到漏扩散区域上。
其中，借助于把上述上部电极112b的配置间隔作得比上述实施例1狭窄的办法，在晶体管区域120b中，把漏扩散区域121(参照图2)上的接触孔120a和源扩散区域122(参照图2)上的接触孔105b配置为在第2方向上排列成平行的直线。另外，上述连接布线113a、113c，与上述实施例1一样，做成为钛和铝的2层构造。上述位线115用把在该2层构造的导体层上侧上形成的铝层等刻制成图形后构成。其他的构成与上述的实施例1相同，上述第1、第2层间绝缘膜用与上述实施例1的层间绝缘膜相同的材料构成，上述强电介质电容器的强电介质层113也用与上述实施例1相同的强电介质材料构成。
在这样的构成的本发明的实施例2中，由于把在下部电极111a上排列成一列的多个上部电极112b的配置间隔使加工尺寸变得最小，故除上述实施例1的效果之外，还具有存储单元所占的版图面积与该实施例1比可以缩小约60％的效果。
实施例3
图6和图7是用来说明本实施例3的强电介质存储器件的说明图，图6的平面图示出了构成本发明的实施例3的强电介质存储器件的存储单元阵列。图7的平面图示出的是构成上述实施例3的强电介质电容器的上部电极和下部电极之间的位置关系。
在图中，100c是本实施例3的强电介质存储器件的存储单元阵列，与图1～图3相同的标号示出的是与实施例1相同的部分。
该存储单元100c代替了实施例1中的下部电极111a，与该下部电极111a比，具有把宽度(第2方向D2的尺寸)W2扩大了的下部电极111c，在该下部电极111c上边，沿上述第1方向配置了两列上部电极112a。
其中，在上述下部布线111c上边，沿第1方向D1配置的上部电极112a的配置间隔，已变成为与上述实施例1中的配置间隔一样尺寸的S2，而沿第2方向排列的上部电极112a的配置间隔，则做成为最小加工尺寸S22c。其它的构成与实施例1的存储单元100a相同。
在这样构成的实施例3中，由于把配置于下部电极111c上边的上部电极112a的平面形状做成为使长度方向的尺寸L2比宽度方向的尺寸W2小的形状，所以即使是上述上部电极的、受强电介质层的材料质量退化的影响的区域的宽度L2变短，上述下部电极侧边和与之相邻的上部电极的侧边之间的距离(非重叠宽度)O11、O12变窄，仍可以把作为强电介质电容器整体的特性的离散或特性变动抑制得很低。
另外，由于把下部电极111c做成为宽度宽的构造，且在该下部电极111c上，沿上述第1方向D1配置两列上部电极112a，故与上述实施例1比，可以缩小相当于两列上部电极112a的下部电极的面积，可以得到在存储单元阵列的基板上的高密度布局。
此外，在该实施例中，由于已把在下部电极111c上边，在其宽度方向上配置的上部电极112a的配置间隔做成为加工最小尺寸S22c，所以从结果上说，存储单元阵列在基板上所占的面积，与实施例1比可以缩小约10％。
实施例4
图8是用于说明本发明的实施例4的强电介质存储器件的平面图，该图示出的是构成该强电介质存储器件的强电介质电容器的上部电极的平面形状。
在图中，112d是本实施例4中的构成强电介质电容器的上部电极，该上部电极112d与上述实施例1的上部电极一样，以规定的间隔在下部电极111a上边沿第2方向配置了多个。其中，该上部电极112d已变成了把上述实施例1中的长方形形状的上部电极112a的4角切掉而构成的平面形状。即，该上部电极112d变成为以上述第2方向D2为长边方向的纵长的8角形形状，变成为不论哪一内角都大于90度的形状。其它的构成与上述实施例1相同。
在这样构成的实施例4中，由于已把上部电极112d做成为不论哪一个内角都是大于90度的多角形形状，所以可以降低在进行上述上部电极112d的制成图形时的、在该上部电极角部处的形状的离散，因此，与上述实施例1的效果比还可以进一步抑制强电介质电容器的特性的离散或特性变动的发生。在这种情况下，上述上部电极112d的面积若与实施例1的相应的面积比虽然有些减小，但可以使因长方形形状的上部电极112a的切角而引起的面积减小变成为对强电介质电容器的电容值几乎没有影响的程度。
此外，在上述实施例4中，虽然示出的是在上述实施例1的存储单元阵列中把上部电极112a的4个角切掉后的上部电极，但是，这也可以是在实施例2或3的存储单元阵列100b或110c中，切掉了上部电极112b和112a的4个角的上部电极，在这种情况下，也可以得到与上述实施例4同样的效果。
实施例5
图9是用于说明本发明的实施例5的强电介质存储器件的平面图，该图示出的是构成该强电介质存储器件的强电介质电容器的上部电极的平面形状。
在图中，112e是本实施例5中的构成强电介质电容器的上部电极，该上部电极112e与上述实施例1的上部电极一样，在沿与第1方向D1上延伸的下部电极111a上边，沿与该第1方向D1垂直的第2方向上以规定的步距配置多个。其中，该上部电极112e与上述实施例1中的长方形形状的上部电极112a不同，其平面形状已变成为以对上述第1方向D1成45度的方向D3为长边方向的6角形形状。
即，该上部电极112e的6角形形状由与上述第1方向D1平行的相向的2个横边112e1和112e2、分别与这些横边相连，与上述第2方向D2平行的相向的2个纵边112e3和112e4，把该纵边112e4和横边112e2之间连接起来的斜边112e6以及把该纵边112e3和横边112e1之间连接起来的斜边112e5构成。其中，上述斜边112e6和112e5变成为与上述第3方向D3平行。其它的构成与上述实施例1相同。
在这样构成的实施例5中，由于把上部电极112e的形状做成为以对上述第1方向D1，即以对下部电极111a的长边方向成45度的方向D3为长边方向的6角形形状，所以与实施例1一样，可以减少受与强电介质层的第1方向D1平行的两侧部分上的材料劣化的影响的、上部电极112e的区域。
此外，在该实施例5中，由于把上部电极112e的长边方向定为对下部电极的宽度方向(第2方向)D2成45度的倾斜方向D3，故若与上述实施例1比，可以在已决定好的宽度尺寸W1的下部电极111a上边，加长上部电极112e的长度。其结果是在本实施例5中，可以在抑制强电介质电容器的特性离散或特性变动的发生的同时，加大强电介质电容器的面积以加大电容值。具体地说，与实施例1的强电介质电容器的电容器比可以把强电介质电容器的电容值增大约25％。
还有，在实施例5中，即使是把相邻的上部电极112e的相向的斜边的距离做成为例如最小加工尺寸，也将变成为在相邻的上部电极112e间的、下部电极111a的两侧边近旁部分上，形成空白区域116e。在该空白区域116e上，例如可以配置多晶硅的布线层或半导体器件，因此，可以有效地利用器件面积，即强电介质存储器件中的衬底面积。
实施例6
图10是用于说明本发明的实施例6的强电介质存储器件的平面图，该图示出的是构成该强电介质存储器件的强电介质电容器的上部电极的平面形状。
在图中，112f是本实施例6中的构成强电介质电容器的上部电极，该上部电极112f，与上述实施例1的上部电极一样，在下部电极111a上边，沿第1方向D1以规定的步距配置多个。其中，该上部电极112f与上述实施例1中的长方形形状的上部电极112a不同，已变成为把第1方向D1为长边方向的长方形形状F0(图10(b))的一个角fc切下来构成的平面形状F(图10(c))。
即，该上部电极112f的6角形形状F具有与上述第1方向D1平行的相向的横长边112f1和第1横短边112f2，和与上述第1方向垂直的第2方向D2平行的相向的纵长边112f3及纵短边112f4。其中，一端彼此间已连起来的该横长边112f1和纵长边112f3分别与上述长方形形状F0的横边a1和纵边b1一致，该横短边112f2和纵短边112f4各自的一端与上述横长边112f1和纵长边112f3的另一端相连，并位于上述长方形形状F0的纵边a2及短边b2上边。上述形状F，具有其一端与上述纵短边112f4的另一端相连，且与上述横长边112f1平行的第2横短边112f5，和一端与上述第2横短边112f2的另一端相连，另一端与上述第2横短边112f5的另一端相连，且与上述横短边112f2所构成的夹角成钝角的斜边112f6。
在该实施例6中，在上述下部电极111a上边，沿上述第1方向D1交互排列如图10(c)所示的那种配置的图形和将之旋转移动180度后配置的图形。这时，使相邻的两上部电极112f的一方的图形的第2横短边112f5和另一方的图形的横长边112f1位于同一直线上边。而且，相邻的两上部电极112f的纵边间的距离做成为上述最小加工尺寸。其它的构成与上述的实施例1相同。
在这样构成的实施例6中，在例如上部电极112f(图10(c)中所示的配置的上部电极)的、与下部电极111a的侧边111a2邻近的横短边112f2部分中，由于已使非重叠宽度O22，即已使该上部电极112f的横短边112f2和下部电极111a的侧边111a2之间的间隔变窄，故可以起到强电介质电容器的电容的作用。此外，在上部电极112f(图10(c)中所示的配置的上部电极)的、与下部电极111a的侧边111a1邻近的横长边112f1部分中，由于已使非重叠宽度O21，即已使该上部电极112f的横长边112f1和下部电极111a的侧边111a1之间的间隔变宽，故可以抑制在该下部电极111a上边形成的强电介质层的侧边部分处的材料质量退化的影响，使之达不到强电介质电容器中去。因此，具有可以抑制强电介质电容器的特性离散或特性变动的发生，同时可以加大强电介质电容器的面积加大电容值的效果。
此外，在该实施例6中，强电介质电容器并不是排列在一条直线上，而是配置为多少呈锯齿状，所以可以提高存储单元阵列的布局，即存储器晶体管与强电介质电容器之间的配置的自由度，进而，可以提高位线或字线的配置的自由度。
此外，在该实施例6中，上部电极112f的、位于与下部电极111a的侧边相邻的第1横短边112f2的长度变得越短则该第1横短边112f2和下部电极111a的侧边之间的距离就越短，因此，可以抑制使强电介质电容器的特性离散或特性变动不易发生，同时，可以增大电容值。
还有，在上述第6实施例中，采用把上部电极112f的平面形状中的内角为90度的4个角切掉，使其内角大于90度的办法，还可几乎不影响电容值地进一步减少特性的离散，使特性变动更难于发生。
另外，在上述实施例6中，还具有下述效果：纵短边112f4彼此间相向邻近的上部电极112f的横边和下部电极111a的侧边之间的区域，即被该两上部电极112f的一方的横长边112f1及其另一方的第2横短边112f5与下部电极111a的侧边所夹的空白区域116f中，可以配置比如说多晶硅的布线层或半导体器件，从而可以有效地利用器件面积。
图11示出了把上述空白区域116f有效地利用为构成字线的多晶硅层的配置区域的存储单元阵列100f的构成。
在该存储单元阵列100f中，晶体管区域120f做成为以第1方向D1为长边方向的横长方形，把各晶体管区域120f中的漏扩散区域上的接触孔105a和源扩散区域上的接触孔105b配置到与第1方向D1平行的直线上。在沿上述第1方向D1排列的晶体管区域120f的两侧，沿该第1方向配置一对字线123f1和123f2。上述字线123f1和123f2，具有分别位于上述各晶体管区域120f的源和漏扩散区域之间的构成栅极电极的栅极部分123f11和123f22。该栅极部分123f11和123f22与上述字线形成一个整体，该字线的与栅极部分之间的连接部分及其近旁的部分被配置于上述下部电极111a的空白区域116f的正下边部分上。
通常，构成下部电极111a的强电介质电容器的部分应该是平坦的，在该部分的下侧不能配置其它的构成构件，但是，在本实施例6中，在下部电极111a的、上部电极112f的正下边以外的部分中，却可以如上述那样地配置例如字线123f1和123f2的一部分，因此，就可以有效地利用器件面积，即在基板上的存储单元阵列的占有面积。
此外，除上边所说的实施例1～6之外，实现把它们组合起来的存储单元阵列的构成也是可能的。
还有，在上述实施例中，作为强电介质电容器的构造，虽然举出的是构成强电介质存储器件的存储单元阵列中的构造，但是，示于各实施例中的强电介质电容器的构造也可以应用于存储单元阵列以外的电路中去。
实施例7
图12和图13是用于说明本发明的实施例7的强电介质存储器件的平面图，图12的平面图示出了构成本发明的实施例7的强电介质存储器件的存储单元阵列。图13的平面图示出的是构成上述存储单元阵列中的强电介质电容器的上部电极和下部电极之间的位置关系。
在图中，100g是构成该实施例7的强电介质存储器件的存储单元阵列。在该存储单元阵列100g中，已把上部电极112g的形状做成为从沿着上述实施例2中的上部电极112b的第2方向D2的两侧的中央部分放进了切口112g1的形状，其它的构成与上述实施例2一样。
在这样构成的实施例7中，用上述切口112g1，就可以某种程度的阻止因源于在上部电极112a上边形成的接触孔104a的杂质扩散而产生的材料质量退化，波及到与上部电极112a的中央部分对应的部分中去。即可以防止源于在上部电极上边形成的接触孔104a的杂质扩散而产生的材料质量退化的产生区域向上部电极112a的中央部分一侧扩展，可以确保把不产生强电介质层的材料质量退化的区域作得宽大。这样一来，就可以有效地抑制强电介质电容器的特性离散或特性退化。
如上所述，倘采用本发明的第1方面的半导体器件，则因为具有以第1方向D1为长边方向，以与该第1方向垂直的第2方向为宽度方向的带状平面形状的第1电极的同时，还介以强电介质层在该第1电极上边配置第2电极构成强电介质电容器，并把该第2电极的平面形状做成为与上述第1方向上的尺寸和上述第2方向上的尺寸相等的平面形状，或上述第1方向上的尺寸比上述第2方向上的尺寸短的平面形状，所以上述第2电极中的位于沿第1电极的侧边的区域对于第2电极的整体所占的比例减小，因此，强电介质电容器就将变成为不易遭受在上述强电介质层的与第1电极的侧边部分对应的区域上的材料质量退化的影响的构造。结果是，具有可以抑制强电介质电容器的特性离散，且可以使得难于产生特性变动的效果。
另外，在这种情况下，不需要缩小第2电极的面积就可以减小第1电极的侧边和与之相邻的第2电极的侧边之间的距离，从而具有不会招致强电介质电容的电容值降低就可以减小存储单元阵列的布局面积的效果。
倘采用本发明的第2方面的半导体器件，则在第1方面所述的半导体器件中，把上述第2电极排列为沿第1方向排列多个使之与上述第1电极相向，并把相邻的第2电极间的配置间隔设定为构成第2电极的导电性材料层的开口图形的最小加工尺寸，所以可以减小搭载多个强电介质电容器的存储单元阵列的布局面积。
倘采用本发明的第3方面的半导体器件，则由于在第1方面所述的半导体器件中，把第2电极的平面形状做成多角形，第2电极的平面形状中的内角都做成了大于90度，所以就可以以更好的重复性进行第2电极的加工，因此，具有可以进一步抑制强电介质电容器的特性离散或特性变动的效果。
倘采用本发明的第4方面的半导体器件，则由于具有以第1方向D1为长边方向，以与该第1方向垂直的第2方向为宽度方向的带状平面形状的第1电极的同时，还介以强电介质层在该第1电极上边配置第2电极构成多个强电介质电容器，并把该第2电极做成为纵横排列的矩阵状的配置，所以结果变成为增大存储单元阵列上的单位面积的强电介质电容器的个数，具有使在基板上的存储单元阵列的高密度布局成为可能的效果。
倘采用本发明的第5方面的半导体器件，则由于在第4方面所述的半导体器件中，把上述第2电极使之与上述第1电极相向地沿第1方向排列多个，并把相邻的第2电极间的配置间隔设定为构成第2电极的导电性材料的开口图形的最小加工尺寸，所以可以减小搭载多个强电介质电容器的存储单元阵列的布局面积。
若采用本发明的第6方面的半导体器件，则由于具有以第1方向D1为长边方向，以与该第1方向垂直的第2方向为宽度方向的带状平面形状的第1电极的同时，还介以强电介质层在该第1电极上边配置第2电极构成强电介质电容器，并把该第2电极的平面形状做成为以上述第1方向和上述第2方向之间的方向为长边方向的平面形状，所以上述第2电极中的位于沿第1电极的侧边的区域对于第2电极的整体所占的比例减小，因此，强电介质电容器就将变成为不易遭受在上述强电介质层的与第1电极的侧边部分对应的区域上的材料质量退化的影响的构造。结果是具有可以抑制强电介质电容器的特性离散，且可以使得难于产生特性变动的效果。
此外，在这种情况下，不需要缩小第2电极的面积就可以减小第1电极的侧边和与之相邻的第2电极的侧边之间的距离，从而还具有不会招致强电介质电容的电容值降低就可以减小存储单元阵列的布局面积的效果。
倘采用本发明的第7方面的半导体器件，则由于在第6方面所述的半导体器件中，把第2电极的平面形状做成多角形，第2电极的平面形状中的内角都做成了大于90度，所以就可以以更好的重复性进行第2电极的加工，因此，具有可以进一步抑制强电介质电容器的特性离散或特性变动的效果。
倘采用本发明的第8方面的半导体器件，则由于具有以第1方向D1为长边方向，以与该第1方向垂直的第2方向为宽度方向的带状平面形状的第1电极的同时，还介以强电介质层在该第1电极上边配置第2电极构成强电介质电容器，把与上述第1电极的的第1方向平行的第2侧边离的最近且相向的第2电极的第1侧边的长度，做成比与上述第1电极的第1方向平行的第2侧边离的最近且相向的第2电极的第2侧边的长度还长，从第2电极的第1侧边到第1电极的第1侧边的距离，做成为比从第2电极的第2侧边到第1电极的第1侧边的距离还大，所以，结果变成为第2电极的第1、第2侧边中长的一方离第1电极的侧边远，强电介质电容器变得难于受在上述强电介质层的与第1电极的侧边部分对应的区域上的材料质量退化的影响。另外，第1电极的第1、第2侧边之内短的一方，变得离第1电极的侧边近，结果变成为增大强电介质电容器的电容值。其结果是，具有可以抑制强电介质电容器的特性离散或特性变动，加大强电介质电容器的面积增大电容值的效果。
此外，在本发明中，变得易于把强电介质电容器配置为锯齿状，因此，可以简单地提高存储器阵列的的布局，即存储器晶体管与强电介质电容器之间的配置的自由度，而且可以提高位线或字线的配置自由度。
倘采用本发明的第9方面的半导体器件，则由于在第8方面所述的半导体器件中，把第2电极的平面形状做成多角形，第2电极的平面形状中的内角都做成了大于90度，所以就可以以更好的重复性进行第2电极的加工，因此，具有可以进一步抑制强电介质电容器的特性离散或特性变动的效果。
倘采用本发明的第10方面的半导体器件，由于分别具备由强电介质电容器和存储器晶体管构成的多个存储单元、多条位线、多条字线和读出放大器，具有以第1方向D1为长边方向，以与该第1方向垂直的第2方向为宽度方向的带状平面形状的第1电极的同时，还介以强电介质层在该第1电极上边配置第2电极构成强电介质电容器，并把该第2电极的平面形状做成为与上述第1方向上的尺寸和上述第2方向上的尺寸相等的平面形状，或上述第1方向上的尺寸比上述第2方向上的尺寸短的平面形状，所以上述第2电极中的位于沿第1电极的侧边的区域对于第2电极的整体所占的比例减小，因此，强电介质电容器就将变成为不易遭受在上述强电介质层的与第1电极的侧边部分对应的区域上的材料质量退化的影响的构造。结果是具有可以抑制强电介质电容器的特性离散，且可以使得难于产生特性变动的效果。
另外，在这种情况下，不需要缩小第2电极的面积，就可以减小第1电极的侧边和与之相邻的第2电极的侧边之间的距离，从而具有不会招致强电介质电容的电容值降低就可以减小存储单元阵列的布局面积的效果。
倘采用本发明的第11方面的半导体器件，则由于具有以第1方向D1为长边方向，以与该第1方向垂直的第2方向为宽度方向的带状平面形状的第1电极的同时，还介以强电介质层在该第1电极上边配置第2电极构成强电介质电容器，并形成了覆盖第2电极的表面的绝缘膜的已从其第2电极的中央位置偏离到沿着上述第1电极的第1方向的一侧的侧边的位置上形成了接触孔，所以可以使源于接触孔的杂质的扩散所产生的强电介质层的发生材料质量退化的区域重合到第1侧边一侧产生材料质量退化的区域上去，可以宽广地确保不产生强电介质材料质量退化的区域。因此，可以有效地抑制强电介质电容器的特性离散或特性退化。
倘采用本发明的第12方面的半导体器件，则由于具有以第1方向D1为长边方向，以与该第1方向垂直的第2方向为宽度方向的带状平面形状的第1电极的同时，还介以强电介质层在该第1电极上边配置第2电极构成强电介质电容器，并把第2电极做成为使其整体被其规定的侧边一侧切进的切口分割成多个电极部分的构造，经由接触孔把布线连接到上述多个电极部分中的一部分电极上，所以，用上述切口可以某种程度上阻止源于在第2电极上形成的接触孔的杂质的扩散而产生的强电介质层的材料质量退化波及其宽阔的范围中去。即，可以宽阔地确保不发生强电介质的材料质量退化的区域。因此，可以有效地抑制强电介质电容器的特性离散或特性劣化。

Claims (12)

1、一种半导体器件，其特征是：
具备：
具有沿第1方向延伸且以与该第1方向垂直的第2方向为宽度方向的平面形状的第1电极；
被配置为与该第1电极相向、且具有上述第1方向上的尺寸和上述第2方向上的尺寸相等的平面形状、或者具有上述第1方向上的尺寸比上述第2方向上的尺寸短的平面形状的第2电极；以及
配置在上述第1电极与上述第2电极之间的强电介质层，
用上述第1、第2电极及该两电极间的强电介质层构成强电介质电容器。
2、根据权利要求1所述的半导体器件，其特征是：上述第2电极是使规定的导电性材料层刻制成图形而形成的电极，并沿上述第1方向排列多个，
该相邻的第2电极的配置间隔为在上述导电性材料上可以形成的开口图形的最小尺寸。
3、根据权利要求1所述的半导体器件，其特征是：上述第2电极的平面形状是多角形，且该第2电极的平面形状中的内角的大小都大于90度。
4、一种半导体器件，其特征是：
具备：
具有沿第1方向延伸且以与该第1方向垂直的第2方向为宽度方向的平面形状的第1电极；
位于与该第1电极相向、且沿上述第1方向和第2方向排列成矩阵状的多个第2电极；以及
配置在上述第1电极与上述第2电极之间的强电介质层，
用上述第1电极、强电介质层和多个第2电极构成多个强电介质电容器。
5、根据权利要求4所述的半导体器件，其特征是：上述第2电极是具有上述第1方向上的尺寸和上述第2方向上的尺寸相等的平面形状、或者具有上述第1方向上的尺寸比上述第2方向上的尺寸短的平面形状。
6、一种半导体器件，其特征是：
具备：
具有沿第1方向延伸且以与该第1方向垂直的第2方向为宽度方向的平面形状的第1电极；
被配置为与该第1电极相向、且具有以第1方向和第2方向之间的方向为其长边方向的平面形状的第2电极；以及
配置在上述第1电极与上述第2电极之间的强电介质层，
用上述第1、第2电极及该两电极间的强电介质层构成强电介质电容器。
7、根据权利要求6所述的半导体器件，其特征是：上述第2电极的平面形状是多角形，且该第2电极的平面形状中的内角的大小都大于90度。
8、一种半导体器件，其特征是：
具备：
具有沿第1方向延伸且以与该第1方向垂直的第2方向为宽度方向的平面形状的第1电极；
被配置为与该第1电极相向、且具有与和该第1电极的第1方向平行的第1侧边最邻近且相向的第1侧边以及与和该第1电极的第1方向平行的第2侧边最邻近且相向的第2侧边的第2电极；以及
夹在上述第1电极和第2电极之间的强电介质层，
而且，用上述第1、第2电极及该两电极间的强电介质层构成强电介质电容器，
把上述第2电极的第1侧边的长度作得比其第2侧边还长，且使从该第2电极的第1侧边到第1电极的第1侧边为止的距离作成为比从该第2电极的第2侧边到第1电极的第1侧边为止的距离还大。
9、根据权利要求8所述的半导体器件，其特征是：上述第2电极的平面形状是多角形形状，且该第2电极的平面形状中的内角的大小都大于90度。
10、一种半导体器件，它是具备有：分别由强电介质电容器和存储器晶体管构成的、排列成矩阵状的存储单元；用于驱动该强电介质电容器的单元板线；与各存储单元列对应的多条位线；与各存储单元的行对应的、用于选择存储器晶体管的多条字线；及连接到上述位线上，放大规定的位线上的数据信号的读出放大器的强电介质存储器件，
其特征是：
具有沿第1方向延伸且以与该第1方向垂直的第2方向为宽度方向的平面形状的，已被连接到上述单元板线上的第1电极；
被配置为与该第1电极相向、且具有上述第1方向上的尺寸和上述第2方向上的尺寸相等的平面形状、或者具有上述第1方向上的尺寸比上述第2方向上的尺寸短的平面形状的第2电极；以及
配置在上述第1电极与上述第2电极之间的强电介质层，
并用上述第1、第2电极及该两电极间的强电介质层构成强电介质电容器。
11、一种具备有强电介质电容器的半导体器件，其特征是，具备有：
具有沿第1方向延伸且以与该第1方向垂直的第2方向为宽度方向的平面形状的，构成上述强电介质电容器的第1电极；
被配置为与该第1电极相向的，构成上述强电介质电容器的第2电极；
配置在上述第1电极与上述第2电极之间的，构成上述强电介质电容器的强电介质层；
具有形成为把上述第2电极的表面覆盖起来，在该第2电极的表面，从其中央位置沿上述第1电极的第1方向的一方的侧边一侧偏离开来的位置上形成的接触孔的绝缘膜；以及
在该绝缘膜上形成，并经由上述接触孔连接到上述第2电极上的布线。
12、一种备有强电介质电容器的半导体器件，其特征是：
具备：
具有沿第1方向延伸且以与该第1方向垂直的第2方向为宽度方向的平面形状的，构成上述强电介质电容器的第1电极；
被配置为与该第1电极相向的、构成上述强电介质电容器的第2电极；
配置在上述第1电极与上述第2电极之间的，构成上述强电介质电容器的强电介质层；
具有形成为把上述第2电极的表面覆盖起来，在该第2电极的表面的、从其中央位置沿上述第1电极的第1方向的一方的侧边一侧偏离开来的位置上形成的接触孔的绝缘膜；以及
在该绝缘膜上形成，并介以上述接触孔连接到上述第2电极的布线，
上述第2电极构成为使其全体，被从其规定的侧边一侧切除的缺口分割成多个电极部分的构造，
经由上述接触孔，把上述布线连接到构成该第2电极的多个电极部分中的一部分电极上去。
CNB971906068A 1996-04-19 1997-04-18 半导体器件 Expired - Fee Related CN1142587C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP98267/96 1996-04-19
JP98267/1996 1996-04-19
JP9826796 1996-04-19

Publications (2)

Publication Number Publication Date
CN1194723A true CN1194723A (zh) 1998-09-30
CN1142587C CN1142587C (zh) 2004-03-17

Family

ID=14215177

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB971906068A Expired - Fee Related CN1142587C (zh) 1996-04-19 1997-04-18 半导体器件

Country Status (7)

Country Link
US (2) US6163043A (zh)
EP (1) EP0836226A4 (zh)
JP (1) JP4386210B2 (zh)
KR (1) KR100303682B1 (zh)
CN (1) CN1142587C (zh)
TW (1) TW322635B (zh)
WO (1) WO1997040531A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105226061A (zh) * 2014-06-10 2016-01-06 旺宏电子股份有限公司 半导体结构及其制造方法
CN110164489A (zh) * 2019-05-28 2019-08-23 珠海创飞芯科技有限公司 优化Nor Flash存储阵列面积的相关方法及系统
CN110349960A (zh) * 2019-07-08 2019-10-18 上海华虹宏力半导体制造有限公司 嵌入式闪存的版图结构、嵌入式闪存及其形成方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4386210B2 (ja) * 1996-04-19 2009-12-16 パナソニック株式会社 半導体装置
US6452776B1 (en) * 2000-04-06 2002-09-17 Intel Corporation Capacitor with defect isolation and bypass
JP3901432B2 (ja) * 2000-08-22 2007-04-04 セイコーエプソン株式会社 強誘電体キャパシタを有するメモリセルアレイおよびその製造方法
TWI224578B (en) * 2001-01-18 2004-12-01 Ibm Fabrication of silicon micro mechanical structures
JP2002270788A (ja) * 2001-03-14 2002-09-20 Fujitsu Ltd 半導体装置及びその製造方法
JP2002324852A (ja) * 2001-04-26 2002-11-08 Fujitsu Ltd 半導体装置及びその製造方法
US20030001188A1 (en) * 2001-06-27 2003-01-02 Nakagawa Osamu Samuel High-dielectric constant metal-insulator metal capacitor in VLSI multi-level metallization systems
JP2004047943A (ja) 2002-03-20 2004-02-12 Fujitsu Ltd 半導体装置
DE10308927A1 (de) * 2003-02-28 2004-09-16 Infineon Technologies Ag Integrierte Halbleiterschaltung mit einem Transistor und mit einer Leiterbahn
EP1793367A3 (en) * 2005-12-02 2009-08-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102124556A (zh) * 2007-12-21 2011-07-13 Nxp股份有限公司 适合于dram存储器的存储器单元
KR101037501B1 (ko) * 2008-10-30 2011-05-26 주식회사 하이닉스반도체 고집적 반도체 기억 장치
JP6142710B2 (ja) * 2013-07-24 2017-06-07 富士通セミコンダクター株式会社 半導体装置及びその設計方法
TWI550830B (zh) * 2014-05-23 2016-09-21 旺宏電子股份有限公司 半導體結構及其製造方法
US9252155B2 (en) * 2014-06-20 2016-02-02 Macronix International Co., Ltd. Memory device and method for manufacturing the same

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3185220B2 (ja) * 1990-09-28 2001-07-09 セイコーエプソン株式会社 半導体装置
JPH04144282A (ja) * 1990-10-05 1992-05-18 Seiko Epson Corp 半導体装置
JPH04225510A (ja) * 1990-12-27 1992-08-14 Tosoh Corp コンデンサアレー
JPH0590489A (ja) * 1991-09-30 1993-04-09 Fujitsu Ltd 半導体集積回路
JPH05182857A (ja) * 1991-12-27 1993-07-23 Rohm Co Ltd 薄膜コンデンサ
US5216572A (en) * 1992-03-19 1993-06-01 Ramtron International Corporation Structure and method for increasing the dielectric constant of integrated ferroelectric capacitors
JP3239445B2 (ja) * 1992-06-09 2001-12-17 セイコーエプソン株式会社 誘電体素子及びその製造方法並びに半導体記憶装置
JP3476845B2 (ja) * 1992-06-09 2003-12-10 セイコーエプソン株式会社 誘電体素子及び半導体記憶装置
JPH0669418A (ja) * 1992-08-21 1994-03-11 Fujitsu Ltd 半導体装置
JPH06204404A (ja) * 1992-12-28 1994-07-22 Hitachi Ltd 半導体装置、並びに容量素子およびその製造方法
JPH06244133A (ja) * 1993-02-22 1994-09-02 Matsushita Electron Corp 半導体装置およびその製造方法
JP3110605B2 (ja) * 1994-03-25 2000-11-20 松下電子工業株式会社 半導体装置およびその製造方法
DE69433244T2 (de) * 1993-08-05 2004-07-29 Matsushita Electric Industrial Co., Ltd., Kadoma Herstellungsverfahren für Halbleiterbauelement mit Kondensator von hoher dielektrischer Konstante
JP2845727B2 (ja) * 1993-08-05 1999-01-13 松下電子工業株式会社 半導体装置の製造方法
JP2912816B2 (ja) * 1994-02-24 1999-06-28 松下電子工業株式会社 半導体装置および半導体装置の製造方法
US5548475A (en) * 1993-11-15 1996-08-20 Sharp Kabushiki Kaisha Dielectric thin film device
US5508881A (en) * 1994-02-01 1996-04-16 Quality Microcircuits Corporation Capacitors and interconnect lines for use with integrated circuits
JP2875733B2 (ja) * 1994-02-15 1999-03-31 松下電子工業株式会社 半導体装置の製造方法
JP3460347B2 (ja) * 1994-03-30 2003-10-27 松下電器産業株式会社 半導体装置の製造方法
US5760432A (en) * 1994-05-20 1998-06-02 Kabushiki Kaisha Toshiba Thin film strained layer ferroelectric capacitors
US5519235A (en) * 1994-11-18 1996-05-21 Bell Communications Research, Inc. Polycrystalline ferroelectric capacitor heterostructure employing hybrid electrodes
KR100322695B1 (ko) * 1995-03-20 2002-05-13 윤종용 강유전성캐패시터의제조방법
US5638252A (en) * 1995-06-14 1997-06-10 Hughes Aircraft Company Electrical device and method utilizing a positive-temperature-coefficient ferroelectric capacitor
US5804823A (en) * 1995-10-10 1998-09-08 Raytheon Company Bismuth layered structure pyroelectric detectors
US5716875A (en) * 1996-03-01 1998-02-10 Motorola, Inc. Method for making a ferroelectric device
JP4386210B2 (ja) * 1996-04-19 2009-12-16 パナソニック株式会社 半導体装置
US5773314A (en) * 1997-04-25 1998-06-30 Motorola, Inc. Plug protection process for use in the manufacture of embedded dynamic random access memory (DRAM) cells

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105226061A (zh) * 2014-06-10 2016-01-06 旺宏电子股份有限公司 半导体结构及其制造方法
CN105226061B (zh) * 2014-06-10 2018-04-24 旺宏电子股份有限公司 半导体结构及其制造方法
CN110164489A (zh) * 2019-05-28 2019-08-23 珠海创飞芯科技有限公司 优化Nor Flash存储阵列面积的相关方法及系统
CN110164489B (zh) * 2019-05-28 2021-05-07 珠海创飞芯科技有限公司 优化Nor Flash存储阵列面积的相关方法及系统
CN110349960A (zh) * 2019-07-08 2019-10-18 上海华虹宏力半导体制造有限公司 嵌入式闪存的版图结构、嵌入式闪存及其形成方法
CN110349960B (zh) * 2019-07-08 2021-06-18 上海华虹宏力半导体制造有限公司 嵌入式闪存的版图结构、嵌入式闪存及其形成方法

Also Published As

Publication number Publication date
US6420743B1 (en) 2002-07-16
KR19990028241A (ko) 1999-04-15
CN1142587C (zh) 2004-03-17
EP0836226A1 (en) 1998-04-15
US6163043A (en) 2000-12-19
JP4386210B2 (ja) 2009-12-16
KR100303682B1 (ko) 2001-11-02
TW322635B (zh) 1997-12-11
EP0836226A4 (en) 2001-09-05
WO1997040531A1 (fr) 1997-10-30

Similar Documents

Publication Publication Date Title
CN1142587C (zh) 半导体器件
CN1158708C (zh) 半导体集成电路及其制造方法
CN1213437C (zh) 垂直叠式现场可编程非易失存储器和制造方法
CN1815718A (zh) 存储单元阵列
US7462912B2 (en) Semiconductor memory device having power decoupling capacitor
CN1288759C (zh) 集成内存电路及形成集成内存电路的方法
CN1230889C (zh) 具有相同特性的存储单元的半导体存储器及其制造方法
US6903406B2 (en) Cells of nonvolatile memory device with high inter-layer dielectric constant
CN101055877A (zh) 半导体结构及其制造方法
CN1275808A (zh) 半导体装置及其制造方法
CN1163966C (zh) 半导体存储器件及其制造方法
CN112397517A (zh) 半导体存储器件
US6927443B2 (en) Nonvolatile semiconductor memory device
CN1284244C (zh) 静态型半导体存储器
CN1751392A (zh) 鳍式场效应晶体管存储单元、鳍式场效应晶体管存储单元配置及制造鳍式场效应晶体管存储单元方法
CN1187833C (zh) 半导体存储器
CN1309082C (zh) 半导体器件及其制造方法
CN1832176A (zh) 半导体器件及其操作方法
CN1411072A (zh) 包含影像随机存取存储器的半导体存储设备
CN1532842A (zh) 半导体器件
US11100958B2 (en) Semiconductor memory device
US6737690B2 (en) Ferroelectronic memory and electronic apparatus
US6872998B2 (en) Ferroelectric memory device
CN1649156A (zh) 半导体器件及其制造方法
CN1190800A (zh) 具有铁电存储电容器的半导体存储器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040317

Termination date: 20120418