CN1196137C - 用于编程非易失性存储器的位线设置和放电电路 - Google Patents

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Abstract

具有屏蔽位线结构的NAND EEPROM减小由充电或放电位线产生的电源电压和地噪声。该EEPROM具有连接于虚拟电源节点的PMOS上拉式晶体管和NMOS下拉式晶体管。用于充电和放电位线的控制电路控制该PMOS或NMOS晶体管的栅极电压以当经由该虚拟电源节点充电或放电位线时限制峰值电流。一个这种控制电路产生电流映射或施加参考电压以控制栅极电压。一种编程方法，在位于编程电路中的锁存器根据正被存储的各个数据位充电或放电所选择的位线的同时，通过经由具有受控制的栅极电压的PMOS上拉式晶体管预充电未选择的位线。该编程电路中的NMOS晶体管的栅极电压可以被控制以减小由经过该锁存器放电所选择的位线产生的噪声。

Description

用于编程非易失性存储器的 位线设置和放电电路
                         技术领域
本发明涉及非易失性半导体存储器装置和用于非易失性存储器装置的写或编程处理。
                         背景技术
不象许多其它非易失性存储器，EEPROMs(电可擦可编程只读存储器)可以电擦除旧数据并写新数据。在数据管理中的这个灵活性使得EEPROMs在系统编程中成为最佳的非易失性存储器，其中当系统通电时数据可以被更新并且必须可用。
在EEPROM中的常规存储器单元包括一个N通道单元晶体管，该晶体管有一个在P型基底中的N+源极和漏极之间限定的的通道区域上的浮动栅，和叠加在该浮动栅上的控制栅。该浮动和控制栅由诸如多晶硅、硅化物、或金属的导体材料和在控制和浮动栅之间的、和浮动栅和通道区域之间的绝缘层制成。
在闪速EEPROM中，用于擦除和编程存储器单元的常用机构是Fowler-Nordhiem(F-N)隧道效应(tunneling)。 F-N隧道效应通过改变集结在单元晶体管的浮动栅上的电荷的数量改变单元晶体管的门限电压。例如，在将一个低电压或负电压加到N通道单元晶体管的控制栅的同时，一个典型的擦除操作将高电压加到基底。在控制栅和基底之间的浮动栅具有的电压依赖于集结在浮动栅上的净电荷的电压、控制栅和浮动栅之间的电容、和浮动栅和基底之间的电容。如果在浮动栅和基底之间的电压差大于F-N隧道效应所要求的电压差距，则在浮动栅中保持的电子从浮动栅到基底的隧道。电子从浮动栅到基底的隧道效应降低了单元晶体管的门限电压Vt。
当门限电压Vt足够低时，当0V被加到单元晶体管的控制栅和源极并且一个正电压被加到单元晶体管的漏极时，单元晶体管传导一个通道电流。具有这个降低了的门限电压的单元晶体管被称为“经擦除的单元”或处于“经擦除的状态”，其代表数据值“1”。
在写数据值“0”到单元晶体管中的典型编程操作中，一个低电压(例如0V)被加到单元晶体管的源极和漏极，并且一个高电压(通常大于10V)被加到单元晶体管的控制栅。相应地，反向层在浮动栅下形成一个通道区域。这个通道区域(即反向层)具有与源极和漏极相同的电压(0V)。当在浮动栅和通道电压之间的电压差变得足够高以至引起F-N隧道效应时，电子从通道区域到达浮动栅，因此增加了单元晶体管的门限电压。当正读取电压被加到控制栅、源极地、并将正电压加到漏极时，一编程操作将单元晶体管的门限电压提升到足够高以防止隧道电流通过单元晶体管。具有经提升的门限电压的单元晶体管被称为“经编程的单元”或处于“经编程的状态”，其代表数据值“0”。
EEPROM也可以取得廉价非易失性存储器所需要的高集成密度。特别地，闪速EEPROM取得可适应于大容量辅助存储元件的高集成密度，并且更具体地，NAND型闪速EEPROM比其它已知类型的EEPROM(例如，NOR或AND型EEPROM)提供更高的集成密度。
一个常规NAND型EEPROM包括一个含有NAND串的单元阵列，其中每个NAND串包括一组串联的单元晶体管。图1显示了一个包括含有多个NAND串112的单元阵列110的常规NAND型闪速EEPROM 100。在单元阵列110中，每个NAND串112包括一个第一选择晶体管ST，M+1(例如16)个单元晶体管M0到MM，和一个串联的第二选择晶体管GT。每个第一选择晶体管ST具有连接到相应位线(bit line)的一个漏极。一般地，在单元阵列110的一列中的所有NAND串共享相同的位线。在每个NAND中的第二选择晶体管GT具有连接到用于包含NAND串的段的公用源线CSL的源极。在NAND串112的一行中的第一和第二选择晶体管的栅极分别连接于串选择线SSL和相应于该行的地选择线GSL。单元阵列110中的每个字线连接于单元阵列110的相应行中的所有单元晶体管中的控制栅。
NAND型闪速存储器100还包括一个页缓冲器，该页缓冲器包括：锁存器电路130、检测电路(未示出)、和一个Y或列解码器(Y通道门140)。该检测电路检测所选择的位线的状态以在读取操作期间产生输出数据。锁存器电路130控制用于如下面将进一步描述的写操作的所选择的位线的电压。一个X或行解码器(未示出)激活一个串选择线以选择NAND串112的一行和连接于将被访问的单元晶体管的控制栅的一个字线。因为下面进一步描述的原因，开关晶体管126和122e或122o将偶数的位线或奇数的位线连接于检测电路或锁存器电路130。Y通道门140控制和选择检测和锁存器电路的数据输入/输出。
在阵列110中，一页包括一组连接于与该页关联的一字线的单元晶体管，并且一块或段是一组页。一块可以包括每个位线上的一个或多个NAND串112。典型地，一个读或写操作同时读取或编程存储单元的整个页，一个擦除操作擦除整个块或段。
为了编程NAND闪速存储器100中的一被选择的存储器单元M1，分配给包括所选择的存储器单元M1的存储器串112的位线BL0被偏置为0V。包含所选择的存储器单元M1的NAND串112的串选择线SSL被偏置为电源电压Vcc以导通第一选择晶体管ST，地选择线GSL被偏置为0V以截止第二选择晶体管GT。连接于所选择的的存储器单元M1的控制栅的字线WL1被偏置为高电压。在控制栅和浮动栅之间的电容性偶合提升浮动栅到接近于高电压的电压。响应于在所选择的存储器单元M1中的通道区域和浮动栅之间的电压差，来自通道区域的电子到达所选择的存储器单元的浮动栅，因此将所选择的存储器单元M1的门限电压增加到一个正电平。
包括在所选择页中的存储器单元的所有控制栅处于用于写操作的高电压。然而，该页典型地包括将被编程以存储位值“0”的存储器单元和将被留在擦除状态(即不被编程)并代表数据数值“1”的其它存储器单元。为了避免在与正在被编程的存储器单元相同的页中编程一个存储器单元，该存储器单元的通道电压被升高以降低浮动栅和通道区域之间的电压差距。较低的电压差距防止了显著的F-N隧道效应并且在相同页中的其它存储器单元被编程时，保持该存储器单元处于擦除状态。
用于有选择地增加一个存储器单元的通道电压的一种有用的技术叫做“自升压(self-boosting)”。在自升压期间，由于字线和浮动栅之间的电压增加，浮动栅和通道区域之间的电容性耦合增加了存储器单元的通道电压。另外，相应的位线(即未连接于正被编程的单元的位线)和串选择线SSL处于电源电压Vcc。所选择的字线以外的其它字线处于在导通一个存储器单元所要求的控制栅电压和足够高以引起编程的一个电压之间的范围内的一个电压Vpass。用这个偏置，当在对应串中的单元晶体管的通道电压达到电压Vcc-Vth(其中Vth是串选择晶体管的门限电压)时，具有处于电源电压Vcc的栅极的串选择晶体管截止。该通道电压可以进一步沿着处于编程电压的字线从Vcc-Vth升高到更高的电平。
在编程前，“位线设置”将用于将被编程的所选择的存储器单元的各位线预充电为0V，并将未连接于将被编程的存储器单元的位线预充电为电源电压Vcc。在编程后，所有位线在“位线放电”期间被放电为0V。
最近的NAND闪速EEPROM芯片使用更密集设计原则(例如，临近线间隔(closer line spacing))以取得高度的集成。增加密度使得在诸如位线的相邻导线间的耦合电容增加。当为了写不同数据值而充电相邻位线时，相邻位线间的较大的耦合电容更容易出现故障。特别是，0V的位线可以下拉打算处于电源电压Vcc的相邻位线的电压，并且写操作可以扰乱或编程欲被保持在擦除的单元晶体管的门限电压。
用于克服与位线耦合关联的问题的一个建议是使相邻位线连接于不同页中的存储器单元。因此，在这种据说使用“屏蔽位线”的结构中，检测放大器和锁存器电路130仅对于一半的位线可用并且页选择晶体管122e和122o选择一个用于读取或编程操作的页(偶数或奇数位线)。读取和编程仍然以页为单位执行，但是未选择的位线在位于所选择的页中相邻位线之间起屏蔽的作用。因此，所选择的位线间的影响大大地减小了。
然而，在屏蔽位线结构中的编程禁止(program inhibition)向分配给非选择页(以后称为“屏蔽位线”)的位线和连接于在所选择的页中但未被编程的存储器单元的位线充电。页缓冲器135根据保持在相应的锁存器电路130中的相应数据，可以将在所选择页中的位线充电到电源电压Vcc或0V。因为页缓冲器130需要访问所选择页，所以将屏蔽位线充电到电源电压Vcc需要另外的电路。
图1的存储器100包括一个执行位线设置和放电的常规电路。如图1中所示，MOSFET的漏极102e和102o充当连接各自的偶数和奇数位线到虚拟电源节点VIRPWR的连接电路。MOSFET的源极150e和150o共同连接到节点VIRPWR，并且反相器104在位线设置期间将节点VIRPWR充电为电源电压Vcc并当所有位线放电时将其地(0V)。
对于位线设置，反相器104将节点VIRPWR充电到电源电压Vcc。假设偶数位线被选择用于编程，信号VBLo被激活以导通MOSFET的102o并因此将非选择的位线(即奇数位线)充电到电源电压Vcc。(如果偶数位线被选择用于编程，在位线设置期间保持栅极选择信号VBLe为无效。)在完成编程操作后，节点VIRPWR为0V，信号VBLe和VBLo均被激活以导通所有的MOSFET的102o和102e，因此将所有位线放电为0V。
由于电路密度、数据访问率、和需要的充电放电能力增加，位线设置和位线放电引起电源电源电压Vcc或地电压中的更多的噪声。特别是，当驱动虚拟电源节点为电源电压Vcc或地时，快速开关产生了一个大的瞬时噪声峰值。当在编程前由于位线设置将半数的位线(偶数的或奇数的)升压到电源电压Vcc而使存储器电路密度增加时，这种噪声更为不利。进一步，在编程后将所有位线放电的最坏情况下将这些位线放电到地电平(0V)。
                         发明内容
根据本发明，公布的电路和方法减小了当将位线充电到电源电压Vcc或放电到地电平(0V)时发生的电源和地电平噪声。特别是，本发明的一个实施例是一个具有屏蔽位线结构的NAND EEPROM。这个NAND EEPROM具有一个连接于用于位线的充电和放电的位线的虚拟电源节点。一个PMOS上拉式(pull-up)晶体管和一个NMOS下拉式(pull down)晶体管连接到虚拟电源节点，并且用于充电或放电位线的控制电路控制该PMOS上拉式晶体管和NMOS下拉式晶体管的栅极电压以限制当充电或放电位线时的峰值电流。特别是，控制电路在非饱和模式操作PMOS和NMOS晶体管以限制电流。一个这种控制电路产生电流映射或应用参考电压以控制栅极电压。
根据本发明的一个编程操作通过经由虚拟电源节点和具有被控制的栅极电压的PMOS上拉式晶体管预充电未选择的位线而设置位线。EEPROM的编程电路中的锁存器根据各自被存储的数据位充电或放电所选择的位线。在编程操作的结尾，所有位线通过虚拟电源节点和具有被控制的栅极电压的NMOS下拉式晶体管被放电。
另一个位线设置包括两个阶段。第一阶段通过虚拟电源节点和PMOS上拉式晶体管预充电所有位线。第二阶段使用页缓冲器中的锁存器依据各自被存储的数据位放电或充电所选择的位线。可以控制在将页缓冲器连接到该位线的编程电路中的NMOS晶体管的栅极电压以减小由于经过锁存器放电所选择的位线而引起的噪声。
本发明的另一个实施例是诸如具有屏蔽位线结构的NAND闪速EEPROM的非易失性存储器装置。该非易失性存储器装置包括一个存储器单元阵列和一个位线偏压电路。该存储器单元阵列包括连接于在该阵列的各自列中的存储器单元的位线和连接于在该阵列的各自行中的存储器单元的字线。该偏压电路连接于该位线并包括一个开关和一个控制电路。该控制电路操作该开关以当同时改变一组位线上的电压时限制形成的峰值电流。
在另一个实施例中，该开关包括连接在电源电压和虚拟电源节点之间的第一PMOS晶体管和/或连接在地和虚拟电源节点之间的第一NMOS晶体管。一个连接电路可选择地将虚拟电源节点连接于偶数或奇数位线。在另一个实施例中，偏压电路包括在各位线和该存储器的页缓冲器中的各自锁存器之间的NMOS晶体管。
该控制电路控制PMOS和/或NMOS晶体管的栅极电压。特别是，当给位线充电时，该控制电路可以偏置PMOS晶体管将小于饱和电流的电流作为控制电流，导通PMOS晶体管以维持位线的充电状态，并截止用于位线的放电的PMOS晶体管。同样地，当给位线放电时，该控制电路可以偏置NMOS晶体管将小于饱和电流的电流作为控制电流，导通NMOS晶体管以维持位线的放电状态，并截止用于位线的充电的NMOS晶体管。因此，该非易失性存储器装置可以限制电流并当虚拟电源节点被用于充电或放电位线时或当页缓冲器放电位线时减小噪声。
在一个实施例中，控制电路包括：连接于第一PMOS晶体管的栅极的输出端子；参考电压源、电源电压、和地电压；和可操作以将参考电压、电源电压、和地电压的任一个连接于输出端子的开关电路。参考电压源可以包括在电源电压和地电压之间串联的一个第二PMOS晶体管和一个第二NMOS晶体管。第二PMOS晶体管的栅极和漏极被连接在一起并提供参考电压，并且当开关电路操作以将参考电压连接于该输出端子时，通过第一PMOS晶体管的电流映射通过第二PMOS晶体管的电流。
本发明的另一个典型的实施例是一个包括一个单元阵列、一个虚拟电源节点和一个连接电路的非易失性存储器。该连接电路控制虚拟电源节点到单元阵列中的位线的连接，用于然后连接到该虚拟电源节点的位线的充电或放电。PMOS晶体管、NMOS晶体管和控制电路控制流经该虚拟电源节点的电流。该PMOS晶体管连接于虚拟电源节点和电源电压之间，并且该NMOS晶体管连接于虚拟电源节点和地之间。该控制电路施加第一控制信号给PMOS晶体管的栅极和第二控制信号给NMOS晶体管的栅极。
这个控制电路的实施例包括连接于第一参考电压的源极和用于输出第一控制信号的第一节点之间的第一开关。当第一开关被激活时，第一控制信号处于第一参考电压，并且施加到PMOS晶体管的栅极的第一参考电压使得PMOS晶体管传导一个非饱和电流。
该控制电路典型地还包括连接于第二参考电压的源极和用于输出第二控制信号的第二节点之间的第二开关。当第二开关被激活时，第二控制信号处于第二参考电压，并且施加到NMOS晶体管的栅极的第二参考电压使得NMOS晶体管传导一个非饱和电流。
该控制电路可以还包括第一和第二对串联的晶体管。第一对晶体管用在第一对中的晶体管之间的第一节点被串联于电源电压和地之间。第二对晶体管用在第二对中的晶体管之间的第二节点被串联于电源电压和地之间。导通任何一对晶体管中的一个可以以地或电源电压设置第一和第二控制信号以按位线的充电或放电的要求维持虚拟电源节点。
非易失性存储器的这个实施例可以还包括：一个页缓冲器；多个连接于到单元阵列的位线的页缓冲器之间的NMOS晶体管；和一个控制电路。该控制电路操作该NMOS晶体管以当该页缓冲器对一个或多个位线放电时传导一个非饱和电流。
本发明的另一个实施例是用于非易失性存储器的编程方法。该编程方法包括：通过操作一个位于第一电压和各位线之间的一个开关将位线充电到第一电压并因此限制经过该开关流到多个位线的峰值电流。将第二电压施加到所选择的字线编程一个或多个所选择的连接于所选择的字线的存储器单元，但是留在各位线中的一位线上的第一电压阻止了连接于该位线和所选择的字线的存储器单元的编程。典型地，该开关包括一个晶体管和操作该开关包括例如，通过将该晶体管连接到限制经过该晶体管的电流的电流映射电路，控制该晶体管以传导小于饱和电流的电流。
该预充电可以给所有的位线充电或仅给未选择的位线充电。仅充电未选择的的位线时，该存储器的页缓冲器中的锁存器根据将被写入的对应的数据位将选择的位线充电或放电。当预充电给所有位线充电时，该页缓冲器仅需要根据正被写入的数据位放电或维持所选择的位线的充电状态。当只有经过该锁存器的电流将位线放电为地时，将该锁存器连接于位线的NMOS晶体管的栅极电压可以控制该电流并减小于由经过该锁存器的电流引起的噪声。
本发明的另一个实施例是编程方法，包括：使用经过具有被控制以限制到所选择的和未选择的位线的电流的栅极电压的PMOS晶体管的电流，将所选择的位线和未选择的位线预充电到第一电压。未选择的位线交错在所选择的位线之中。在预充电后，该编程方法还包括：经过多个位于所选择的位线和数据锁存器之间的NMOS晶体管，将所选择的位线的至少一些放电到对应的数据锁存器。控制NMOS晶体管的栅极电压以在放电期间限制经过NMOS晶体管的电流。将第二电压施加到所选择的字线编程一个或多个所选择的连接于所选择的字线的存储器单元，但是留在各位线中的一位线上的第一电压阻止了连接于该位线和所选择的字线的存储器单元的编程。
                         附图说明
图1说明了常规NAND闪速EEPROM。
图2说明了根据本发明的一个实施例的NAND闪速EEPROM。
图3A和图3B是适合于图2的NAND闪速EEPROM使用的控制电路的电路图。
图4是参考电压发生器的电路图。
图5是图3A的控制电路的变化的电路图。
图6是图2的NAND闪速EEPROM中的编程操作的定时图。
图7是根据本发明的一个实施例的检测和锁存器电路的电路图。
图8是图2的NAND闪速EEPROM中的另一个编程操作的定时图。
不同图中的相同参考符号的使用表示相似或相同的项目。
                       具体实施方式
根据本发明的一个方面，被偏置以传导小于饱和电流的电流的晶体管可以通过减小用于编程操作的位线的充电或放电期间的峰值电流，减小在电源和地电压中的噪声。
图2表示根据本发明的一个实施例当充电或放电位线时减小峰值电流的NAND闪速EEPROM 200。NAND闪速EEPROM 200包括一个单元阵列110，该单元阵列110可以是诸如上面参照图1所述的常规NAND阵列。特别地，单元阵列110包括连接于位线BL0到BLN的NAND串112。尽管图2仅表示了连接于每个位线的单个的NAND串112，一个典型的实施例会具有多个连接于每个位线的NAND串112。
每个NAND串112包括第一和第二选择晶体管ST和GT和M+1个被串联的单元晶体管M0到MM。每个第一选择晶体管ST具有连接于相应于位线BL0和BLN中的一个的一个漏极和连接于相关的NAND串112中的单元晶体管M0的源极。在NAND串112的每一行中的第一选择晶体管ST具有连接于串选择线SSL的栅极。每个第二选择晶体管GT具有连接于相关的NAND串112中的单元晶体管MM的漏极和连接于公共源极线CSL的源极。在NAND串112的每一行中的第二选择晶体管GT具有连接于地选择线GSL的栅极。
单元阵列110使用屏蔽位线结构。特别地，在阵列110的每一行中，连接于偶数位线BL0到BL(N-1)的NAND串112e中的单元晶体管形成一页并且连接于奇数位线BL1到BLN的NAND串112o中的单元晶体管形成另一页。选择晶体管122e和122o选择单元晶体管的偶数页或奇数页用于访问。每个字线WL0到WLM连接于在各NAND串112的一行中的每个NAND串112中的单元晶体管，并且特定字线的激活选择与激活的字线相关的阵列110的行。
一般地，具有屏蔽位线结构的存储器阵列中的字线可以对应于多于两页，例如四页。在每行四页的情况下，一个访问操作将位线的四分之一(即，与所选择的页相关的位线)连接于检测和锁存器电路130。位线的四分之三(即，与未选择的页相关的位线)提供屏蔽以减小位线之间的耦合电容的效果。对具有每行超过两页的存储器的屏蔽处理与对具有每行两页的存储器的屏蔽处理大致相同。为描述方便起见，这里更详细地描述每行两页的例子。
常规NAND闪速存储器使用反相器用于充电或放电虚拟电源节点和位线，而NAND闪速存储器200使用带有接收控制信号VIRPWRP的栅极的PMOS晶体管202和带有接收控制信号VIRPWRN的栅极的NMOS晶体管204。PMOS晶体管202将节点VIRPWR充电到电源电压Vcc，NMOS晶体管204将节点VIRPWR下拉到0V。控制电路210产生控制信号VIRPWRP，和控制电路220产生控制信号VIRPWRN。
图3A和图3B是分别产生控制信号VIRPWRP和VIRPWRN的控制电路210和220的实施例的示意图。
参照图3A，控制电路210包括：两个PMOS晶体管302和306，两个NMOS晶体管304和308，和开关310。PMOS晶体管302和NMOS晶体管304被串联于电源电压Vcc和地之间，并从晶体管302和304之间的输出节点产生控制信号VIRPWRP。PMOS晶体管306和NMOS晶体管308也被串联于电源电压Vcc和地之间，并且晶体管306的栅极连接于晶体管306和308之间的节点。开关310控制在晶体管306和308之间的该节点是否电连接于晶体管302和304之间的输出节点。在一个示例性的实施例中，开关310包括能在低或高电压水平上用较小的电压降传导的通道门。
用于控制电路210的输入信号包括三个控制信号PCTLP、REFCTLP、和NCTLP和参考电压VREF。控制信号PCTLP被施加于PMOS晶体管302的栅极。控制信号REFCTLP控制开关310，和控制信号NCTLP被施加于NMOS晶体管304的栅极。根据如下面进一步描述的存储器单元的编程所要求的定时，诸如状态机器(未示出)之类的电路可以激活控制信号PCTLP、REFCTLP、和NCTLP。
当控制信号PCTLP在低电平时，PMOS晶体管302将控制信号VIRPWRP拉到截止PMOS晶体管202的高电平(图2)。另外，如果控制信号NCTLP处于电源电压Vcc，NMOS晶体管304导通并将控制信号VIRPWRP拉到导通PMOS晶体管202的0V。
为了在编程前减小峰值电流，在位线设置期间当节点VIRPWR从0V升到电源电压Vcc时，控制信号NCTLP和PCTLP分别变成低和高电平，并截止晶体管302和304。信号REFCTLP被激活(例如处于电源电压Vcc)以将晶体管306和308之间的节点连接到PMOS晶体管202的栅极(图2)。这个配置产生了一电流映射：经过PMOS晶体管202的电流映射经过PMOS晶体管306的电流。被施加于NMOS晶体管的栅极的参考电压VREF控制经过串接晶体管308和306的电流，并因此控制经过PMOS晶体管202的电流。经过PMOS晶体管202的非饱和电流使得节点VIRPWR的电压控制性地升高，该电压使得所连接的偶数或奇数位线的电压相应增加。因此，在位线设置期间产生的电流受到控制以避免突然的峰值，因此减小了电源噪声。
当位线达到足够高的电压时，控制信号REFCTLP被无效，并激活控制信号NCTLP到电源电压Vcc，导通晶体管304。因此，控制信号VIRPWRP降到地电压(0V)，导通PMOS晶体管202以维持位线在电源电压Vcc。
参照图3B，控制电路220包括：一个PMOS晶体管352，一个NMOS晶体管354，和一个开关360。PMOS晶体管352和NMOS晶体管354被串联于电源电压Vcc和地之间，并从晶体管352和354之间的输出节点产生控制信号VIRPWRN。在一个示例性的实施例中，开关360控制参考电压VREF是否被施加于晶体管352和354之间的输出节点。
响应于达到电源电压Vcc的控制信号VIRPWRN，连接于节点VIRPWR和地之间的NMOS晶体管204导通。特别地，当控制信号PCTLN为0V时，晶体管352导通以将控制信号拉高到电源电压Vcc。这就导通了将节点下拉到0V的NMOS晶体管204。另外，当控制信号为电源电压Vcc时，NMOS晶体管354导通并将截止NMOS晶体管204以维持节点VIRPWR在电源电压Vcc的控制信号下拉到0V。
为了在放电期间减小峰值电流和系统噪声，晶体管352和354均被截止，并且控制信号REFCLTN被激活以便开关360将参考电压VREF加到晶体管352和354之间的输出节点。因此，控制信号VIRPWRN和NMOS晶体管204的栅极处于参考电压VREF，该参考电压限制了经过NMOS晶体管204的电流。所限制的电流减小了当同时对位线放电时大的峰值电流能够引起的地噪声。
在图3A和图3B所示的示例性实施例中，可以使用参考电压发生器小心控制的参考电压VREF在位线设置期间和在位线放电期间控制电流。图4表示包括一个产生参考电压VREF0的参考电压发生器410和一个将参考电压VREF0转换为具有理想电平的参考电压VREF的电平移相器420的示例性电路400。
在参考电压发生器410中，电阻R1、电阻R2、NMOS晶体管MN1、和电阻R3串联于电源电压Vcc和地之间。晶体管MN1的栅极连接于电阻R1和R2之间的节点412。另一个NMOS晶体管MN2连接于节点412和地之间。用这种结构，当电源电压Vcc或温度变化时，来自NMOS晶体管MN1的漏极的参考电压VREF0保持不变。
电平移相器420包括串联于电源电压Vcc和地之间的PMOS晶体管MP1、电阻R4，和电阻R5。控制晶体管MP1的栅极电压的差分放大器422具有分别连接接收参考电压VREF0和来自电阻R4和R5之间的节点的电压的一个负输入和一个正输入。因此，从PMOS晶体管MP1的漏极产生的参考电压VREF具有一个取决于VREF0和电阻R4和R5的电阻比率的电平。
通过电路400或通过其它合适的参考电压发生器电路产生的参考电压可以直接控制NMOS或PMOS晶体管的栅极电压以限制放电或充电电流并避免引起噪声的峰值电流。如上所描述的电流映射电路可以使用相同的参考电压以产生对补偿电导性类型的PMOS或NMOS晶体管合适的控制电压。另外，实施例可以使用独立的机构用于经过不同电导性类型的晶体管的电流控制。例如，图5表示控制电路210的另一个实施例。在图5中，电流源508控制经过晶体管306和在位线设置期间产生的电流映射的电流。一个类似和独立的电流映射电路可以在位线放电期间限制电流流动。
图6是表示在示例性编程操作期间的信号电平的定时图。该示例性编程操作编程在所选择的偶数NAND串112e中的单元晶体管并预充电奇数位线B/Lo到电源电压Vcc。这里将参照包括分别示于图3A和图3B中的控制电路210和220的图2的NAND闪速存储器200的上下文描述图6的编程操作。
在图6中，位线设置周期开始于时间T0并延伸到时间T1。对于奇数位线B/Lo的充电，控制信号PCTLP、REFCTLP、PCTLN、NTCLN、和VBLo被激活(即为电源电压Vcc)。控制信号NCTLP、REFCTLN、和VBLe保持无效(即为0V)。结果，控制信号PCTLN、NCTLN、和REFCTLN使得控制电路220中的晶体管354将信号VIRPWRN拉到截止NMOS晶体管204的0V。控制信号PCTLP和NCTLP截止晶体管302和304，并且控制信号REFCTLP连接包括晶体管306和308的电流映射电路中的PMOS晶体管202。根据经过晶体管306和308的电流，经过PMOS晶体管202给节点VIRPWR充电的电流因此受限。信号VBLo导通将节点VIRPWR电连接于奇数位线B/Lo的晶体管102o。因此，奇数位线B/Lo以如节点VIRPWR的受控速率而被充电到电源电压Vcc。这就减小了通过以未受控速率充电奇数位线B/Lo所产生的电源电压噪声。
在图6的编程操作中，因为信号VBLe截止晶体管102e以将节点VIRPWR从偶数位线B/Le断开，所以节点VIRPWR不对偶数位线充电。在设置期间，包括锁存器电路130的页缓冲器135将偶数位线B/Le充电到取决于存储在各自单元晶体管中的位值的电平。特别地，锁存器电路130锁存来自Y通道门的各自的输入数据位，并且如果相应的输入数据位是“1”或“0”，则每个锁存器电路130以一个高或低电平(电源电压Vcc或0V)产生一个输出信号。在位线设置周期，信号BLSLT和BLSHFs被激活以导通晶体管122e和126并将锁存器电路130连接于各自的偶数位线。信号BLSHFo保持在低电平以将奇数位线从检测和锁存器电路130断开。
在位线设置周期之后，编程操作从时间T1延伸到时间T2。在时间T1，控制信号REFCTLP变为失效，控制信号NCTLP变为被激活。结果，控制电路210中的晶体管304将信号VIRPWRP从中间电压拉到0V，并且信号VIRPWRP导通PMOS晶体管202。然后该编程以已知的NAND闪速存储器的常规方式进行。特别地，一个行解码电路将选择线SSL和CSL充电到电源电压Vcc并将所选择的字线充电到编程电压，典型地为大约10V。在编程期间，在连接于一个单元晶体管的字线上的高编程电压和在连接于包含该单元晶体管的NAND串的位线上的低电压的结合将单元晶体管从擦除状态(代表位值“1”)改变为编程状态(代表位值“0”)。
在编程周期之后，位线放电期间从时间T2延伸到时间T3。对于偶数和奇数位线B/Le和B/Lo的放电，控制信号PCTLN、REFCTLN、VBLe、和VBLo(即为电源电压Vcc)被激活。控制信号PCTLP、NCTLP、REFCTLP、和NCTLN变为无效或保持在无效(即为0V)。结果，控制信号PCTLP、NCTLP、和REFCTLP使得控制电路210中的晶体管302将信号VIRPWRP拉到截止PMOS晶体管202的的电源电压Vcc。控制信号PCTLP和NCTLP截止晶体管352和354，并且控制信号REFCTLN以限制该电流流经NMOS晶体管204的参考电压VREF设置控制信号VIRPWRN。信号VBLe和VBLo导通将节点VIRPWR电连接于偶数和奇数位线B/Le和B/Lo的晶体管102e和102o。因此，位线以如节点VIRPWR的受控速率放电到0V。这就减小了通过所有位线B/Lo的未受控制的放电同时产生的地噪声。
如上所述，位线设置处理减小了从未选择的(例如奇数)位线的充电产生的噪声。然而，在页缓冲器135中的锁存器电路130对选择的(例如偶数)位线充电。在最坏的情况下，所有数据位为“高”，并且页缓冲器135快速地将半数的位线充电到电源电压Vcc。这就产生了大的峰值电流和难以减小的电源电压噪声。特别地，当将所选择的位线充电到电源电压Vcc时，将位线连接到页缓冲器135的锁存器电路130的NMOS晶体管126和122不是很适合用于电流限制。另外，增加电路元件(例如，PMOS晶体管)以控制在每个锁存器电路130和各个位线之间流动的电流是很困难的，因为在高度集成的半导体存储器中位线之间的空间很窄。(相反，因为公用节点VIRPWR服务所有位线，所以PMOS晶体管202不要求与各位线具有相同的间距。)
根据本发明的另一方面，使用两部分位线设置操作和经过检测和锁存器电路130放电避免了从同时充电或放电所选择页的位线的锁存器130得出的电流尖峰信号。图7是单个数据位的检测和锁存器电路的电路图。如上所示，页选择晶体管122e和122o连接偶数位线或奇数位线到用于访问的检测节点720。对于一个写操作，当信号BLSLT导通晶体管125时仅如果锁存器130保持数据值“0”，锁存器130放电所连接的位线。
图8是减小从充电和放电所选择的位线的锁存器电路130得出的电源电压噪声的编程操作的定时图。图8的编程操作使用包括两部分的位线设置。在第一部分中，所有位线(偶数和奇数)以受控制的速率充电。在第二部分中，锁存器电路130最好以受控速率放电所选择的位线。
如图8所示，在位线设置的第一部分SETUP(1)期间，控制信号VBLe和VBLo均被激活到电源电压Vcc。因此，节点VIRPWR被电连接于所有的位线。因此，激活控制信号PCTLP、REFCTLP、PCTLN、和NCTLN，并激活控制信号NCTLP和REFCTLN。控制信号PCTLN、NCTLN、和REFCTLN的如上所述的这些状态使得控制电路220中的晶体管354将信号VIRPWRN拉到截止NMOS晶体管204的0V。控制信号PCTLP和NCTLP截止晶体管302和304，并且控制信号REFCTLP连接包括晶体管306和308的电流映射电路中的PMOS晶体管202。因此根据经过晶体管306和308的电流限制了经过PMOS晶体管202、给节点VIRPWR充电的电流。信号VBLe和VBLo导通将节点VIRPWR电连接于所有位线的晶体管102e和102o。因此位线全部以如节点VIRPWR的受控速率充电到电源电压Vcc。
在位线设置的第一部分期间或之前，锁存器130可以锁存来自关联的数据线的数据位。例如在图7的电路中，可以激活一个预充电信号PRE(低)以预充电节点720和锁存器130。然后，使能信号PBENB使锁存器130中的反相器732失效，并且激活Y通道门以将来自一数据线的数据信号传送到反相器734的输入端子。锁存器信号LATCH截止晶体管738以便该数据信号控制其为反相器732的输入信号的反相器734的输出信号。当反相器734的输出信号稳定下来后，信号PBENB激活反相器732。在这期间，信号BLSLT保持晶体管126截止，并且在信号BLSLT在位线设置的第二部分SETUP(2)期间导通晶体管之前，Y通道门140截止。
在位线设置的第一部分SETUP(1)的结尾，信号REFCTLP被无效以从电流映射断开PMOS晶体管202，并激活信号NCTLP以驱动信号VIRPWRP到0V并充分导通PMOS晶体管202。
在设置的第一部分期间，控制信号BLSLT处于低电平(0V)以截止NMOS晶体管126并从各位线断开锁存器电路130。在位线设置的第二部分SETUP(2)期间，参考电压VREF被施加到NMOS晶体管126的栅极。激活信号BLSHFe以导通晶体管122e并连接锁存器电路130到各个偶数位线B/Le。(在另一个将被编程的单元晶体管连接到奇数位线B/Lo的编程操作中，激活信号BLSHFo而不激活信号BLSHFe。)类似地，在位线设置的第二部分SETUP(2)期间激活控制信号VBLe以截止晶体管102e并从节点VIRPWR断开偶数位线B/Le。
当位线设置的第二部分SETUP(2)开始时，给所有位线充电。锁存器电路130给对应于正被编程以存储位值“0”的单元晶体管的位线放电并维持对应于存储位值“1”的单元晶体管的位线的充电。与将位线充电到电源电压Vcc的情况不同，NMOS晶体管很适合于控制当放电所选择的位线时的电流。相似或相同于控制电路220的控制电路230可以设置参考电压VREF以便晶体管126传导非饱和电流。(信号BLSHFe和BLSHFo可以类似地控制晶体管122e和122o的栅极电压。)由于晶体管126限制电流，锁存器电路130不会在电流中引起尖峰信号。因此，图8的编程操作减小了锁存器电路130在电源电压Vcc或地中引起的噪声。
在下来的位线设置的第二部分，图8的编程操作继续以如按图6所描述的相同的方式编程所选择的单元晶体管和放电所有的位线。
尽管已经参照特定实施例描述了本发明，该说明仅是本发明的应用的一个例子，而不应该被看作是对本发明的限制。所公开的各实施例的特点的各种改变和组合均在如所附的权利要求所限定的本发明的范围内。

Claims (28)

1.一种非易失性存储器装置，包括：
一个存储器单元阵列，该存储器单元阵列包括连接于在该阵列的各自列中的存储器单元的位线和连接于在该阵列的各自行中的存储器单元的字线；
一个连接于该位线的偏置电路，其中该偏置电路包括一个开关和一个控制电路，该控制电路操作该开关以当同时改变一组位线上的电压时限制形成的电流；
其中，该开关包括连接于一个第一电压和该位线之间的一个第一晶体管；
该控制电路控制该第一晶体管的一个栅极电压以便在该位线的充电期间该栅极电压小于一个电源电压并大于一个地电压。
2.如权利要求1所述的非易失性存储器，其中
该第一电压是一个电源电压；和
该第一晶体管是一个第一PMOS晶体管。
3.如权利要求2所述的非易失性存储器，其中控制电路包括：
一个连接于该第一PMOS晶体管的栅极的输出端子；
参考电压源、电源电压、和地；和
一个可以将该参考电压、该电源电压、和该地的任意一个连接到该输出端子的输出电路。
4.如权利要求3所述的非易失性存储器，其中
该参考电压源包括串联于该电源电压和该地之间的一个第二PMOS晶体管和一个NMOS晶体管；和
该第二PMOS晶体管的栅极和漏极被连接在一起并从该第二PMOS晶体管的该栅极和该漏极提供该参考电压，由此当开关电路操作以连接该参考电压到该输出端子时，经过该第一PMOS晶体管的电流映射的电流流经该第二PMOS晶体管。
5.如权利要求1所述的非易失性存储器，其中
该第一电压是地；和
该第一晶体管是NMOS晶体管。
6.如权利要求1所述的非易失性存储器，其中该控制电路从第一电压、第二电压、和第三电压中选择用于连接到该第一晶体管栅极的电压。
7.如权利要求6所述的非易失性存储器，其中：
该第一电压允许一个受限制的电流经过该第一晶体管；
该第二电压导通该第一晶体管；和
该第三电压截止该第一晶体管。
8.如权利要求1所述的非易失性存储器，其中：
该偏置电路还包括一个连接于一个第二电压和该位线之间的第二晶体管；和
该控制电路控制该第二晶体管的栅极电压以便当放电该位线时，该第二晶体管传导一个该第二晶体管的小于饱和电流的电流。
9.如权利要求1所述的非易失性存储器，其中：
该位线包括交错的偶数位线和奇数位线；和
当同时改变偶数位线上的电压时和当同时改变奇数位线上的电压时，该偏置电路限制生成的电流。
10.如权利要求1所述的非易失性存储器，其中该非易失性存储器是NAND型闪速存储器。
11.如权利要求1所述的非易失性存储器，还包括一个通过该偏置电路连接于该位线的页缓冲器。
12.一种非易失性存储器装置，包括：
一个存储器单元阵列，该存储器单元阵列包括连接于在该阵列的各自列中的存储器单元的位线和连接于在该阵列的各自行中的存储器单元的字线；
一个连接于该位线的偏置电路，其中该偏置电路包括一个开关和一个控制电路，该控制电路操作该开关以当同时改变一组位线上的电压时限制形成的电流；
其中，该开关包括连接于第一电压和该位线之间的第一晶体管；和
该控制电路控制该第一晶体管的栅极电压以便在该位线的充电期间该晶体管传导一个映射一个参考电流的电流。
13.一种非易失性存储器，包括：
一个单元阵列；
一个虚拟电源节点；
一个连接电路，控制虚拟电源节点到单元阵列中的位线的连接，用来对然后连接于该虚拟电源节点的该位线充电或放电；
一个PMOS晶体管，连接于该虚拟电源节点和电源电压之间；
一个NMOS晶体管，连接于该虚拟电源节点和地之间；和
一个连接的控制电路，用于提供第一控制信号给该PMOS晶体管的栅极并提供第二控制信号给该NMOS晶体管的栅极；
其中，该控制电路包括连接于第一参考电压的源极和用于该第一控制信号的输出的第一节点之间的第一开关；
当激活该第一开关时，该第一控制信号处于该第一参考电压；和
施加于该PMOS晶体管的该栅极的该第一参考电压使得该PMOS晶体管减小峰值电流。
14.如权利要求13所述的非易失性存储器，其中：
该控制电路还包括连接于第二参考电压源和用于该第二控制信号的输出的第二节点之间的第二开关；
当激活该第二开关时，该第二控制信号处于该第二参考电压；和
施加于该NMOS晶体管的该栅极的该第二参考电压使得该NMOS晶体管传导一个非饱和电流。
15.如权利要求14所述的非易失性存储器，其中该第一参考电压源包括：
一个具有连接于该电源电压的源极和连接在一起的栅极和漏极的第二PMOS晶体管，该第一参考电压从该第二PMOS晶体管的栅极输出；和
一个具有连接于该第二PMOS晶体管的漏极的漏极、连接于地的源极、和用来接收第二参考电压所连接的栅极的第二NMOS晶体管。
16.如权利要求14所述的非易失性存储器，其中该控制电路还包括：
第一对串联于电源电压和地之间的晶体管，其中该第一节点位于该第一对中的晶体管之间；和
第二对串联于电源电压和地之间的晶体管，其中该第二节点位于该第二对中的晶体管之间。
17.如权利要求13所述的非易失性存储器，其中：
该单元阵列包括一个第一组位线和一个第二组位线，其中该第一组中的位线与该第二组中的位线交错排列；和
该连接电路包括连接于该虚拟电源节点和该第一组位线之间的一个第一组晶体管，和连接于该虚拟电源节点和该第二组位线之间的一个第二组晶体管。
18.如权利要求13所述的非易失性存储器，其中还包括：
一个页缓冲器；
一组连接于该页缓冲器到该单元阵列的该位线之间的NMOS晶体管；和
一个连接的控制电路，用于当该页缓冲器放电一个或多个该位线时操作该NMOS晶体管以传导一个非饱和电流。
19.一种用于编程非易失性存储器的方法，包括：
预充电一组位线到第一电压，其中该预充电包括：操作一个位于电源电压电压和该组位线之间的开关以限制流经该开关到该组位线的峰值电流；和
施加一个第二电压到一个所选择的字线以编程一个或多个连接于该所选择的字线的所选择的存储器单元，其中保留在各位线的一个上的该第一电压阻止连接于该位线和该所选择的字线的存储器单元的编程。
20.如权利要求19所述的方法，其中该开关包括一个晶体管和操作该开关包括控制该晶体管以传导小于该晶体管的饱和电流的电流。
21.如权利要求19所述的方法，其中该开关包括一个晶体管和操作该开关包括连接该晶体管到限制经过该晶体管的电流的一个电流映射电路。
22.如权利要求19所述的方法，其中该预充电充电所有连接于被连接到该所选择的字线的存储器单元的位线。
23.如权利要求22所述的方法，其中还包括：放电所选择的一组位线，所选择的位线组是连接于将被编程的存储器单元的位线。
24.如权利要求23所述的方法，其中放电包括：操作传导来自所选择的位线的电流的晶体管以便该晶体管传导小于该晶体管的饱和电流的电流。
25.如权利要求19所述的方法，其中该预充电仅包括充电未选择的位线。
26.如权利要求19所述的方法，其中该第一电压小于该电源电压。
27.一种用于编程非易失性存储器的方法，包括：
使用通过具有一个受控制的栅极电压的PMOS晶体管的电流预充电一个阵列中所选择的位线和未选择的位线到第一电压以限制流到该所选择的和未选择的位线的电流，其中该未选择的位线交错于该所选择的位线之中；
经过位于该所选择的位线和数据锁存器之间的一组NMOS晶体管，由相应的数据锁存器对一些所选择的位线进行放电，其中该NMOS晶体管的栅极电压受到控制以在放电期间限制流经该NMOS晶体管的电流；和
施加一个第二电压到一个所选择的字线以编程一个或多个连接于该所选择的字线的所选择的存储器单元，其中保留在各位线的一个上的该第一电压阻止连接于该位线和该所选择的字线的存储器单元的编程。
28.如权利要求27所述的方法，其中该放电经过晶体管偏置以传导小于该晶体管的饱和电流的电流。
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