CN1197126C - 用于在碳化硅中形成通孔的方法以及所获得的器件和电路 - Google Patents

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Abstract

在此公开一种在碳化硅基片上制造集成电路的方法，其消除可能造成所不希望的电感的线接合。该方法包括在碳化硅基片的第一表面上制造一个半导体器件，并且在该基片的第一表面上具有用于该器件的至少一个电接头。然后对该基片的相对的第二表面进行研磨和抛光，直到它基本上透明为止。然后该方法包括掩膜覆盖碳化硅基片的被抛光的第二表面，以确定用于通孔的预定位置，其与在第一表面上的器件金属接头相对；通过所需被掩膜覆盖的位置蚀刻所需通孔，直到到达第一表面上的金属接头为止；以及对该通孔进行金属化，以提供从基片的第二表面到达在该基片的第一表面上的金属接头和器件的电接头。

Description

用于在碳化硅中形成通孔的方法以及所获得的器件和电路
本发明涉及在半导体材料中形成的集成电路，特别涉及用于在半导体基片中形成通孔的方法以及所获得的结构。更加具体来说，本发明涉及使用这种通孔来在碳化硅(SiC)中形成单片微波集成电路(MMIC)。
背景技术
本发明涉及在集成电路(IC)中制造通孔(“vias”)的方法，特别涉及在碳化硅中形成这种通孔的方法，以在单片微波集成电路的生产和使用中利用碳化硅的电、热和机械性能。
MMIC
在最基本的意义上来说，单片微波集成电路是一种集成电路；即由多个器件所构成的电路；其中所有电路元件被制作在单个半导体基片的双方，并且其被设计为在微波频率下工作。通常对于集成电路的情况，把器件和电路元件置于单个基片上的优点是节省空间。更小的电路尺寸对于电子电路和包含这种电路的最终使用设备提供许多优点。通常，最终使用设备可以更小，并且提供给定的一组功能，或者更多电路和功能可以添加到特定尺寸的器件设备中，或者这些优点可以被根据需要而组合。从电子电路的观点来看，集成电路有助于消除例如当分立器件相互线接合以形成电路时所导致的寄生电容损耗。与使分离器件“连线”在一起的电路相比，这些优点有助于集成电路以更宽的带宽而工作。
无线通信系统代表在集成电路中最近快速发展的一个领域和相关的商业技术。这种系统例如为蜂窝式无线通信系统，但是不限于此。一个估计预测用于这种电话的无线用户的数目将在世界范围内继续增加，并且将在不久的将来超过4亿5千万用户。这种技术的增长将需要该设备更小、更加强大和更加容易生产。这些所需的优点应用于基站、中继站和交换台，以及用于例如蜂窝式电话本身这样的终端用户设备。
如本领域的普通技术人员所知，许多无线设备(特别是蜂窝式电话系统)工作在电磁频谱的微波频率。尽管术语“微波”具有一定的任意性，并且各个分类或频率之间的边界具有一定的任意性，但是对于微波频率的示例选择将包括在大约3000和300000微米(μ)之间的波长，其对应于在大约1和100千兆赫(GHz)之间的频率。
本领域的普通技术人员另外知道这些特定的频率被特定的半导体材料方便地产生或支持。例如，尽管分立的(即，独立的)基于硅(Si)的器件可以工作在微波频率，但是基于硅的集成电路具有更低的电子迁移率并且通常不适用于比大约3-4GHz更高的频率。硅的固有导电性还限制可以在高频下传送的增益。
相应地，基于微波频率而在商业上成功地工作的器件最好由其它材料所形成，在这些材料中砷化镓(GaAs)目前是一种可选的材料。砷化镓对微波电路和单片微波集成电路提供特定的优点，包括比硅更高的电子迁移率和更大的绝缘性能。
由于对于微波器件和微波通信的频率要求，碳化硅是用于这种器件和电路的一种可取的候选材料。碳化硅对于所有种类的电子器件提供多个优点，并且对微波频率器件和单片微波集成电路提供特定的优点。碳化硅具有极宽的带隙(例如，对于在300K温度下的alpha SiC为2.996电子伏特(eV)，作为比较对于硅为1.12eV，以及对于GaAs为1.42eV)，具有高的电子迁移率，并且非常牢固，以及具有优良的热稳定性，特别是与其它半导体材料相比尤其如此。例如，硅具有1415℃的熔点(GaAs为1238℃)，而碳化硅除非至少达到2000℃，否则一般不会大量地分解。作为另一个因素，碳化硅可以是作为半导体材料或半绝缘材料。由于绝缘或半绝缘基片通常需要用于MMIC，因此这是碳化硅特别有利的方面。
MMIC用背侧金属研磨片来制造，连接到该片的节点必须从MMIC中的各个点而制成，例如在传输线路端处。通常，这由线接合来实现。尽管线接合技术可以用于工作在其它频率的其它器件，但是它们在碳化硅器件中的微波频率下是不利的。具体来说，在碳化硅器件能够工作的微波频率下，线路会造成所不希望的电感。对于操作10GHz的频率，必须完全避免采用线接合。相应地，在基于硅化硅的MMIC中需要避免并且有时必须避免采用这种线接合。
代替线接合的导电通孔(即被金属填充或覆盖的通孔)的使用是对该问题的一个潜在解决方案。但是，由于如上文所述碳化硅具有极其牢固的物理特性，因此到目前为止在碳化硅中形成通孔相当困难，这种物理特性通常对于大多数其它目的是有利的。
蚀刻和蚀刻剂
蚀刻是一种通过化学或/和物理反应来除去材料(例如在基片上的薄膜或基片本身)。现在主要有两种蚀刻方法：湿法和干法。在湿法蚀刻中，化学溶剂被用于进行蚀刻，干法蚀刻使用等离子体。由于碳化硅的稳定性和高接合强度，因此碳化硅本身被快速地湿法蚀刻。从而，通常采用干法蚀刻来蚀刻碳化硅。
在干法蚀刻中，通过把能量(一般是在射频或微波频率中的电磁辐射)传递到低压气体而产生等离子体放电。该气体被选择，使得其等离子态蚀刻该基片材料。各种含氟组合物(例如，CF4，SF6，C4F8)一般被用于蚀刻碳化硅，并且不同的等离子体反应堆系统还可以使用例如氧气(O2)、氢气(H2)或者氩气(Ar)这样的气体添加剂。等离子体包含气体分子和它们的分解碎片：电子、离子和中性基。该中性基通过与要被除去的材料发生化学反应而起到部分的蚀刻作用，并且向着负充电基片运动的正离子通过物理碰撞而有助于蚀刻。
反应离子蚀刻(RIE)系统通常使用一个RF发生器。该RF功率被传送到一个电极(放置晶片的“夹盘(chuck)”)，并且在该电极与接地电极之间产生放电。在这种系统中，RF功率耦合的电容性限制等离子体的密度，其导致较低的碳化硅蚀刻速率。在RIE系统中，等离子体密度和离子能量相关联，并且不能够独立地控制。当RF输入功率增加时，等离子体密度和离子能量都增加。结果，RIE系统不能够产生用于在碳化硅中蚀刻通孔的高密度低能量等离子体。
在感应耦合等离子体(ICP)系统中，使用两个RF发生器。一个发生器把RF功率传送到围绕不导电的放电腔的线圈。第二个发生器把功率传送到放置有晶片的电极(夹盘)。在这种系统中，RF功率耦合的感应特性增加能量耦合的效率，因此增加等离子体的密度。另外，该等离子体密度可以被线圈RF功率独立地控制，并且等离子体能量可以由夹盘RF功率独立地控制。因此，ICP系统可以产生适用于在碳化硅中蚀刻通孔的高密度低能量的等离子体。
通过掩膜覆盖不被蚀刻的晶片的区域而对晶片的所选择区域执行蚀刻。基片(要被蚀刻的材料)的蚀刻速率与掩膜材料的蚀刻速率之比被称为蚀刻的“选择性”。为了深蚀和准确地转印图案，需要高选择性的蚀刻。
蚀刻通常在垂直和水平方向上进行。垂直方向可以被测量为在不被掩膜覆盖的区域中的蚀刻深度，而水平方向可以被测量为在掩膜覆盖区域下的底切(undercut)。各向异性的程度由水平蚀刻速率与垂直蚀刻速率的比值来表示。当在垂直方向的蚀刻速率比水平方向的蚀刻速率大得多时，这种蚀刻被称为各向异性蚀刻。与此相反的特性被称为各向同性。因为碳化硅具有高结合强度，因此如果没有在水平方向上的离子碰撞，则它不会被蚀刻。结果，碳化硅的干蚀通常是各向异性的。
相反，在ICP系统中的硅的蚀刻通常为各向同性。这是由于硅的低结合强度所导致的，因此它在水平方向上被快速地蚀刻。硅的蚀刻可以通过使用博施(Bosch)工艺而成为各向异性，该工艺交替地进行用于侧壁保护的淀积步骤和蚀刻步骤。
使用ICP(感应耦合等离子体)和ECR(电子回旋加速器谐振)源用于碳化硅蚀刻，与RIE(反应离子蚀刻)相比具有较高的蚀刻速率。与RIE系统相比，ICP和ECR系统使用较低的工作气压(例如1至20毫乇)、较高的等离子体密度(1011至1012cm-3)以及较低的离子能量。这些参数的组合导致对碳化硅的较高蚀刻速率和对蚀刻掩膜的最小腐蚀。RIE系统使用较高的气压(10至300毫乇)、较低的等离子体密度(1010cm-3)以及较高的离子能量，以断开碳化硅键并且进行蚀刻；但是，高离子能量和低等离子体密度的有害影响包括对掩膜的腐蚀和较低的蚀刻速率。
如在由McDaniel等人所发表的“Comparison of Dry EtchChemistriesfor SiC”，J.Vac.Sci.Technol.A.，15(3)，885(1997)的学术文献中所报导，科学家已经成功地把电子回旋加速器谐振(ECR)等离子体用于蚀刻碳化硅。科学研究表明CF4/O2or SF6/O2的较高离子密度的ECR放电导致比RIE高得多的蚀刻速率。与RIE相反，在ECR蚀刻过程中把氧气添加到NF3或SF6的条件下没有观察到任何好处。
在使用等离子体化学物质用于碳化硅的高密度等离子体蚀刻的以前尝试包括使用氯气(Cl2)、溴气(Br2)或者碘气(I2)进行蚀刻。但是，使用氟基气体产生较高的蚀刻速率。例如，在Hong等人发表的“PlasmaChemistries for High Density Plasma Etching of SiC”，J.ElectronicMaterials，Vol.28，No.3，196(1999)讨论在高离子密度等离子体工具(即，ECR和ICP)中使用各种等离子体化学物质的6H-SiC的干法蚀刻，该化学物质包括六氟化硫(SF6)、氯气(Cl2)、氯化碘(ICl)以及溴化碘(IBr)。这些尝试通过用SF6等离子体获得大约0.45μm/分(4500埃/分)的蚀刻速率。另外，在ECR和ICP源中的Cl2、ICl和IBr基化学物质得到0.08μm/分(800埃/分)的较低蚀刻速率。研究发现氟基等离子体化学物质在高密度等离子体条件下对碳化硅产生最快同时也是最令人满意的蚀刻速率。不幸的是，氟基化学物质对于光刻胶掩膜与碳化硅表现出不良的选择性。
Wang等人在“Inductively Coupled Plasma Etching of Bulk 6H-SiCand Thin-film SiCN in NF3 Chemistries”，J.Vac.Sci.Technol.A，16(4)(1998)中报道在电感耦合等离子体NF3/O2和NF3/Ar放电中6Hp+和n+SiC以及薄膜SiC0.5N0.5的蚀刻特性，其中获得0.35μm/分(3500埃/分)的蚀刻速率。
在Cao等人发表的“Etching of SiC Using Inductively CoupledPlasma”，J.Electrochem.Soc.，Vol.145，No.10(1998)的科学文献中讨论分别在20标准立方厘米每分钟(sccm)和9sccm的流速在使用CF4和O2气体的ECR等离子中的等离子体蚀刻，获得大约0.05μm/分(500埃/分)对SiC的蚀刻速率。该工艺导致具有平滑的底部表面的14μm深的凹槽。另外，在深蚀过程中，低气压(即，7mTorr(毫乇))使微掩膜(micromasking)效应最小化。在Cao等人的研究过程中，基片偏压被保持在10V，并且线圈功率被保持在700W。
考虑到上文所述的技术，SiC通孔蚀刻的主要目地是找到一种工艺使得SiC被以合理的速率蚀刻，并且保持对蚀刻掩膜的腐蚀为最小。影响这一目的的因素是对掩膜材料、等离子体化学物质、等离子体密度和离子能量的选择。当在SiC中蚀刻通孔时的第二目的是获得平滑的蚀刻表面。
因此，需要一种工艺，其中SiC可以用合理的快速速率而蚀刻，并且使蚀刻掩膜的蚀刻为最小。
还需要一种用于在SiC中蚀刻足够深的通孔的方法，以及以合理速率在通孔沟道的底部产生平滑表面。
还需要一种成功地在半导体碳化硅基片中使用适当的通孔的技术以促进基于碳化硅的MMIC以及可以用基于碳化硅的MMIC所形成的终端用户设备的制造。
发明内容
因此，本发明的一个目的是提供一种在碳化硅基片中蚀刻孔或通孔的方法，其对要被蚀刻的碳化硅和掩膜材料之间具有不同的蚀刻。
本发明通过一种在基片相对侧上具有第一和第二表面的碳化硅基片上制造器件的方法，该方法包括：把一个导电阻蚀材料置于碳化硅基片的第一表面的预定位置处；研磨该基片的第二方面；抛光该被研磨表面直到该基片基本上透明；把选自铟锡氧化物和氧化镁的透明层置于该抛光过的表面上；把光刻胶置于铟锡氧化物的透明层上；光对齐光刻胶上的掩膜，对光刻胶显影，从而在一个点处开孔，该点与在基片的相对表面上的导电阻蚀材料光对齐；从被掩膜覆盖的第二表面在该基片中蚀刻通孔，直到所蚀刻的通孔完全通过该基片到达该导电阻蚀材料时为止；以及把在基片的第一表面上的导电阻蚀材料包含到该基片的第一表面上的器件中。
在另一个方面中，本发明提供一种在碳化硅基片上制造集成电路的方法，其减少在高频段产生所不希望的电感的线接合。
在另一个方面中，本发明提供一种半导体器件，形成在碳化硅中并且包括：分别具有第一和第二表面的碳化硅基片；延伸通过所述碳化硅基片的导电通孔；在所述碳化硅基片的所述第一表面上覆盖所述通孔的导电接头；以及形成在所述基片中并连接到所述导电接头的器件，使得所述导电接头提供到所述器件的电连接；在所述基片的所述第一表面上的碳化硅外延层，至少所述半导体器件的一部分被置于所述外延层上，并且连接到所述器件的所述导电接头位于所述外延层上；以及覆盖包括所述器件的所述整个外延层的聚合物涂层。
在另一个方面中，本发明提供一种单片微波集成电路(MMIC)，其中包括具有各个相对的第一和第二表面的半绝缘碳化硅基片；形成在该基片的第一表面上的微波电路，该电路包括在第一表面上的多个导电接头；延伸通过该基片的多种通孔，每个通孔端接一个导电接头；以及在每个通孔中的导体，用于形成该碳化硅基片的第一和第二表面之间的完整电通路。
从下文结合附图的详细描述中，本发明的这些和其它目的和优点以及其实现方法将变得更加容易理解，其中：
附图说明
图1至11为示出根据本发明形成通过碳化硅基片到达一个器件的通孔的方法；以及
图12为根据本发明形成在碳化硅基片中的一个通孔的扫描电子显微照片(SEM)。
具体实施方式
在第一方面中，本发明是一种在一种特殊的材料(碳化硅)中形成通孔的方法，该方法能够使集成电路，特别是单片微波集成电路形成在碳化硅基片中，以在使用线接合来形成用于高频器件和电路的电接头时减小电感问题，该问题是这种MMIC的特性。
图1至11示出本发明的方法的基本步骤的相继次序。下面将给出具体的描述。由于MMIC的背景技术和它们的功能是本领域所公知的，因此除非必要否则将不具体描述其细节，以突出本发明。按照相同的方式，特定的处理步骤是众所周知的，因此将对其进行简单的说明而不详细描述。但是对于本发明的新的和非显而易见的特征，将给出足够详细的描述，以便于根据说明书就能够成功地实现本发明而不需要其它创造性的工作。
图1为示出一个碳化硅基片20的截面图，其中包括由括号21表示的器件部分。如上文所述，本发明目的是在SiC基片20中形成一个通孔，并且使用该通孔来提供通过基片20到达器件21的电通路。为了说明的目的，图1至11示出到达单个器件的一个接头的单个通孔。但是应当知道本发明的方法以及所获得的结构更加一般地用于形成多个通孔，以通向形成一个电路的多个器件。但是，通过简化该示图而更加清楚地给出本发明的具体方法步骤。
相应地，图1以明显的方式示出一种器件，例如金属半导体场效应晶体管(MESFET)，其具有适当的源极部分22、栅极部分23和漏极部分24。在优选实施例中，特别对于微波频段的器件，源极22、栅极23和漏极24都形成在一个宽带隙材料中，例如碳化硅、或者某种III-V族氮化物(例如氮化镓)以及相关的二元、三元III-V组合物，例如AlGaN和InAlGaN。
该器件形成在分别具有第一和第二表面26和27的碳化硅基片20上。
图2示出与图1相同的器件，但是导电接头25置于第一表面25上。熟悉例如MESFET这样的器件的技术人员将立即认识到一个示例的器件还可以包括一个连接到栅极23的接头以及另一个连接到漏极24的接头。但是，如上文所述为了简化相关信息的显示，图1-11中没有示出这些接头。相应地，图2简单地示出连接到所示器件的源区22的导电接头25。应当知道，当该器件整体形成在碳化硅的单个部分中时，整个部分可以被认为是该基片20。
另外，采用任何不脱离本发明的方法，该基片还可以包括一个或多个外延层(epilayers)，其中形成该器件部分21。在该实施例中，第一表面26被称为外延层的上表面(在图1-4中的方向)。熟悉半导体材料的生长，特别是熟悉碳化硅的生长的技术人员将认识到即使使用由相同材料所制成的基片和外延层，提供一种在外延层(epilayers)内(在大多数情况中)获得与基片相比改进晶格特性的方法。由于使用外延层，其制造方法和所获得的结构是本领域中所公知的，并且由于它相对于本发明的差别很小或者不存在，在此该词“基片”是指还包括外延层在内的结构。
相应地，图2示出该导电阻蚀材料，在本优选实施例中是铟锡氧化物(“ITO”)接头25，被置于碳化硅基片20的第一表面的预定位置上。
图3示出为了提供用于该器件的高质量接头，铟锡氧化物接头25一般被镀有贵金属30，在本实施例中一般为金。
在这一点，可以突出本发明的具体的优点：使用导电ITO作为阻蚀层消除分别在蚀刻步骤之前和之后添加和除去其它阻蚀材料的必要性。取而代之的是，在蚀刻通孔之前，ITO被简单地包含到该器件或电路中。由于ITO阻蚀层具有这样的双重功能，因此较少的材料可以引进到该处理环境，并且需要较少的处理步骤。如熟悉半导体制造技术的技术人员所知，使用较少步骤和较少材料产生所需结构的处理通常具有优势。另外，取消必须添加和除去的异质阻蚀材料是特别有利的。
图4示出在该优选实施例中，简单地由源极22、栅极23和漏极24、以及源极接头25所示出的器件被保护聚合物层31所覆盖，该聚合物在优选实施例中为聚酰亚胺。聚酰亚胺层31保护其下方的器件，并且提供前体的平准效应用于在随后的制造步骤中进行适当的处理。
图5示出在下一个步骤中基片20的涂有聚合物的第一表面26被安装在压盘32上。该压盘最好由碳化硅所形成，在这种情况中是因为其机械和热性能而不是其电性能方面的优点。特别地，安装粘合剂33被用于把涂有聚酰亚胺的表面31固定到压盘32上。安装粘合剂可以是在后续的处理步骤过程中保持涂有聚酰亚胺的器件和基片固定到碳化硅压盘32上的任何适当的材料，并且该器件和基片都经历这些步骤并且避免它们之间的任何干扰。这种粘合剂通常是本领域所公知的，并且不需要在此详细描述。
图6示出优选方法的下一个步骤，该半导体基片20被研磨和抛光，直到它基本上透明为止。执行研磨和抛光至少有三个理由。首先，由于在特定的环境下难以蚀穿碳化硅，使碳化硅基片20的厚度最小有助于促进整个蚀刻处理。第二，通过研磨和抛光基片20直到它基本上透明为止，可以确定从基片20的第二表面27到金属接头25的适当光路，从而用于通孔的适当位置可以被对齐并且按照所需的方式蚀刻到该接头25，如在此参照其它附图所述。第三，所得的较薄基片(即，较小的体积)为所得的器件或MMIC提供良好的热性能。
根据本发明，当蚀刻通孔时，该正面阻蚀衬垫将导电，从而形成集成电路的多个层面将被连接，因此使得该电路执行所需的功能。另外，在该样本的背面的蚀刻掩膜最好为透明，以允许该样本与正面的阻蚀层光对齐(包括视线对齐)。
图7示出在本发明的优选方法的下一个步骤中，基片20的第二表面21被涂有铟锡氧化物(ITO)的层面34。选择和包含ITO至少有两个原因。首先，ITO层34可以形成为透明，从而本发明的方法可以包括在半导体设计和制造中使用的典型的微刻和掩膜技术。第二，如在下文中的实验部分中所讨论，由于在蚀刻处理过程中所需的蚀刻剂能够区分SiC和ITO(这是所希望和必须的)，因此ITO是一种用于SiC的良好掩膜材料。
在另一个实施例中，在基片第二表面21上的层面可以包括氧化镁(MgO)，其提供与ITO相同的选择性和透明性的优点。如熟悉MgO的技术人员所知，它可以被制造为非常致密并具有非常高的熔点(2800℃)。
ITO层然后被适当的光刻胶层35所覆盖。光刻胶组合物是本领域所公知的，并且不在此详细讨论，不同的是要注意适当的光刻胶材料应当与淀积在ITO层34上的淀积物相容，在曝光和显影时应当提供适当的清晰度，并且不干扰在设置光刻胶时执行的处理步骤。
图8示出在光刻胶35已经被施加、曝光和显影之后的前体结构，可以在常规方式中执行的步骤与该处理和材料的其它部分相一致。切开该光刻胶在光刻胶层35中形成一个确定的开孔，通过该开孔可以适当地露出ITO层34，然后如图9中所示，适当的通孔37可以被形成。在本发明的优选实施例中，该ITO层被使用三氯化硼(BCl3)化学物质进行反应离子蚀刻。
如图9中所示，该通孔由蚀刻部分所形成，其具体细节将在下文中简要地描述，但是最好用感应耦合等离子体来执行，并且最好是由六氟化硫(SF6)所形成的等离子体。
在一个特别有利的步骤中，本发明的方法包括以原导电接头25作为阻蚀层。按照这种方式，本发明的方法避免增加额外的步骤以及(通常是大量的)其它材料然后除去一个分离的阻蚀层。另外，应当知道尽管图中仅仅示出一个通孔，这是为了清楚示出的目的，并且本发明有利的用于形成多个通孔的情况。
图10示出在优选实施例中，首先沿着所蚀刻的凹槽的底部和侧壁按次序在该通孔中溅射三层金属：钛、铂和金(“Ti/Pt/Au”)。该涂层在图10中被表示为40。涂层40然后用贵金属(最好为金)41执行电镀，以形成从基片20的第二表面27到达第一表面的完整的接头，更加特别地到达作为该器件部分21的一部分的接头25。在优选实施例中，光刻胶和铟锡氧化物34和光刻胶层35都在溅射Ti/Pt/Au涂层40和用金41电镀的步骤之前被除去。然后从该压盘32除去该器件前体，并且剥离该保护的聚酰亚胺层31，以产生图11中示出的所获得器件。
图12为根据本发明在4密尔(1000密尔＝1英寸)的碳化硅基片中蚀刻100微米直径的通孔的SEM显微照片。尽管图1-11为示意图，图12为照片，但是通过比较，图12中所示的上表面对应于示意图中的第二表面27。如本领域的技术人员所知，把该直径的通孔置于该厚度的碳化硅基片中，使得在所需的碳化硅基片中形成宽带高频的MMIC成为可能。
本发明是一种蚀刻通孔的方法，该通孔具有大约25至200微米的直径(但不限于此)，通过100至200微米厚的碳化硅基片。本发明的蚀刻处理产生在大约0.5和0.8微米每分钟(μ/分钟)的蚀刻速率，对蚀刻掩膜的选择性为150，以及各向异性为90至99％。
在碳化硅中蚀刻通孔的中心问题是找到一种以合理的速度(例如，0.5μ/分钟)蚀刻碳化硅(一种高稳定性和高结合强度的材料)的蚀刻处理，并且使蚀刻掩膜的蚀刻最小化。
本发明通过选择掩膜材料、等离子体参数和化学物质来满足这些直接相对立的要求。
在本发明中，由于几种原因使得铟锡氧化物(ITO)成为用于在碳化硅中形成通孔的优选蚀刻掩膜。首先，ITO是稳定的，并且不在用于蚀刻碳化硅的最有效和优选的含氟化学物质中被腐蚀。第二，与其它硬金属掩膜不同，ITO不会在足以断开碳化硅键的离子能量下溅射，因此可以腐蚀碳化硅。第三，ITO也是透明的，这使得蚀刻掩膜隔着晶片与边缘焊盘对齐。第四，ITO也用于阻蚀层，因为它具有导电性并且可以作为阻挡蚀刻的材料。
如上文所述，一种用于在碳化硅中蚀刻通孔的最佳掩膜材料是铟锡氧化物(ITO)。ITO蚀刻掩膜被通过如下方法而构图。首先用ITO覆盖晶片，然后用光刻胶进行覆盖。通过用紫外光通过一个掩膜对该光刻胶曝光，并且该曝光区域硬化，从而把掩膜图案转印到光刻胶上。该光刻胶作为在用含氯化学物质对ITO进行后续蚀刻中作为掩膜，从而把光掩膜的图案转印到ITO上。然后以ITO作为在用含氟化学物质对碳化硅的后续蚀刻中作为掩膜。
由于几个原因，在本发明中使用一种感应耦合等离子体(ICP)本发明中产生高密度的SF6等离子体。首先，在碳化硅中保持高的蚀刻速率并且使蚀刻掩膜的腐蚀最小化需要高密度和等能量的等离子体。使用ICP用于此目的的关键是因为它能够产生高密度的等离子体，并且允许通过调节线圈功率而控制等离子体密度以及通过调节压盘功率而控制离子能量。一种高线圈功率(600-1500W，优选为800W)被选择以使得等离子体密度最大化。
本发明的一个关键点是在ICP系统中使用压盘功率，其使碳化硅的蚀刻速率最大化，并且保持对ITO或MgO蚀刻掩膜的腐蚀最小。当在ICP系统中的压盘功率增加时，ITO或MgO蚀刻掩膜的腐蚀速率最小，并且最初不会增加；但是，在较高的压盘功率下，它快速地增加。因此，本发明认识到可以选择压盘功率，一方面使SiC蚀刻速率最大化，另一方面使得在SiC和ITO蚀刻掩膜的蚀刻速率之差最大。在优选实施例中，该压盘功率水平最好被确定为在大约1至2瓦功率平方厘米(Wcm-2)之间。
本发明使用六氟化硫(SF6)化学物质来在碳化硅中蚀刻通孔，因为它被认为是用于此目的最有效的含氟化学物质。本发明不使用任何气体添加剂，因为它会使碳化硅的蚀刻速率减慢并且通过溅射而加速对掩膜的腐蚀。本发明在1至5mT(毫乇)的气压下使用SF6，该气压最好为大约3mT。类似地，以大约3至100sccm的速度提供气体，最好为大约10sccm。
在利用SF6的进一步的研究中，发现SF6产生的SiC对ITO的掩膜选择性(大约为150∶1)比NF3或CF4(大约为70∶1)更高。如上文所述，蚀刻SiC的常规方法包括使用由Ar和CF4/O2稀释的NF3和SF6。但是，在研究之后由于较低的氟百分含量以及较大的离子冲击，Ar或O2添加到SF6或NF3中会减小在SiC中的蚀刻速率并且增加对掩膜的腐蚀。因此，优选使用没有添加其它气体的SF6以获得增加的蚀刻速率，以及对本发明的ITO掩膜具有较高的选择性。
通孔的蚀刻速度可以通过增加基片或其上的薄膜的温度而增加。温度的增加可以通过阻止用于冷却样本的氦流到样本的背面而实现。否则，背面的气压被保持在1和10乇之间。影响蚀刻速率的化学反应(例如，分子键的断开)还可以通过增加气流和腔内气压而增加。
在影响通孔腐蚀的化学反应增加导致横向腐蚀的增加，从而导致通孔侧壁斜率的增加。化学反应的增加还会导致蚀刻速率和对ITO掩膜的腐蚀的增加。另外，由于增加的化学反应还会导致毛刺和表面缺陷。
如在背景技术中所引用的参考文献所述，用于产生感应耦合等离子体的设备和气压通常是本领域众所周知的。相应的，在此所述的技术可以由本领域的普通技术人员所执行，而不需要创造性的劳动。
实验：
在优选实施例中，本发明还提供一种在感应耦合等离子体(ICP)中使用六氟化硫化学物质来在SiC中干蚀通孔的方法。在本发明的具体实施例中，干蚀是在由等离子体热公司(Plasma-ThermIncorporated)所生产的型号为790 ICP系统执行的。
在该系统中，晶片被置于该处理腔中的一个氦冷却夹盘上，该晶片被夹住，随后该处理腔被涡轮和机械泵抽空为10-5乇。以5至20立方厘米每分的速度把电子级六氟化硫注入到该处理腔，并且在涡轮泵上方的蝶形阀被截流，以获得2-5mT的工作气压。随后，施加能量以产生等离子体。该系统使用两个射频(RF)功率源。一个连接到该夹盘，被用于控制到达基片的离子能量，并把该能量设置为在1至2W/cm2之间。第二RF源被连接到围绕陶瓷处理腔的三匝电感线圈。第二RF源提供主要的等离子体产生功率，控制等离子体密度，并且设置在800至1200W之间。
在蚀刻该通孔之前，SiC基片被涂有ITO，然后使用标准光刻方法用光刻胶进行构图。接着在含氯化学物质中以光刻胶作用蚀刻掩膜对ITO进行干蚀。在含氟化学物质中以ITO作为蚀刻掩膜在SiC中蚀刻通孔。该通孔干蚀处理是高度各向异性，SiC的蚀刻速率为0.5至0.8微米/分，并且对蚀刻掩膜的选择性为100至150。
在本说明书中，已经描述本发明的典型实施例并且采用具体的术语，但是它们是说明性的而不是限制性的，本发明的范围由所附权利要求书给出。

Claims (18)

1.一种半导体器件，形成在碳化硅中并且包括：
分别具有第一(26)和第二(27)表面的碳化硅基片(20)；
延伸通过所述碳化硅基片的导电通孔(40，41)；
在所述碳化硅基片的所述第一表面上覆盖所述通孔的导电接头(25)；以及
形成在所述基片中并连接到所述导电接头的器件(22，24)，使得所述导电接头提供到所述器件的电连接；
在所述基片的所述第一表面上的碳化硅外延层，至少所述半导体器件的一部分被置于所述外延层上，并且连接到所述器件的所述导电接头位于所述外延层上；以及
覆盖包括所述器件的所述整个外延层的聚合物涂层(31)。
2.根据权利要求1所述的半导体器件，其中所述基片是抛光过的、基本上透明的基片。
3.根据权利要求1所述的半导体器件，在所述基片的所述第二表面上还包括从铟锡氧化物和氧化镁构成的组中选择的透明层(34)。
4.根据权利要求3所述的半导体器件，其中进一步包括在所述透明层上的一层光刻胶。
5.根据权利要求4所述的半导体器件，其中所述通孔从所述光刻胶向所述导电接头延伸。
6.根据权利要求1所述的半导体器件，其中至少所述碳化硅基片的一些部分是半绝缘的。
7.根据权利要求1所述的半导体器件，其中所述导电接头包括铟锡氧化物。
8.根据权利要求1所述的半导体器件，其中包括延伸通过所述碳化硅基片的两个或多个通孔，每个通孔在所述基片的所述第一表面上被一个导电接头所覆盖。
9.根据权利要求1所述的半导体器件，其中所述碳化硅基片是半绝缘的；并且进一步包括：
形成在所述基片的所述第一表面上/中的微波电路，所述电路包括在所述第一表面上的多个导电接头；以及
延伸通过所述基片的多个通孔，每个所述通孔在一个所述导电接头处终止，用于形成在所述碳化硅基片的所述第一和第二表面之间的完整电通路。
10.根据权利要求9所述的半导体器件，其中所述微波电路是单片微波集成电路。
11.根据要求要求10所述的半导体器件，进一步包括：
所述微波电路的至少一部分形成在所述至少一个外延层中；
所述导电接头形成在所述外延层上；以及
所述通孔延伸通过所述外延层以及通过所述基片到达所述接头。
12.一种在基片相对侧上具有第一(26)和第二(27)表面的碳化硅基片(20)上制造器件的方法，该方法包括：
把一个导电阻蚀材料(25)置于碳化硅基片的第一表面的预定位置处；
研磨该基片的第二方面；
抛光该被研磨表面直到该基片(20)基本上透明；
把选自铟锡氧化物和氧化镁的透明层(34)置于该抛光过的表面上；
把光刻胶(35)置于铟锡氧化物的透明层上；
光对齐光刻胶上的掩膜，对光刻胶显影，从而在一个点处开孔，该点与在基片的相对表面上的导电阻蚀材料光对齐；
从被掩膜覆盖的第二表面在该基片中蚀刻通孔(37)，直到所蚀刻的通孔完全通过该基片到达该导电阻蚀材料时为止；以及
把在基片的第一表面上的导电阻蚀材料包含到该基片的第一表面上的器件(22，24)中。
13.根据权利要求12所述的制造方法，其中在掩膜覆盖和腐蚀该基片的步骤之前，该导电阻蚀材料被包含到该器件中。
14.根据权利要求12所述的制造方法，其中包括对该通孔金属化以形成到该器件的电连接。
15.根据权利要求12所述的制造方法，用于消除可能造成不希望出现的电感的线接合，该方法还包括：
在碳化硅基片的第一表面上制造所述器件，并且在该基片的所述第一表面上形成用于该器件的至少一个金属接头，所述金属接头形成所述阻蚀材料；以及
对该通孔进行金属化，以提供从基片的第二表面到所述金属接头和到基片的第一表面上的器件的电接头。
16.根据权利要求15所述的制造方法，其中在第一表面上制造金属接头的步骤包括在第一表面上淀积铟锡氧化物接头。
17.根据权利要求16所述的制造方法，其中进一步包括用金涂层覆盖该铟锡氧化物接头。
18.根据权利要求12所述的制造方法，其中蚀刻通孔的步骤包括在感应耦合等离子体系统中采用大约1至2瓦功率每平方厘米的压盘功率来蚀刻碳化硅基片。
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