CN1197160C - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的特征在于：用由勒本松法得到的Trim掩模和Alt掩模形成具有不同膜厚的栅极后氧化膜的2种微细的MOS晶体管。具备：具有栅极宽度Le的栅极电极28、和设置在该栅极电极的周围侧面上的栅极后氧化膜30的第1MOS晶体管；具有比上述第1MOS晶体管的栅极电极的栅极宽度Le小的栅极宽度Li的栅极电极32，和设置在该栅极电极的周围侧面上、至少一部分与上述栅极后氧化膜30不同的膜厚的栅极后氧化膜33的第2MOS晶体管。

Description

半导体器件及其制造方法
[技术领域]
本发明涉及含有多种MOS晶体管的半导体器件及其制造方法。
[背景技术]
LSI的性能改善得益于工艺技术开发的进展，得益于器件的微型化、因微型化而得到的器件性能的提高和高集成化而取得了急速的发展。器件尺寸的微型化，在主要把图形复制到半导体衬底上边的光刻工艺中，极大地得益于进行图形复制的光的短波长化。光的短波长化，可采用Hg灯泡的g线(436nm)、i线(365nm)、KrF激光(248nm)、ArF激光(193nm)的办法依次进行。此外，对于0.1微米以下的微细加工来说，还研究了使用作为更短波长的F2激光的曝光技术或使用X射线和电子束的直接描画技术。
但是，使用更短波长的光学系统、电子系统的曝光和描画装置的开发，还要加上用来实现微型化的机械精度的改善，进一步增加了技术方面的困难度。
为此，得益于复制图形的光刻胶材料的改进，和光刻工艺中的照明方法的研究，极限析象清晰度不断地进行改善。此外，在原版(rectile)方面，得益于一种对每个图形都进行光的相位操作而提高晶片上边的光的对比度的被称之为移相法的超高析象技术，一直到光的波长的大约一半以下为止的器件尺寸现在都已可以形成。
但是，在移相法中，由于要巧妙地使光进行干涉来实现高对比度，故对于各种各样的图形配置来说，要同样地形成最小器件尺寸是困难的。
以下，对被称之为移相法的一种的勒本松(レベンソン)法的超高析象技术进行说明。在勒本松法的情况下，要把移相器配置为使得在原版(掩模)上边的一对图形的两侧光的相位彼此反转，改善对比度。如上所述，勒本松法，由于要使强度大体上同等的光进行干涉以提高对比度，故在超高析象技术之中也成了最为理想的手法之一。
但是，当在不形成图形的区域中有存在着移相器的边界部分时，就会与反转的相位的光进行干涉，与图形区域同样地剩下光刻胶图形。为了避免该现象，在勒本松法中，一般除去先前的已形成了移相器的备用掩模(Alt掩模)之外，还要使用被称之为调整掩模(Trim掩模)的原版，最终地进行图形形成。
图13(a)、(b)示出了为形成MOS晶体管的栅极电极而使用的Alt掩模和Trim掩模的一个例子。在图13(a)所示的Alt掩模的情况下，可以采用在石英板上边形成例如由Cr膜构成的遮光部分61，在未设置Cr膜的开口部分62处把该部分的石英板恰好削掉规定厚度的办法形成移相器。图13(b)所示的Trim掩模，在石英板上边仅仅形成由Cr膜构成的遮光部分61。
图13(C)示出了使图13(a)、(b)所示的Alt掩模和Trim掩模重叠起来的套刻图象。图13(d)示出的是使Alt掩模和Trim掩模重叠起来，对光刻胶进行曝光，进行显影处理后得到的图形。在图13(d)中，63是为使栅极电极图形化而使用的光刻胶图形，64是MOS晶体管的有源区。
其次，用图14(a)、(b)到图17(a)、(b)的剖面图，对借助于勒本松法，制造把内部逻辑电路和DRAM电路集成起来的存储器混合载置LSI时的具体方法进行说明。图14(a)到图17(a)分别示出了内部逻辑电路的一部分的剖面，图14(b)到图17(b)分别示出了DRAM电路的一部分的剖面。另外，在DRAM电路中，省略了STI(浅槽隔离)构造、槽电容器等的图示，仅仅示出了栅极电极的构造。
首先，如图14(a)、(b)所示，为了在半导体衬底71上边形成CMOS晶体管，在形成了p阱区域72和n阱区域内部逻辑电路一侧(未画出来)，和器件隔离绝缘膜73之后，在内部逻辑电路一侧和DRAM电路一侧形成栅极绝缘膜74、75。然后，在整个面上形成多晶硅膜76，在其上边形成反射防止膜77，然后，涂敷光刻胶78。
其次，用使用勒本松法得到的2块掩模(Alt掩模和Trim掩模)的光刻工艺把栅极电极图形复制到光刻胶78上之后，进行显影处理，象图15(a)、(b)所示那样的形状剩下光刻胶78。
其次，如图16(a)、(b)所示，把光刻胶78用做掩模，用各向异性刻蚀技术除去光刻胶78。
接着，如图17(a)、(b)所示，在用各向同性刻蚀进行了使反射防止膜77和光刻胶78的尺寸变细的调整处理之后，把它用做掩模对多晶硅膜76进行刻蚀，在内部逻辑电路一侧和DRAM电路一侧形成由多晶硅膜构成的的栅极电极79。之后，用通常的CMOS工艺形成LSI。
图18(a)、(b)示出了用在上述方法中使用的Alt掩模和Trim掩模得到的套刻图象，图18(a)示出了内部逻辑电路一侧的图象，图18(b)则示出了DRAM电路一侧的图象。
在图18(a)中，图中画上了右下斜线的区域81与Alt掩模对应，画上了左下斜线的区域82则对应于Trim掩模上边的开口部分。此外，在图18(b)中，图中的画上了左下斜线的区域83与Trim掩模上边的开口部分对应。另外，图18(a)中的标号84表示MOS晶体管的有源区。
若采用上述现有的方法，在内部逻辑电路一侧，可以形成微细的栅极电极。但是，由于在DRAM电路一侧也要进行光刻胶图形的调整处理，故必须考虑调整量而预先使图形间隔具有余裕。
此外，在内部逻辑电路一侧，尽管栅极电极的尺寸可以形成得微细，但是，对于栅极电极的相互间隔来说，与DRAM电路一侧同样，必须预先使之具有余裕地进行设计，在器件的微细化方面存在着问题。
然而，为了改善逻辑LSI的性能，强烈要求归因于MOS晶体管的微型化而带来的器件性能的改善。在逻辑LSI的情况下，为使之实现复杂的逻辑，在有的情况下MOS晶体管的图形配置与存储器LSI比较种类繁多，此外，为了实现种类繁多的逻辑就要进行复杂的结线，故MOS晶体管的集成度就变得比存储器LSI还低。由于当该集成度低时就必须把栅极电极形成得微细，故如在图17的工序中所示，借助于使用用各向同性刻蚀使用光刻形成的光刻胶和栅极电极上边的淀积材料变细的手法，使得可以在光的波长的1/3以下这么小的区域内形成最终的栅极电极的尺寸。
另一方面，近些年来的半导体工艺中的微细加工技术的发展，实现了器件性能的改善和高集成化。在近些年来，把大容量的存储器混合载置到逻辑LSI上边已成为在系统性能改善上的基干技术。对该混合载置LSI的要求，同时要求在LSI上边设计电源电压不同的多种器件，和用来实现大容量存储器的微细节距的加工技术。
当考虑今后的SOC(芯片上边的系统，System On Chip)时，在要求高速性的内部电路的微细MOS晶体管，在外围电路和存储器电路等中使用的MOS晶体管的情况下，前者需要把栅极电极形成得微细，后者虽然需要把栅极电极的栅极宽度形成得某种程度地粗，但是布线节距则要与内部电路同等或更严格。此外，在要求高速性的内部电路的微细MOS晶体管，在外围电路和存储器电路等中使用的MOS晶体管的情况下，出于所使用的电源电压和存储器电路中的严格的保持性能，要求使栅极后氧化膜的膜厚不同，以便可以使栅极电极下部的拐角圆角化的程度发生变化。
但是，若使用现有的方法，由于要同时进行所有的MOS晶体管的栅极电极的图形化，而且，作成为使得在所有的MOS晶体管的栅极电极的图形化中使用的掩模材料的调整同时在所有的MOS晶体管中进行，故要设定对于各自的用途最合适的栅极电极的栅极宽度或布线节距、栅极后氧化膜的膜厚是困难的。
[发明内容]
如上所述，在现有技术的情况下，在使种种MOS晶体管集成化之际，存在着难于设定对于各自的用途最合适的栅极宽度和布线节距、栅极后氧化膜的膜厚的问题。
本发明就是考虑到上述问题而做出的，目的在于提供可以设定对于各自的用途最合适的栅极宽度和布线节距、栅极后氧化膜的膜厚的半导体器件及其制造方法。
本发明的半导体器件，其特征在于具备：具有栅极宽度Le的栅极电极、和设置在该栅极电极的周围侧面上的第1栅极后氧化膜的第1MOS晶体管；具有比上述第1MOS晶体管的栅极电极的栅极宽度Le小的栅极宽度Li的栅极电极，和设置在该栅极电极的周围侧面上的、至少一部分与上述第1栅极后氧化膜不同的膜厚的第2栅极后氧化膜的第2MOS晶体管。
本发明的半导体器件，其特征在于具备：具有分别具有栅极宽度Le和相互间隔Se的栅极电极、和设置在这些栅极电极的周围侧面上的第1栅极后氧化膜的多个第1MOS晶体管；具有分别具有比上述第1MOS晶体管的栅极电极的栅极宽度Le小的栅极宽度Li和比上述第1MOS晶体管的相互间隔Se大的相互间隔Si的栅极电极，和具有设置在该栅极电极的周围侧面上、至少一部分与上述第1栅极后氧化膜不同的膜厚的第2栅极后氧化膜的多个第2MOS晶体管。
本发明的半导体器件，其特征在于具备：具有加上第1电压的栅极宽度Le的栅极电极、和设置在该栅极电极的周围侧面上的第1栅极后氧化膜的第1MOS晶体管；具有加上比上述第1电压低的第2电压且分别具有比上述第1MOS晶体管的栅极电极的栅极宽度Le小的栅极宽度Li的栅极电极，和具有设置在该栅极电极的周围侧面上、至少一部分与上述第1栅极后氧化膜的膜厚不同的膜厚的第2栅极后氧化膜的第2MOS晶体管。
本发明的半导体器件，其特征在于具备：具有第1膜厚的栅极绝缘膜和在该栅极绝缘膜上边设置的栅极宽度Le的栅极电极、和设置在该栅极电极的周围侧面上的第1栅极后氧化膜的第1MOS晶体管；具有比上述第1膜厚还薄的第2膜厚的栅极绝缘膜和在该栅极绝缘膜上边设置的比上述第1MOS晶体管的栅极电极的栅极宽度Le小的栅极宽度Li的栅极电极，和具有设置在该栅极电极的周围侧面上、至少一部分与上述第1栅极后氧化膜不同的膜厚的第2栅极后氧化膜的第2MOS晶体管。
本发明的半导体器件的制造方法，其特征在于：在半导体衬底上边的第1MOS晶体管预定形成区域和第2MOS晶体管的预定形成区域上分别形成栅极绝缘膜，在整个面上形成栅极电极材料的膜，在整个面上形成了光刻胶材料的膜之后，使上述光刻胶材料的膜图形化以形成刻蚀用的第1掩模，使得在上述第1MOS晶体管的预定形成区域上具有至少比上述第1MOS晶体管的栅极电极的栅极宽度还大的尺寸的图形，在上述第2MOS晶体管的预定形成区域上具有与上述第2MOS晶体管的栅极电极对应的图形，借助于使用上述第1掩模的刻蚀法，选择性地刻蚀上述栅极电极材料的膜以形成上述第2MOS晶体管的栅极电极，在除去了上述第1掩模之后，进行氧化处理，至少在上述第2MOS晶体管的栅极电极的周围侧面上形成第1栅极后氧化膜，在整个面上形成了光刻胶材料的膜之后，使上述光刻胶材料的膜图形化以形成刻蚀用的第2掩模，使得在上述第1MOS晶体管的预定形成区域上具有与上述第1MOS晶体管的栅极电极对应的图形，在上述第2MOS晶体管的预定形成区域上具有把整个面都覆盖起来的图形，借助于使用上述第2掩模的刻蚀法，选择性地刻蚀上述栅极电极材料的膜以形成上述第1MOS晶体管的栅极电极，进行氧化处理，在形成有上述第1栅极后氧化膜之外的上述第1MOS晶体管的栅极电极的周围侧面上，形成膜厚与上述第1栅极后氧化膜不同的第2栅极后氧化膜。
如上所述，倘采用本发明，则可以提供可以对各自的用途设定最合适的栅极宽度或布线节距以及栅极后氧化膜的膜厚的半导体器件及其制造方法。
[附图说明]
图1的剖面图示出了制造本发明的一个实施形态的LSI时的最初的制造工序。
图2的剖面图示出了接在图1后边的制造工序。
图3的剖面图示出了接在图2后边的制造工序。
图4的剖面图示出了接在图3后边的制造工序。
图5的剖面图示出了接在图4后边的制造工序。
图6的剖面图示出了接在图5后边的制造工序。
图7的剖面图示出了接在图6后边的制造工序。
图8的剖面图示出了接在图7后边的制造工序。
图9是在制造本发明的一个实施形态的LSI时使用的Trim掩模的平面图。
图10是在制造本发明的一个实施形态的LSI时使用的Alt掩模的平面图。
图11是用上述实施形态的方法制造的LSI的内部逻辑电路一侧和DRAM电路一侧的平面图。
图12是本发明的变形例的LSI的内部逻辑电路一侧和DRAM电路一侧的平面图。
图13的平面图示出了在现有的方法中使用的Alt掩模和Trim掩模的一个例子，把Alt掩模和Trim掩模重叠起来的套刻图象，和对光刻胶进行曝光和显影处理后得到的图形。
图14的剖面图示出了在用现有的方法制造存储器混合载置LSI时的最初的制造工序。
图15的剖面图示出了接在图14后边的制造工序。
图16的剖面图示出了接在图15后边的制造工序。
图17的剖面图示出了接在图16后边的制造工序。
图18示出了在上述现有的方法中使用的Alt掩模和Trim掩模的套刻图象。
[具体实施方式]
以下，参看附图，对在混合载置有内部逻辑电路和DRAM电路的存储器混合载置LSI中实施本发明的情况详细地进行说明。
图1(a)、(b)到图8(a)、(b)的剖面图，按照工序顺序示出了制造同上LSI时的制造方法，图1(a)到图8(a)分别示出了内部逻辑电路的一部分的剖面，图1(b)到图8(b)分别示出了DRAM电路的一部分的剖面图。此外，图9(a)、(b)和图10(a)、(b)是在同上方法中使用的掩模的平面图，另外，在图1(a)、(b)到图8(a)、(b)中，在DRAM电路中，省略了STI构造和槽电容器等的图示，仅仅示出了栅极电极的构造。
首先，如图1(a)、(b)所示，为了形成CMOS晶体管，在半导体衬底21上边形成p阱区域22和n阱区域(未画出来)，和器件隔离绝缘膜23之后，在内部逻辑电路一侧和DRAM电路一侧形成膜厚不同的栅极绝缘膜24、25，在该情况下，内部逻辑电路一侧的栅极绝缘膜24的膜厚，要形成得比DRAM电路一侧的栅极绝缘膜25的膜厚薄。接着，在整个面上形成多晶硅膜26，在其上边形成例如由SiON等构成的反射防止膜27，然后向其上边涂敷光刻胶28。
其次，对于内部逻辑电路来说，用使用具有图9(a)所示那样的图形，对于DRAM电路来说具有图9(b)所示那样的图形的勒本松法的Trim掩模的光刻工艺，把图形复制到光刻胶28上。在这里，在图9(a)中，41表示用Cr膜形成的遮光部分，该遮光部分41被作成为使得具有比要在内部逻辑电路一侧形成的MOS晶体管的栅极电极的栅极宽度宽得多的尺寸的图形，例如，具有把含有栅极电极形成区域的有源区覆盖起来那样的图形。另一方面，在图9(b)中，42表示由Cr膜形成的遮光部分，该遮光部分42被形成为具有与要在DRAM电路一侧形成的MOS晶体管的栅极电极对应的图形。
其次，进行光刻胶28的显影处理以除去不需要的光刻胶28，剩下图2(a)、(b)所示那样形状的光刻胶28。
其次，如图3(a)、(b)所示，借助于把光刻胶28用做掩模的各向异性刻蚀，依次刻蚀反射防止膜27和多晶硅膜26。借助于到此为止的工序，在DRAM电路一侧形成由多晶硅膜26构成的栅极电极29。
接着，在剥离掉上述光刻胶28之后，例如进行1000℃的RTO(快速热氧化工序)，如图4(a)、(b)所示，在DRAM电路一侧的栅极电极29的周围侧面上形成栅极后氧化膜30。在形成该栅极后氧化膜30之际，要进行栅极电极29下部的拐角部分的圆角化处理。此外，这时，在内部逻辑电路一侧，在多晶硅膜26的周围侧面上也形成氧化膜30。
之后，在向整个面上涂敷上新的光刻胶之后，借助于对内部逻辑电路使用由具有图10所示那样图形的勒本松法得到的Alt掩模的光刻工艺，把图形复制到光刻胶上。在这里，在图10中，43表示由Cr膜形成的遮光部分，该遮光部分43被作成为具有与在内部逻辑电路上形成的MOS晶体管的栅极电极对应的图形。此外，44是进行相位反转的移相器部分。另外，对于DRAM电路一侧来说，要形成遮光部分，使得把所有的区域都覆盖起来，虽然没有特别画出来。
图5(a)、(b)示出了在把上述图形复制到光刻胶上，进行显影处理除去不需要的光刻胶之后，进行了借助于进行各向同性刻蚀而使内部逻辑电路一侧的光刻胶的尺寸变细的调整处理之后的状态。在DRAM电路一侧则用光刻胶31把全体都覆盖起来。
其次，如图6(a)、(b)所示，把光刻胶31用做掩模，依次刻蚀内部逻辑电路一侧的反射防止膜27和多晶硅膜26。借助于此，在内部逻辑电路一侧，形成具有所希望尺寸的由多晶硅膜26构成的栅极电极32。
接着，在剥离掉上述光刻胶31之后，例如进行1000℃的RTO，如图7(a)、(b)所示，在内部逻辑电路一侧的栅极电极32的周围侧面上形成栅极后氧化膜33。与此同时，进行栅极电极32的下部拐角部分的圆角化处理。该栅极后氧化膜33的膜厚，要形成的比先前在DRAM电路一侧的栅极电极29的周围侧面上形成的栅极后氧化膜30更薄，为要把栅极后氧化膜32的膜厚形成得比栅极后氧化膜30更薄，只要使例如氧化时间更短即可。采用使栅极后氧化膜32的膜厚形成得更薄的办法，在内部逻辑电路一侧的栅极电极的下部拐角部分处进行圆角化处理部分的曲率，与DRAM电路一侧的栅极电极29比将减小。
其次，在除去了反射防止膜27之后，用通常的CMOS工艺形成LSI。例如，图8(a)、(b)表示在内部逻辑电路一侧已形成了具有扩展(Extention)构造的MOS晶体管的状态。
图8(a)所示构造的MOS晶体管，例如可以如下那样地形成。首先，采用以栅极电极32为掩模向p阱区域22内导入例如砷等的杂质的办法，形成结深浅的扩散区域34。然后，在栅极电极32的侧壁上边形成例如由SiN等构成的侧壁绝缘膜35。接着，以其为掩模采用向p阱区域22内导入例如As或P的办法形成结深深的扩散区域36。借助于此，就可以得到MOS晶体管。
图8(b)所示那样的DRAM电路一侧的MOS晶体管，可以采用以栅极电极29为掩模向p阱区域22内导入例如As等的杂质形成扩散区域37的办法得到。
在这样的方法中，在DRAM电路一侧，形成具有与光刻胶图形对应的尺寸的栅极宽度的栅极电极29，不存在象现有方法那样归因于进行调整处理而使栅极电极的栅极宽度变窄的可能性。在内部逻辑电路一侧，由于作成为在使光刻胶图形化之后，在进行调整处理使光刻胶的尺寸变细之后，再进行栅极电极的加工，故可以形成具有微细宽度的MOS晶体管。
此外，在上述方法的情况下，规定为在对DRAM电路一侧的栅极电极进行加工，在DRAM电路一侧的MOS晶体管上形成了栅极后氧化膜之后，在用光刻胶把DRAM电路一侧覆盖起来的状态下，再对内部逻辑电路一侧的栅极电极进行加工，在内部逻辑电路一侧的MOS晶体管上形成栅极后氧化膜。为此，可以自由地在DRAM电路一侧和内部逻辑电路一侧，在各自的MOS晶体管上形成所希望膜厚的栅极后氧化膜。
图11(a)、(b)是用上述那样的方法制造的LSI的内部逻辑电路一侧和DRAM电路一侧的平面图。
如图11(a)所示，在内部逻辑电路一侧形成有多个MOS晶体管，这些MOS晶体管的栅极电极32被形成为分别具有Li的栅极宽度，而且，各个栅极电极32的间隔(布线节距)被作成为Si。另外，在图11(a)中，AA表示有源区，42表示图9所示掩模的遮光部分的边界。此外，在该MOS晶体管中，在与有源区AA接连的部分及其附近的栅极电极32的周围侧面上，形成膜厚薄的栅极后氧化膜33，在除此之外的部分上形成与在DRAM电路一侧的MOS晶体管的栅极电极29的周围侧面上形成的膜厚厚的栅极后氧化膜30相同膜厚的栅极后氧化膜30。
另一方面，如图11(b)所示，在DRAM电路一侧也形成多个MOS晶体管，这多个MOS晶体管的栅极电极29，分别被形成为具有Le的栅极宽度，而且，各个栅极电极29的相互间隔被作成为Se。此外，在这些MOS晶体管的栅极电极29的周围侧面上形成膜厚厚的栅极后氧化膜30。
在这里，在栅极宽度Li、Le，和栅极电极的相互间隔Si、Se之间，Li＜Le，Si＞Se的关系成立。
在LSI动作时，规定给在内部逻辑电路一侧形成的多个MOS晶体管的栅极电极，例如加上Vdd1的电压，给在DRAM电路一侧形成多个MOS晶体管的栅极电极加上例如Vdd2的电压。这样一来，在上述两个电压之间具有Vdd1＜Vdd2的关系的情况下，与在内部逻辑电路一侧的MOS晶体管的栅极电极32的周围侧面上形成的栅极后氧化膜32比较，由于在DRAM电路一侧的MOS晶体管的栅极电极29的周围侧面上形成的栅极后氧化膜30这一方的膜厚厚，故可以使加在两个栅极上的电场的强度变成为大体上均等。
于是，即使在MOS晶体管的栅极电极上施加的电压不同的情况下也可以与之对应地改变各栅极电极的栅极后氧化膜的膜厚，从而可以使加在各栅极电极上的电场强度大体上均等，因而可以容易地应对多电源。
然而，在移相法中，除去勒本松法之外，还有一种被称之为半色调的手法。这种方法不对在原版(掩模)上边要形成图形的空白完全地遮光，而是使数％到数10％的光进行相位反转后透过，以改善图形端部的对比度的方法。该方法，与勒本松法比较，虽然对比度的改善效果小，但是，相对于在勒本松法的情况下，总是相邻地配置移相器，存在着使透过光的相位反转的制约，故半色调法不存在图形配置上的制约。
若用上述实施形态的方法，由于用Alt掩模和Trim掩模分别对不同的光刻胶进行图形复制，故可以在加工象DRAM电路那样微细节距的布线时，通过在使用Trim掩模的光刻中使用该半色调掩模的办法，来改善加工宽余量。
此外，在上述实施形态中，说明的是在进行曝光时，为了防止由光的反射产生的坏影响，在形成了反射防止膜27后涂敷光刻胶28的情况。
对此，也可以在多晶硅膜26上边形成没有反射防止效果，可以得到与多晶硅膜26的刻蚀选择比的材料，例如，由SiO2或SiN构成的膜而不形成反射防止膜27。但是，在该情况下，必须在该膜的上边与光刻胶材料同时设置可刻蚀的反射防止膜。
此外，考虑到掩模的对准偏差、加工上的尺寸波动和光刻胶的调整量等，也可以作成为使得Trim掩模的开口部分不重叠到有源区上。得益于此，在除去在内部逻辑电路一侧的MOS晶体管的加工时将成为妨害的栅极后氧化膜时，就因刻蚀有源区上边的栅极绝缘膜而可以防止栅极电极加工时的有源区被刻蚀。
此外，如本发明的变形例的图12(a)、(b)的平面图所示，可以采用作为内部逻辑电路一侧的MOS晶体管的栅极后氧化膜，把膜厚厚的栅极后氧化膜30形成为使得一部分延伸到比有源区AA还往内侧的办法，提高该MOS晶体管的耐压和可靠性。
这样的形状，如图12(a)所示，可以采用把图9(a)所示的Trim掩模的遮光部分41的图形形成得更小的办法实现。
另外，在上述实施形态中，虽然说明的是在内部逻辑电路一侧仅仅形成一种沟道型就是说n沟道型的MOS晶体管的情况，但是，可以在n阱区域内形成p沟道型的MOS晶体管，这是不言而喻的。

Claims (8)

1.一种半导体器件，具备：
具有第1栅极电极和设置在该第1栅极电极的周围侧面上的第1栅极后氧化膜的第1MOS晶体管，上述第1栅极电极具有第1栅极宽度；
具有第2栅极电极和设置在该第2栅极电极的周围侧面上的第2MOS晶体管，上述第2栅极电极具有比上述第1栅极宽度小的第2栅极宽度且上述第2栅极后氧化膜的至少一部分具有与上述第1栅极后氧化膜不同的膜厚，
其特征在于：
上述第2MOS晶体管具有有源区，上述第2MOS晶体管的上述第2栅极后氧化膜包括设置在上述第2栅极电极的与上述有源区接触的部分的周围侧面上的第3栅极后氧化膜和设置在上述第2栅极电极的剩余部分的周围侧面上的第4栅极后氧化膜，上述第3栅极后氧化膜的膜厚不同于上述第1栅极后氧化膜的上述膜厚，并且上述第4栅极后氧化膜的膜厚等于上述第1栅极后氧化膜的上述膜厚。
2.一种半导体器件，具备：
分别具有第1栅极电极和设置在该第1栅极电极的周围侧面上的第1栅极后氧化膜的多个第1MOS晶体管，各上述第1栅极电极具有第1栅极宽度，并且上述第1栅极电极以第1间隔进行配置；
分别具有第2栅极电极和设置在该第2栅极电极的周围侧面上的第2栅极后氧化膜的多个第2MOS晶体管，各上述第2栅极电极具有比上述第1栅极宽度小的第2栅极宽度，上述第2栅极电极以大于上述第1间隔的第2间隔进行配置，并且上述第2栅极后氧化膜的至少一部分具有与上述第1栅极后氧化膜不同的膜厚，
其特征在于：
各上述第2MOS晶体管具有有源区，上述第2MOS晶体管的上述第2栅极后氧化膜包括设置在上述第2栅极电极的与上述有源区接触的部分的周围侧面上的第3栅极后氧化膜和设置在上述第2栅极电极的不与上述有源区接触的部分的周围侧面上的第4栅极后氧化膜，上述第3栅极后氧化膜的膜厚不同于上述第1栅极后氧化膜的上述膜厚，并且上述第4栅极后氧化膜的膜厚等于上述第1栅极后氧化膜的上述膜厚。
3.一种半导体器件，具备：
施加了第1电压的第1MOS晶体管，上述第1MOS晶体管具有第1栅极电极和设置在该第1栅极电极的周围侧面上的第1栅极后氧化膜，上述第1栅极电极具有第1栅极宽度；
施加了比上述第1电压低的第2电压的第2MOS晶体管，上述第2MOS晶体管具有第2栅极电极设置在该第2栅极电极的周围侧面上的第2栅极后氧化膜，上述第2栅极电极具有比上述第1栅极宽度小的第2栅极宽度且上述第2栅极后氧化膜的至少一部分具有与上述第1栅极后氧化膜不同的膜厚，
其特征在于：
上述第2MOS晶体管具有有源区，上述第2MOS晶体管的上述第2栅极后氧化膜包括设置在上述第2栅极电极的与上述有源区接触的部分的周围侧面上的第3栅极后氧化膜和设置在上述第2栅极电极的不与上述有源区接触的部分的周围侧面上的第4栅极后氧化膜，上述第4栅极后氧化膜的膜厚等于上述第1栅极后氧化膜的上述膜厚。
4.一种半导体器件，具备：
具有第1栅极绝缘膜、在该第1栅极绝缘膜上边设置的第1栅极电极和在该第1栅极电极的周围侧面上设置的第1栅极后氧化膜的第1MOS晶体管，上述第1栅极绝缘膜具有第1膜厚，并且上述第1栅极电极具有第1宽度；
具有第2栅极绝缘膜、在该第2栅极绝缘膜上边设置的第2栅极电极和在该第2栅极电极的周围侧面上设置的第2栅极后氧化膜的第2MOS晶体管，上述第2栅极绝缘膜具有比上述第1厚度小的第2厚度，上述第2栅极电极具有比上述第1栅极宽度小的第2栅极宽度且上述第2栅极后氧化膜的至少一部分具有与上述第1栅极后氧化膜不同的膜厚，
其特征在于：
上述第2MOS晶体管具有有源区，上述第2栅极后氧化膜包括设置在上述第2栅极电极的不与上述有源区接触的部分的周围侧面上的第3栅极后氧化膜，上述第3栅极后氧化膜的膜厚等于上述第1栅极后氧化膜的膜厚。
5.一种半导体器件的制造方法，其特征在于：
在半导体衬底上边的第1MOS晶体管预定形成区域和第2MOS晶体管的预定形成区域上分别形成栅极绝缘膜，
在整个面上形成栅极电极材料的膜，
在整个面上形成了光刻胶材料的膜之后，使上述光刻胶材料的膜图形化以形成刻蚀用的第1掩模，使得在上述第1MOS晶体管的预定形成区域上具有至少比上述第1MOS晶体管的栅极电极的栅极宽度还大的尺寸的图形，在上述第2MOS晶体管的预定形成区域上具有与上述第2MOS晶体管的栅极电极对应的图形，
借助于使用上述第1掩模的刻蚀法，选择性地刻蚀上述栅极电极材料的膜以形成上述第2MOS晶体管的栅极电极，
在除去了上述第1掩模之后，进行氧化处理，至少在上述第2MOS晶体管的栅极电极的周围侧面上形成第1栅极后氧化膜，
在整个面上形成了光刻胶材料的膜之后，使上述光刻胶材料的膜图形化以形成刻蚀用的第2掩模，使得在上述第1MOS晶体管的预定形成区域上具有与上述第1MOS晶体管的栅极电极对应的图形，在上述第2MOS晶体管的预定形成区域上具有把整个面都覆盖起来的图形，
借助于使用上述第2掩模的刻蚀法，选择性地刻蚀上述栅极电极材料的膜以形成上述第1MOS晶体管的栅极电极，
进行氧化处理，在形成有上述第1栅极后氧化膜之外的上述第1MOS晶体管的栅极电极的周围侧面上，形成膜厚与上述第1栅极后氧化膜不同的第2栅极后氧化膜。
6.根据权利要求5所述的半导体器件的制造方法，其特征在于：使得上述第2栅极后氧化膜的膜厚变得比上述第1栅极后氧化膜更厚那样地形成上述第2栅极后氧化膜。
7.根据权利要求5所述的半导体器件的制造方法，其特征在于：在上述第1MOS晶体管的预定形成区域上边和第2MOS晶体管的预定形成区域上边，分别形成不同膜厚的栅极绝缘膜。
8.根据权利要求5所述的半导体器件的制造方法，其特征在于：在形成了上述第2掩模后，对上述第1MOS晶体管的预定形成区域上边的光刻胶图形进行刻蚀以使之变细。
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