CN1197999A - 在半导体基底上进行离子注入的方法 - Google Patents

在半导体基底上进行离子注入的方法 Download PDF

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Abstract

一种在半导体基底上进行离子注入的方法,其步骤包括:决定离子注入可以进行所需要的均匀表面层的厚度,以将缺陷的形成减至最少;提供具有所需要表面层厚度的一表面层;与经由表面层将离子注入基底内。

Description

在半导体基底上进行 离子注入的方法
本发明涉及一种在半导体基底上进行离子注入的方法，特别是涉及一种利用控制在一半导体的基底内的注入轮廓线(implantation profile)的表面形态(morphology)而限制缺陷的形成的方法。
集成电路存储器的储存密度有一种持续增加的趋势，以在单一晶片上寻求数据存储量的增加。比起在多个晶片上所提供的相当的存储容量，单个较高密度的存储器所提供的是更为紧密的存储器，且就单位位元的角度而言，其成本也较低。大致而言，这些较高存储密度的元件比起较早期的低密度晶片，通常具有相当精密或更为精进的性能。一直以来，集成电路元件密度的增加，有部分原因是由于缩减诸如连线与晶体管栅极的结构尺寸，以及减小构成集成电路元件的结构部件之间的分隔距离的缘故。电路结构尺寸大小的缩减，通常是用来满足制作集成电路元件的缩小设计法则。
在动态随机存取存储器(Dynamic Random-Access Memories；DRAM)内，数据的存储通常是利用在一半导体基底表面上所形成的一个电容阵列之中，对每一个电容选择性地充电或放电而实现的。大部分的情况下，二进制数据的单个位元储存于一个电容之内，其电容放完电后的状态代表逻辑0，而电容的充电状态则代表逻辑1。在一给定的操作电压之下，在可以稳当地制作出来的电极分隔距离，以及通常被应用于电荷储存电容的电极间的电容电介质的介电常数之下，存储器电容的电极的表面面积决定了其可以储存于电容内的电荷的量。存储器的读与写动作利用选择性地将电荷储存电容耦接至一条位线上，以便将电荷传输进入电荷储存电容，或由电荷储存电容传输出去而进行的。通常是使用场效晶体管(FET，field effect transistor)而将电荷储存电容选择性地耦接至位线上。位线接触通常是拉到传输FET的源/漏极电极中之一，而电荷储存电容则通常被制作成与传输FET的另一源/漏极电极接触。字线信号则被供应给FET的栅极，以将电荷储存电容的电极经由传输FET而连接至位线，以便进行电荷储存电容与位线之间的电荷传输。
图1以示意方式显示现有的DRAM的两个存储单元在制作程序中间阶段的横截面图。图中的DRAM存储单元制作于一P型基底10上，其包括可与其他邻近的存储单元隔绝开的厚场氧化区12。利用将场氧化区12之间的有源元件区的一部分加热氧化，便可以形成一栅极氧化层14，而多晶硅栅电极16则被形成于栅极氧化层14之上。图1中所显示的两个栅电极16分别为图中两个存储单元的两个独立传输FET的部分构造。多晶硅栅电极16利用在基底上沉积一层未掺杂的多晶硅而形成，通常是使用低压化学气相沉积(LPCVD，low pressure chemical vapor deposition)法进行沉积，再将杂质注入多晶硅中，并使杂质活化，以便使得多晶硅层变得具有导电性。栅电极接着再利用现有的微影技术进行成像。在多晶硅栅电极16上面提供有一层硅氧化物18，以便在后续的工艺步骤中保护栅电极，且此氧化层18也经常在后续的蚀刻步骤中用作蚀刻阻挡层。在进行源/漏极注入工艺步骤(后面将讨论)时，还提供有邻接着栅电极的侧壁氧化物间隔构造20。在栅电极16形成时，将不同栅电极连接起来的连接线22也在场氧化物区12上同时形成。由于连接线通常是在用来形成栅电极16的相同工艺步骤之中同时制成的，因此连接线会具有与之相似的构造，由利用氧化物层24所覆盖的多晶硅线22构成，并具有沿着连接线22形成的侧壁氧化物间隔结构26。
经掺杂的源/漏极区28，30与32形成于多晶硅栅电极16的两侧，以便界定传输FET的通道区。传输FET所共通的源/漏极区30作为图中所显示的两存储单元的位线接触之用。主要应用在现代存储器与逻辑元件等型式的用途中的小设计法则存储晶体管，通常会使用轻掺杂漏极(LDD，lightly-doped drain)的构造。源/漏极区28，30与32通常是以两个步骤的工艺制作，先以相对较低程度的掺杂物质进行注入作为开始，其可与多晶硅栅电极16自动对准。再利用首先在元件上沉积一层CVD氧化物，然后对氧化物层进行各向异性回蚀，以便将源/漏极区28，30与32上的基底暴露出来，以使间隔氧化物区20形成于栅电极16的两侧。CVD氧化物层的回蚀刻在多晶硅栅电极16的两侧，以及多晶硅连接线22的两侧，都产生了间隔氧化物区20。在间隔氧化物区20已形成于多晶硅栅电极16的两侧之后，第二次的较高浓度离子注入程序便可以在与间隔氧化物区20自动对准的方式之下，针对源/漏极区28，30与32进行，以便完成源/漏极区的制作。
在DRAM存储单元的传输FET形成之后，利用CVD法，先在图1的构造上沉积一具有绝缘性的硅氧化物层34，以便形成电荷储存电容与位线的接触。其形成的构造显示于图2之中。利用对硅氧化物层34进行现有的微影处理技术，可以形成接触窗36，以便暴露出基底的源/漏极区28，30与32。此时参考图3，利用LPCVD，一层未经掺杂的多晶硅38接着沉积于元件的表面上，且也沉积于接触窗36之内，并与源/漏极区28，30与32形成接触。多晶硅层38会形成DRAM存储单元的电荷储存电容的下电极的一部分。此层再以离子注入进行掺杂，以及进行回火，之后再以微影技术对下地极38构图。电容的一个电介质层40，诸如硅的氮化物与硅的氧化物的双层结构，此时便可以形成于下电极38的表面上。再利用一层多晶硅的沉积，掺杂与成像，便可以形成电容的上电极42，产生出图4中所显示的构造。
接着，利用毯覆式沉积(blanket depositing)形成一内层电介质材料，诸如在图4中的构造上，利用大气压下的CVD程序，以一TEOS源的气体所沉积的一层经掺杂的玻璃。再利用现有的微影技术，在电介质层44中开出一个位线接触窗46，以便暴露出共通的源/漏极接触30。接着，通常是利用提供额外的位线接触离子注入程序，并再接着提供一或多层的金属溅射层，或者利用CVD程序，在结构层44的表面上，在图5所显示的接触窗46的范围内进行沉积，便可以形成位线接触50。该位线接着再进行成像，以及后续的工艺步骤，以便完成元件的制作。
制作图5中的元件使用的设计法则标准若有所提高，便会对图5中所显示的许多构造，以及其制作的工艺技术产生较为严格的要求。由于缩减尺寸的存储单元，相比之下使用较浅薄且窄小的源/漏极区，所以源/漏极区的形成变得更为重要。此时便更需要能控制注入能量以及源/漏极区的扩散程度，以便能够制成小尺寸的元件。另外也需要能够维持具有高导电性的源/漏极区，以便维持这些构造的高性能。而维持高导电程度的一个要点是，在源/漏极区内要避免缺陷结构的形成。
在将杂质注入半导体基底，以及对基底进行回火以便活化注入的掺杂物质的工艺过程中，可能会有多种型态的晶格缺陷结构形成。制作许多半导体电路组件时所使用的离子注入的剂量浓度，可能会使得离子所注入的结晶硅半导体基底非晶化。基底必须要连续地进行回火处理，以便使离子注入得以活化，并通常要使得非晶区域发生再结晶(recrystallize)。经过离子注入程序的硅基底的再结晶会以固体相的外延(SPE，solid-phaseepitaxial)再生长(regrowth)情况发生。在SPE再生长的程序中，基底加热到该基底材料熔点之下的一个温度。晶体生长以固态传输(solid state transport)的形式发生，并会进行通过基底的结晶(有经注入或未经注入)部分与基底材的非晶部分，被注入的区域之间的界面。再结晶逐渐地发生(occurs incrementally)，每一个渐增的非晶区域的再结晶方向，是由再结晶发生的晶体区域内的晶格取向(orientation)决定的。这样，在结晶区域与非晶区域的界面处的晶体基底的晶格取向，便可以决定SPE再生长的方向。
由于非晶区域的界面形状，SPE再生长要沿着不同的晶格平面进行是有可能做到的。多种研究结果已指出，沿着不同的晶格平面发生的SPE再生长，会在晶体内造成缺陷。例如，对应于两不同晶格平面的生长前缘(growthfront)的出现，会在再结晶硅基底内形成延伸展开的缺陷结构。由于注入与其他工艺，其他形态的残余缺陷也可能会被带入晶格结构内。例如，在基底上栅极层与侧壁分隔层的出现，可能会在其衬垫的材料上引起压缩应力，特别是在后续的加热工艺步骤中。这种应力的出现可能会产生诸如位错(dislocations)的缺陷，并可能会导致位错放大(dislocation multiplication)的现象。
通常，突起范围缺陷(PRD，projected range defects)以及范围尾端缺陷(ERD，end of range defects)等型态的缺陷，可能会在基底的注入与回火区域内形成。PRD与ERD为二次缺陷(secondary defects)(位错或线缺陷)，其中PRD出现在靠近最大注入离子浓度的区域，而ERD则出现在靠近注入后的非晶-结晶界面处。这类缺陷应当是由于非晶硅的垂直SPE再生长所造成的，即，垂直于硅表面的再生长，而这些缺陷可能包括埋藏在注入区中的位错环(dislocation loops)。PRD与ERD的位置与密度与注入离子时的能量与浓度有关。另一种与透过离子注入而变成非晶状态的硅的再生长有关的缺陷形态为掩模边缘缺陷(MED，mask edge defects)。MED是由于垂直与侧向SPE再生长的再结晶前缘，其突出所造成的位错。在回火与再结晶的工艺期间，由于突出的SPE再生长前缘所形成的位错倾向于收聚成为额外的外延晶层，而这些缺陷则会长成先前已被形容为与晶粒界面(grain boundary)相似的一种结构。这种延伸展开的缺陷结构，假使是沿着电流的主要方向出现的话，便可以影响电子的输送。这种缺陷构造可能会在靠近注入区的侧向边缘，在基底表面或接近基底表面，通常是在再结晶基底表面邻接着基底表面的另一结构之处形成，并且可能导致接面泄漏(junction leakage)的问题。
本发明的目的是克服上述现有技术的缺点，提供一种离子注入方法，以便在将离子注入半导体基底以后的回火处理中所引起的缺陷降至最低。
为实现上述目的，本发明提供一种在半导体基底上进行离子注入的方法，其步骤包括：
决定离子注入可以进行所需要的均匀表面层的厚度，以将缺陷的形成减至最少；
提供具有所需要表面层厚度的一表面层；与
经由表面层将离子注入基底内。
本发明的实施例包括防止例如因离子注入而变为非晶化的硅半导体基底在再结晶时形成缺陷的方法。本发明的某些优选实施例包括一种控制再结晶界面形状的方法，以使得SPE的再生长能够主要沿着一组优选的方向发生。这些实施例中的某一些在其基底上提供了一表面层，透过此表面层可进行离子注入的程序。表面层的厚度被选定来限制离子注入基底内部的深度。因此，表面层的厚度，表面形态或其他的特定的选定，可以使结构基底与非晶注入区域之间的界面具有最佳的形状。注入轮廓线的适当选择，可以将SPE再生长限制在特定的较好方向，减低了再结晶时生成可能会损伤性能的缺陷结构的可能性。
在一具体的优选实施例中，适当的表面层厚度可以利用选择固相外延再生长前缘之间的一个最大角度θ来决定，以便防止缺陷的形成，决定离子注入在基底的距离Rp的一个突起范围，决定沿着一第一轴线方向的突起标准差ΔRp；决定沿着一第二轴线方向的突起标准差ΔY，并提供大于或等于下式所给定的表面层厚度t：
t＝Rp+cosθ[[(ΔYsinθ]2+(ΔRp cosθ)2]0.5]。在表面层被形成于基底上之后，可以执行注入的工艺。接着回火处理可以使注入物活化，并使任何非晶区域再结晶。
在其他的实施例中，存储元件的接触线利用提供具有源/漏极区的基底制作形成。在基底上形成有下陷部分，并透过下陷部分进行注入，以将离子注入基底的源/漏极区内，以便增强位线接触的导电性。注入区域再进行回火处理，以在基底表面上的下陷部分处形成与源/漏极区接触的位线。
本发明的实施例将参考附图进行示范性的详细描述，附图为示意性质的图示，其中部分并未根据比例绘制。附图中：
图1-5为一现有技术DRAM在其各个制作过程阶段中的横截面图；
图6显示位线接触的一个离子注入区的横截面图；
图7显示图6的注入区在再结晶与回火期间形成的接触边缘缺陷的横截面图；
图8为一横截面图，其显示具有大致平坦表面的基底内的一种注入轮廓线；
图9显示具有可供穿透而进行注入的一表面层的基底的横截面图；
图10显示与穿透一表面层而注入至基底内时有关的各种尺寸；
图11显示根据本发明的实施例而具有一弯曲表面部分的一基底的横截面图；
图12显示根据本发明的实施例而具有一弯曲表面与一弯曲表面层的一基底的横截面图；
图13显示根据本发明的实施例而具有一大致平坦表面与一弯曲表面层的一基底的横截面图；
图14显示根据本发明的实施例的一DRAM在其工艺过程的中间阶段时的横截面图；
图15为根据本发明的实施例，包括制成的一位线接触的一DRAM的横截面图；与
图16显示根据本发明的实施例，具有一弯曲表面以供注入时穿透的一DRAM在其工艺过程的中间阶段时的横截面图。
首先，如图5中所显示的典型位线接触区30，在典型的制作程序中可以接受三种离子注入的步骤，以及一至三种回火步骤。通常至少有一种回火处理步骤是必要的，用来将注入物予以电活化，并至少恢复由于离子注入步骤所引起的某些晶格损伤。高密度，浅接面元件的典型注入浓度可能会造成接触区的部分或整体性的非晶化。在这种情况下，可以执行回火处理程序，以便使非晶化区域再结晶。再结晶是通过固相外延再生长(SPE)而进行的，其中发生了固相的转换，通过这种转换，非晶区域经由非晶与结晶区域之间界面处的原子传输与再组织，而转换成为一种晶体构造。再结晶可以朝向大致垂直于非晶区域的边界的方向进行。这样，每一个渐进再结晶区域的取向是根据再结晶所开始进行的结晶区域的取向而决定的。其结果，在基底的结晶部分与非晶部分之间界面处的结晶基底的取向，便决定了再结晶进行所遵循的结晶方向。
非晶硅区域的再结晶可能导致多种缺陷的形成。突起范围缺陷(PRD)与范围尾端缺陷(ERD)为在非晶硅的SPE再结晶期间，在基底的注入区域内所形成的缺陷(通常是位错环)。PRD出现在靠近最大注入离子浓度的区域，而ERD则出现在靠近注入后的非晶-结晶界面处。这类缺陷是由于非晶硅的垂直SPE再生长所造成的。PRD与ERD的位置与密度与注入离子时的能量与浓度有关。另一种与透过离子注入而变成非晶状态的硅的再生长有关的缺陷形态，是掩模边缘缺陷(MED)。MED缺陷通常出现在靠近再结晶区域的角落，在掩模边缘的下方，或接近掩模边缘处。在非晶区域的再结晶期间，MED的形成随晶格再生长的方向而定。在不同的晶格方向上，SPE再生长的速率是有所不同的，据信MED的形成是由垂直与侧向SPE再生长的再结晶前缘的突出所造成的。
图6与7中显示在经注入与回火处理的位线接触区内，掩模边缘缺陷形成的情形，其中离子注入是在具有一个利用诸如微影技术(图示者)或直接粒子束写入技术而界定的注入区域的基底110上进行的。注入的程序通常是垂直于基底110表面，朝方向112进行的，其形成了注入与非晶区114。如同图6中所显示的，注入区的形状类似于一种高斯分布(Gaussian distribution)，其最大注入浓度出现在区域114的最宽广部分内。在回火处理的期间，再结晶会由于沿着基底的结晶部分与非晶区域之间界面进行的固相外延(SPE)再生长而发生。再结晶是依层次而发生的，其每一层的再结晶方向是由再结晶发生的结晶区域的取向而决定的。这样，晶体生长的方向便由界面处结晶区域的取向而定。
如图7中所显示的，再结晶可以在许多方向上发生，包括垂直地沿着[001]方向，以及侧向地沿着[110]方向。再结晶通常是在基底内的结晶区与结晶区之间的界面处开始的，并以不同的速率朝向不同的方向发生。当朝向不同方向生长的晶体前缘互相交叉时，缺陷会产生出来，并定置(pinned)于晶体生长的前缘之间的交接处，如图7中的箭头113与115所标示的位置。当晶体的生长前进经过非晶区时，缺陷会累积下来，并沿着再结晶期间晶体生长前缘交叉处的平面而定置下来，在基底内造成了延伸展开的缺陷构造116，其通常会延伸接近表面结构111的边缘处。
利用控制基底内非晶区域的深度与形状，如图7中所显示的缺陷116的形成便可以减少。注入与再结晶程序的适当设计可以提供一种工艺过程，其可以有利于再结晶程序中的特定生长方向。在某些实施例中，需要再生长的方向主要朝向，或者限定于包括[100]，[111]，[211]，[311]与[511]等的方向。[100]与其他方向之间的角度可以计算或测量出来。就一个立方晶体而言，[100]与[111]方向之间的角度大约是54.7度。事实上已发现，就一片取向为[100]方向的基底而言，当再生长方向之间的角度大约在54.7度或更小时，便可以防止边缘缺陷的发生。[100]方向与[211]，[311]，以及[511]等方向之间的角度全都小于54.7度，其中[100]与[211]方向之间的角度约为35.3度，[100]与[311]方向之间的角度约为25.2度，而[100]与[511]方向之间的角度则约为15.8度。本发明开发出多种工艺，可以确保再结晶沿着其各个再结晶的方向与[100]方向之间形成小于或等于54.7度的晶图方向进行。
在某些实施例中，可将多晶硅或诸如硅氧化物等绝缘物质的一种材料的一个表面层形成于基底的表面上，使注入区局部地位于表面层内，局部地位于基底内。该层最好具有大致均匀的厚度。利用控制表面层的厚度，基底内的再结晶区的形状便可以得到控制。本发明的一要点在于提供一种方法，其可以决定表面层的最小厚度，以便确保晶体的再生长前缘可以根据使用者的选择，而以比符合于避免形成延伸开的缺陷结构的再生长平面间最大角度还要小的角度而交叉。这种方法在后面参考图8中所显示的附图进行说明。在方向124上垂直于大致平坦的基底表面122的离子注入轮廓线120，可以一高斯分布来加以描述，如图8所示。离子注入轮廓线120沿着方向124延伸入基底，并在被注入的基底内的中间深度处侧向地散开至最大宽度。注入离子的尖峰浓度的位置沿着一线126-126′而伸展，其大致接近于或处于轮廓线120的最大宽度部分。此二维空间的轮廓线可以利用一突起范围Rp，沿着X方向的一突起标准差ΔRp，以及沿着Y方向的一突起标准差ΔY而描述其特性。这些距离代表着离子注入程序的特性，并会受特定离子，基底，注入离子的能量与离子能量的变动范围影响。据信非晶区的轮廓线具有与注入浓度特性曲线相同的大致形状，其中非晶区的大小由一临界能量决定。
为了控制非晶区，以便在再结晶时，再生长会朝向防止边缘缺陷形成的方向而发生，注入的程序可以穿透如图9中所显示的，实质上均匀厚度的表面层128而进行，其一部分的注入分布130位于表面层128之内，而一部分的注入分布130则位于基底132内。表面层可以采用多种材料制作，诸如，多晶硅，诸如耐火金属或金属硅化物的其他导体，硅氧化物与各种玻璃的组成物等。当本发明应用于位线接触区时，最好是表面层为诸如多晶硅的导体，诸如钛，钨，钽的耐火金属，或耐火金属的金属硅化物等。利用这种方式，在形成其余的位线接触之前，便不需除去表面层。本发明已观察到就某些实施例而言，当再生长方向之间的交叉为54.7度或更小时，边缘缺陷的形成情况可以降至最低。为了决定所需要的表面层厚度t，注入轮廓线的空间分布被假定为大约是一种椭圆形的构形。在θ＝54.7度时，椭圆的半径所形成的直角三角形，表面层128的底与注入分布130的边缘可用来决定形成于基底132上的表面层128的厚度t。如图10中所显示的，θ＝54.7度时椭圆的半径d利用下式决定：
d＝[(ΔYsinθ)2+(ΔRp cosθ)2]0.5                 (1)
其中ΔY为沿着y方向的突起标准差，而ΔRp则为沿着x方向的突起标准差。此外：
t-Rp＝d cosθ                                     (2)
其中Rp为注入深度的突起范围，再解下式以求厚度t：
t＝dcosθ+Rp。                                   (3)
在上式中将半径d代入可得：
t＝Rp+cosθ[[(ΔYsinθ)2+(ΔRpcosθ)2]0.5]。    (4)
当θ＝54.7度时：
t＝Rp+0.578[[(ΔY)2(0.666)+(ΔRp)2(0.334)]0.5]。  (5)
Rp，ΔY与ΔRp由注入时所使用的能量而定。某些元素的结果列于表1中。就具有各种离子注入能量的一个数目的离子样本而言，最小表面层厚度t是计算出来的，其值列于表1中。
                  表1
  能量    (KeV)    20     40    60       80
          Rp(A)    150    262As      ΔRp     56     96ΔY      41     69t        177    308    368      473133      16996       121431      553
          Rp       658    1277B       ΔRp     270    423ΔY      290    483t        822    1545    1847     2380526      605638      7612195     2792
          Rp       253    488p       ΔRp     114    201ΔY      94     175t        311    594    729      974288      367249      323881      1170
          Rp       130    220Sb      ΔRp     39     68ΔY      30     49t        149    252    299      37592       11566       82343      430
表1中列出了在20，40，60与80 KeV能量下将As，B，P与Sb离子注入一硅基底时，以埃(A，angstrom)计算的表面层厚度t的Rp，ΔY与ΔRp的公布数值与计算数值。
可以理解，虽然表1中所列厚度t是为避免形成延伸展开的缺陷构造所需的最小值，但t时常为一种最佳厚度值。由于正常程序的变化，时常会出现表面层厚度的变动。在大部分情况下，表面层厚度t会有大约10％或更低的变动范围。就一个给定的注入能量而言，当表面层的厚度t变大时，注入至基底内的总剂量变得较小，并对接触区的导电性具有较小的影响。因此，若可能的话，通常需要将表面层的厚度维持在一个小数值上，虽然就整体的元件性能而言，这不是一个敏感的因素。
如表1所示，例如，就使用As在20 KeV的能量下进行注入的例子而言，图10中表面层128的厚度应至少为177埃。当使用厚度为至少177埃的表面层时，由于[100]方向与结晶再生长方向之间的角度为54.7度或更小，掩模边缘缺陷的形成情形便能够减少。其结果所形成非晶区的形状可以控制再生长的方向，以便因为垂直与侧向SPE再生长之间的交互作用而形成的，包括MED缺陷的情形能降至最低。本发明的其他实施例可以提供不同的θ数值，比如说，随基底的取向与/或晶体构造而定。
本发明的实施例可以使用多种基底表面与表面层的表面形态。例如，一种基底可在初始时由其表面的一个下陷部分构成。另外，具有大致平坦表面的基底也可在工艺步骤中去除部分材料以便形成一个下陷部分。例如，如同图11所显示的，一基底130可以具有下陷部分136，以便得到其形状与下陷部分136相似的一个界面的一注入区域134。显示于图11中的注入区域134，由于再结晶期间再生长前缘的几何形状之故，可以导致某些优点。基底130的非晶注入区134与结晶区之间的角度，可以利用控制下陷部分136的曲率而加以改变。利用控制曲率，可以将再结晶期间垂直与侧向SPE再生长之间的交互作用减至最低。本发明的某些实施例具有延伸于基底的初始平坦表面之下的一个下陷部分，该下陷部分由向内倾斜的侧壁区137与更为平坦的中央区域139所界定，如图11所示。
基底130内的下陷部分136可以，例如，在向着传输FET的现有源/漏极区域的位线接触窗已形成的情况下，利用执行一次各向同性蚀刻步骤而形成。在某些优选实施例中，下陷部分在沿其长度方向上的最少一个部分上可为凹陷的形状，且在沿其长度方向上可以为完全弯曲的形状，或者在中央可以具有大致平坦的区域，但在两端则弯曲。根据所使用的蚀刻液，实质上具有凹陷形状的表面，则可以有较平坦或更为弯曲的外观。所形成的下陷部分可以下切(undercut)延伸于位线接触上方的绝缘层的侧壁。在某些实施例中，一个目标是避免陡峭的表面角。在蚀刻步骤完成之后，注入的程序便可以进行，以便形成注入区134。注入区134具有与基底的其余部分形成的界面，其在几何构形上与弯曲表面136相似，并可在侧向与垂直固相外延再生长区域之间造成最小缺陷的定置交互作用。其结果，缺陷形成的情况减少了。
为了进一步控制一注入区的形状与/或深度，在注入之前，一表面层146可以定置于基底140的一个大致凹陷表面142的顶上，如图12所示的情形。若根据另外的方式，与图7相似的一种元件可以具有大致平坦的一个基底表面152，其上方则有具大致凹陷形状的表面层156，如图13中所示。这种弯曲的表面层156可以利用，诸如，在基底上沉积大致平坦的一表面层，并再使用各向同性蚀刻液将表面层的一部分蚀刻除去。后续的注入程序便会在基底150中造成一个注入区域154，其在非晶注入区154与结晶基底150之间的界面以与表面层156的曲率相似的方式弯曲。
图14显示根据本发明的实施例而制作的一DRAM实施例。图中所显示的DRAM单元是在一P型基底50上制作的，并包括场氧化物区52，以便与邻接的存储单元隔绝开。多晶硅栅电极56则被形成于栅氧化物层54上。轻掺杂的源/漏极区68，70与72形成于多晶硅栅电极56的两侧，以界定出传输FET的通道区。传输FET的共通源/漏极区70，作为图中所示两个传输FET的位线接触。经掺杂的源/漏极区68，70与72可再在一个两步骤的工艺过程中制作出来，首先以相对较低程度的掺杂物质注入开始，其可与多晶硅栅电极56自动对准。接着再利用首先在元件上沉积一层CVD氧化物，接着再对氧化物层进行各向异性回蚀，以便将源/漏极区68，70与72上的基底暴露出来，以使侧壁间隔氧化物区64形成在邻接于栅电极处。接着第二次的较高浓度离子注入程序可以在与间隔氧化物区64自动对准的方式下，针对源/漏极区68，70与72进行。在栅电极56形成时，将不同栅电极连接起来的连接线60也在场氧化区52上同时形成。同样地，在侧壁氧化物间隔构造64形成时，侧壁氧化物间隔构造66也沿着连接线60形成。
在传输FET形成之后，便可以形成储存电容与位线接触。根据本发明的实施例，对源/漏极区表面使用诸如微影与各向异性蚀刻的技术，可以透过元件而打开一位线接触窗，以便透过接触窗80而暴露出源/漏极区70。接着一表面层82可以沉积在源/漏极区70的表面上，且透过此层进行一次注入的步骤，以便进一步地增强位线接触的导电性。表面层的厚度会与所希望限制再生长方向的程度有关，并可利用前述的式(1)-(5)来决定厚度值。之后再进行一至多次的回火处理步骤，以便活化注入的离子，并使非晶区域再结晶。作为绝缘层使用的表面层82，在位线接触84在接触窗80中形成之前，最好先去除。在导电性的材料被使用来形成表面82的其他实施例中，最好应将该材料保留在其原位上，以便减低工艺步骤的次数。位线接触84(见图15)可由一或多层溅射或以CVD法沉积而形成于接触窗80内以及元件的部分表面上的金属构成。
在另一实施例中，可以形成与图14相似的一种DRAM构造，其表面86具有弯曲的表面形态，透过此表面可以进行注入的程序，以便控制注入区的形状。这种构造可以利用首先使用掩模，并利用各向异性蚀刻液将接触窗80的一部分腐蚀形成。在进行各向异性蚀刻步骤之后，接触窗80的底部便会拥有相对较平坦的表面。接着便可以执行另一次蚀刻步骤，使用诸如由SF6获得的等离子体的各向同性蚀刻剂，以便形成弯曲的表面86，如图16所示。利用透过弯曲表面86进行注入，注入区可以如同期望地具有相似的弯曲边界，以便在进行回火处理之后，沿着可使边缘缺陷的形成达到最小程度的方向而发生再结晶。
图14中的DRAM可以具有一表面层，透过此层可以进行注入的程序，与图12中所显示的表面层146相似。这种弯曲的表面层可以利用，例如，对表面进行与针对图16所作描述相似的蚀刻，并再在弯曲的表面上沉积表面层而获得。这种表面层所需要的最小厚度可以利用前述式(1)-(5)而决定。同样地，DRAM的基底也可以具有大致平坦的表面，并拥有与图13中的表面层156相似的一层弯曲表面层。应当指出，进行各种工艺步骤的实施例，其包括，例如，基底表面与表面层所需要的多重蚀刻步骤，由于其额外复杂性并且其进行需要较多时间，所以并不是最好的方式。
虽然本发明针对图14至16中的DRAM构造进行了防止缺陷形成的方法的说明，但这里所描述的方法仍能适用于其他的构造与工艺步骤。例如，本发明的实施例也可以应用于有掩模或无掩模(直接离子束注入)的注入程序，因为利用无掩模注入程序所造成的注入区，其所获得的表面形态可以与利用现有的使用了掩模的注入程序所获得的注入区的表面形态相同。此外，虽然本发明已参考某些较佳实施例进行了描述，但应当理解，本发明的范围并未限定在这些特定的实施例上。相反，本发明的范畴应由后附权利要求来限定。

Claims (27)

1.一种在半导体基底上进行离子注入的方法，其步骤包括：
决定离子注入可以进行所需要的均匀表面层的厚度，以将缺陷的形成减至最少；
提供具有所需要表面层厚度的一表面层；与
经由表面层将离子注入基底内。
2.如权利要求1所述的方法，其步骤还包括：
对基底提供一个具有凹陷形状的表面区域；
对表面层提供一个具有凹陷形状的表面部分；与
经由凹陷形表面部分与凹陷表面区域将离子注入基底内。
3.如权利要求1所述的方法，其中基底包括有硅，且经注入离子所穿透的基底表面为一(100)晶面。
4.如权利要求1所述的方法，其步骤还包括提供一传导材料作为表面层。
5.一种在半导体基底上进行离子注入的方法，其步骤包括：
在基底的至少部分表面上形成一第一表面层，其中第一表面层的厚度最小约比一t厚度值小10％，该t值是根据下列步骤而决定的
在晶格再生长方向之间选择一所需角度θ；
决定离子注入于基底的距离Rp的一个突起范围；
决定沿着一第一轴线方向的突起标准差ΔRp；
决定沿着一第二轴线方向的突起标准差ΔY；与
解下列的方程式以求得t：
t＝Rp+cosθ[[(ΔYsinθ)2+(ΔRp cosθ)2]0.5]；
经由第一表面层将离子注入基底内；与
对基底进行回火处理。
6.如权利要求5所述的方法，其中第一表面层的厚度在t值的10％以内。
7.如权利要求5所述的方法，其中第一表面层的厚度大约为t值。
8.如权利要求5所述的方法，其步骤还包含：
对基底提供一个具有凹陷形状的表面区域；
对表面层提供一个具有凹陷形状的表面部分；与
经由凹陷表面部分与凹陷形表面区域将离子注入基底内。
9.如权利要求5所述的方法，其步骤还包括提供一传导材料作为表面层。
10.如权利要求5所述的方法，其步骤还包括：
在基底中提供一第一下陷部分；与
经由第一下陷部分将离子注入基底内。
11.如权利要求10所述的方法，其步骤还包括：
在表面层上提供一第二下陷部分；与
经由第二下陷部分将离子注入基底内。
12.如权利要求10所述的方法，其中第一下陷部分之中包括一平坦部分。
13.一种形成连接至一源极/漏极区的位线接触的方法，其步骤包括：
提供一基底，其内具有一源极/漏极区；
在基底中提供一下陷部分；
经由下陷部分将离子注入源极/漏极区；与
形成一位线，其与源极/漏极区接触。
14.如权利要求13所述的方法，其步骤还包含在将离子经由下陷部分注入源极/漏极区之后施行回火处理。
15.如权利要求13所述的方法，其中基底的表面垂直于[100]晶格方向。
16.如权利要求13所述的方法，其中下陷部分是利用对基底的至少一部分以一各向同性蚀刻液进行蚀刻而形成的。
17.如权利要求13所述的方法，其步骤还包括：
在基底的下陷部分之上提供一表面层；与
经由表面层将离子注入源极/漏极区。
18.如权利要求17所述的方法，其还包括将表面层由基底上除去，之后再对源极/漏极区进行回火处理的步骤。
19.如权利要求17所述的方法，其还包括对源极/漏极区进行回火处理，之后再将表面层由基底上除去的步骤。
20.一种在半导体基底上进行离子注入的方法，其步骤包括：
提供具有一表面的一基底；
由该表面上去除材料以界定一第一区域；
经由第一区域将离子注入基底；与
对基底进行回火处理。
21.如权利要求20所述的方法，其中第一区域具有凹陷的形状。
22.如权利要求20所述的方法，其中由该表面上去除材料以界定一第一区域的步骤包括形成一下陷部分，其具有侧壁部分以及侧壁部分之间的一中心部分。
23.如权利要求22所述的方法，还包括形成下陷部分的额外步骤以使该中心部分的形状比侧壁部分的形状平坦。
24.如权利要求20所述的方法，还包括在第一区域内提供一表面层的额外步骤，该表面层在第一区域的范围内具有均匀的厚度。
25.如权利要求24所述的方法，其中表面层的厚度由下列步骤决定：
在再结晶方向之间选择一所需角度θ；
决定离子注入于基底的距离Rp的一个突起范围；
决定沿着一第一轴线方向的突起标准差ΔRp；
决定沿着一第二轴线方向的突起标准差ΔY；与
解下列方程式以求得表面层的厚度t：
t＝Rp+cosθ[[(ΔYsinθ)2+(ΔRp cosθ)2]0.5]。
26.如权利要求20所述的方法，其还包括下列步骤：
在经由第一区域将离子注入基底之前先在第一区域上提供一表面层；与
经由表面层与第一区域将离子注入基底内。
27.如权利要求26所述的方法，其还包括将材料由表面层中去除的步骤。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6403454B1 (en) * 1999-10-29 2002-06-11 Agere Systems Guardian Corp. Silicon semiconductor devices with δ-doped layers
US7429775B1 (en) 2005-03-31 2008-09-30 Xilinx, Inc. Method of fabricating strain-silicon CMOS
US7423283B1 (en) 2005-06-07 2008-09-09 Xilinx, Inc. Strain-silicon CMOS using etch-stop layer and method of manufacture
US7655991B1 (en) * 2005-09-08 2010-02-02 Xilinx, Inc. CMOS device with stressed sidewall spacers
US7936006B1 (en) 2005-10-06 2011-05-03 Xilinx, Inc. Semiconductor device with backfilled isolation

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1332931A (en) * 1970-01-15 1973-10-10 Mullard Ltd Methods of manufacturing a semiconductor device
GB1485269A (en) * 1974-06-26 1977-09-08 Labaz Pharmaceutical compositions containing acetic acid derivatives
JPS6041458B2 (ja) * 1975-04-21 1985-09-17 ソニー株式会社 半導体装置の製造方法
US4044452A (en) * 1976-10-06 1977-08-30 International Business Machines Corporation Process for making field effect and bipolar transistors on the same semiconductor chip
GB2115609B (en) * 1982-02-25 1986-04-30 Raytheon Co Semiconductor structure manufacturing method
JPS5935425A (ja) * 1982-08-23 1984-02-27 Toshiba Corp 半導体装置の製造方法
JPS60223165A (ja) * 1984-04-19 1985-11-07 Toshiba Corp 半導体装置の製造方法
NL8502765A (nl) * 1985-10-10 1987-05-04 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US4748103A (en) * 1986-03-21 1988-05-31 Advanced Power Technology Mask-surrogate semiconductor process employing dopant protective region
JPS62245675A (ja) * 1986-04-18 1987-10-26 Citizen Watch Co Ltd Ｌｄｄ型ｍｏｓトランジスタとその製造方法
US4968634A (en) * 1988-05-20 1990-11-06 Siemens Aktiengesellschaft Fabrication process for photodiodes responsive to blue light
US5217924A (en) * 1989-05-12 1993-06-08 Texas Instruments Incorporated Method for forming shallow junctions with a low resistivity silicide layer
JPH03190221A (ja) * 1989-12-20 1991-08-20 Fujitsu Ltd 半導体装置の製造方法
JPH04155830A (ja) * 1990-10-18 1992-05-28 Sharp Corp 半導体装置の製造方法
DE4306565C2 (de) * 1993-03-03 1995-09-28 Telefunken Microelectron Verfahren zur Herstellung eines blauempfindlichen Photodetektors
JPH07245397A (ja) * 1994-03-07 1995-09-19 Oki Electric Ind Co Ltd 半導体装置の製造方法
US5576230A (en) * 1994-09-02 1996-11-19 Texas Instruments Incorporated Method of fabrication of a semiconductor device having a tapered implanted region
US5523244A (en) * 1994-12-19 1996-06-04 Hughes Aircraft Company Transistor fabrication method using dielectric protection layers to eliminate emitter defects
US5498556A (en) * 1995-01-10 1996-03-12 United Microelectronics Corp. Metal-oxide-semiconductor field-effect transistor and its method of fabrication
US5482876A (en) * 1995-05-25 1996-01-09 United Microelectronics Corporation Field effect transistor without spacer mask edge defects
GB9512089D0 (en) * 1995-06-14 1995-08-09 Evans Jonathan L Semiconductor device fabrication
US5552331A (en) * 1995-07-11 1996-09-03 Advanced Micro Devices, Inc. Process for self-aligned source for high density memory
JPH0964355A (ja) * 1995-08-25 1997-03-07 Oki Electric Ind Co Ltd 半導体素子の製造方法

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