CN1199356C - 用于管线模拟至数字转换器的数字逻辑修正电路 - Google Patents

用于管线模拟至数字转换器的数字逻辑修正电路 Download PDF

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Abstract

一个数字逻辑修正(DLC)电路(68)，该数字逻辑修正(DLC)电路(68)可以应用在管线(pipeline)模拟至数字(A/D)的转换器(60)，而管线(pipeline)模拟至数字(A/D)的转换器(60)在结构上有多重的级，每一级都会产生至少一对的数字输出，而从这些数字输出，可以得到某一个模拟输入信号的数字表示法。DLC电路(68)包含有一个加法器(176)，而该加法器(176)有多重的输入端和输出端。DLC电路(68)有许多的数字延迟单元群，而每一数字延迟单元群包含至少一个数字延迟器(170)、数字延迟单元群的一个输入端(172)用来接收相对的数字输出位，而数字延迟单元群的一个输出端(174)用来提供一个到其个别对应加法器输入端的延迟数字输出位。DLC电路(68)有一个时序产生器(70)，而该时序产生器(70)可以产生时序信号给DLC电路(68)，以使每一个数字延迟单元群的输出信号在数据有效期间到达加法器输入端变得同步。在以上的装置中，有一个主要时序信号加在每一相隔级的数字延迟单元群上，而次要时序信号加在其余的数字延迟单元群上，主要时序信号和次要时序信号所施加的时间点是要有效地延迟每一个级上的数字输出位，而此延迟的动作是透过个别所属的数字延迟单元群而达成，延迟之后会使得数字输出位数据有效期间到达加法器的输入端，因此加法器((176)会在其输出端产生代表模拟输入信号的数字表示式。

Description

用于管线模拟至数字转换器的数字逻辑修正电路
技术领域
广义来说，本发明涉及管线(pipeline)模拟至数字(A/D)的转换器，尤其涉及用于管线模拟至数字(A/D)转换器的数字逻辑修正电路，也就是减少内部位移寄存器(shift register)数目的数字逻辑修正电路。
背景技术
对于模拟至数字(A/D)的转换器而言，一直都有需要一种可以准确地将模拟电压信号转换成相对应的数字表示的模拟至数字转换器。同时也需要更快而消耗更少的电源，而且在集成电路芯片上占用更小面积的A/D转换器。
图1表示一个传统管线模拟至数字(A/D)的转换器10。该A/D转换器10将一个模拟电子输入信号(VIN)转换成该模拟信号的数字表示式(DOUT)。所表示的例子是一个4-位的A/D转换器，但可以认知的是，也有可能实现一种更多或者更少的分辨率转换器，即建置有增加的、或减少的转换级。因此之故，A/D转换器的分辨率有时候用N-位A/D转换器来表示，这里N代表数字输出位的数目。A/D转换器10在启始级上，有一个模拟信号输入12。该启始级是一个取样和保持的放大器(sample-and-hold amplifier，SHA)14。该取样和保持的放大器SHA 14会将模拟输入信号做取样，而保持该取样的电压，Vs/h，而该被保持的电压在SHA的输出位置16，会做为管线模拟至数字(A/D)的转换器10的第二级输入信号。在SHA 14之后的级别是一个乘积数字至模拟转换器(multiplying digital to analog converter，MDAC)18。MDAC 18之级的目的是加在管线上，以便增加输出位的数目。
接着参照图2，其中的每一个MDAC 18有一个模拟输入20以及一个模拟输出22。每一个MDAC 18功能是将施之于MDAC上模拟输入端30的输入信号，VI，从模拟转换成数字信号。每一个MDAC 18同时也计算放大的残余信号Vres为何，该残余信号是下一级电路的输出信号，位于模拟输出端22。MDAC 18之级的数目系由模拟至数字(A/D)的转换器10所需要的分辨率来决定，亦即是N值。而MDAC 18之级的数目等于N减去2。如例所示，分辨率是4位，因此有两个MDAC18之级，分别以MDAC1(参考数字为24)和MDAC2(参考数字为26表示)。SHA输出端16系连接至MDAC1的输入端20，而MDAC1的输出端22系连接至MDAC2的输入端20。因此之故，不同于MDAC1所接收到的Vs./h，每一个MDAC 20的输入信号VI是前一级MDAC 18的Vres，因此在这里它也可以由Vresm表示，此处m代表产生输出信号的MDAC 18。例子中的MDAC2代表最后的MDAC 18，而该最后的MDAC18上的模拟输出22系连接到最后级30的输入端28之上。关于最后级30会以更详细的方式说明，而最后级30没有模拟输出。
每一个MDAC 18和最终之级有两个数字输出端32和34，它们的作用的提供一位作为解析之用，而另一位作为错误修正之用，这些位通常以b1和b0的方式引用，或者对一个特定的MDAC 18而说，它们会被标示成bm1和bm0，此处m代表产生输出信号的MDAC 18或者是最后级30。应该注意的是，MDAC1所产生的b11和b10会有某些程度上的误差，同样的，MDAC2所产生的b21和b20也会有某些程度上的误差。参照图4，图中所示的最后级30的4-位A/D转换器10产生b31和b30，其中b30是最低有效位(the least significant bit，LSB)，而b31是用来修正MDAC2所产生的错误。其修正的方法是利用其与b31和b20的相加。如图所示，b21加到b10上可以更正MDAC1所产生的错误。因此通常而言，bm1是用来更正MDACm-1所产生的错差。
仍然参照图1和图2，每一个MDAC 18上有一个1.5位的模拟至数字转换器(ADC)36，这些模拟至数字转换器的作用是从VI产生b1和b0。表1是根据MDAC 18上VI的范围而定义出的b1和b0。应当注意的是，±Vr代表ADC 36的全域范围。
               表1
  输入电压范围(VI)     b1     b0
  VI＜-Vr/4     0     0
  -Vr/4＜VI＜+Vr/4     0     1
  VI＞+Vr/4     1     0
一旦b1和b0由ADC 36所产生，它们成为在输出端32和34的输出信号，而且也成为输入到1.5位的数字至模拟转换器(DAC)38的输入信号。数字至模拟转换器(DAC)38将b1和b0转换成一个模拟信号，或者以VDAC来表示，而它会在计算Vres时使用到。表2是根据MDAC 18上b1和b0的数值而定样出VDAC的数值。
            表2
    b1     b0     VADC
    0     0     -Vr/2
    0     1     0
    1     0     +Vr/2
借着加法器40从VI减去VADC，MDAC 18产生出Vres，同时用增益为2倍的放大器42将加法器所得之总和放大。再参考图3，其显示MDAC 18的特性。图3表示VI和Vres的变化图，同时显示b1和b0在VI范围内的数值。
最后级30是一个二位模拟至数字转换器(ADC)，其目的是将最后级的输入电压，VI，转换成一个二位的数字数值。因此之故，类似于之前许多的MDAC 18，最后级有两个数字输出端32、34，分别对应到b1和b0。在最后级上第二数字输出端34的b0，代表A/D转换器10上数字输出端的最低有效位。另外一种方法是将最后级30和一个在输出端22上没有与任何其它电路级串接的MDAC 18一起建构。表3是对二位最后级30的VI所定义b1和b0的数值。
                    表3
  输入电压范围(VI)     b1     b0
  VI＜-Vr·3/4     0     0
  -Vr·3/4＜VI＜-Vr/4     0     1
  -Vr/4＜VI＜+Vr/4     1     0
  VI＞+Vr/4     1     1
MDACs 18和最后级30上的数字输出变成输入至一个数字逻辑修正电路44的输入信号。数字逻辑修正电路44会产生A/D转换器10的数字输出信号，DOUT。数字输出是一序列的位，或者以DN-1到D0来表示。如图例所示，N是4位。因此，其数字输出是D3、D2、D1和D0，其中D3是最高有效位(the most significant bit，MSB)，而D0是最低有效位(LSB)。在MADCs 18和最后级30中1.5位ADC 36上的不正确临限值会造成错差，而这错差可以被数字逻辑修正电路44修正。只要个别的临限值的偏差从理想值起算，不超过Vr/4，那么该项错差就可以藉由和每一级的位移数字输出相加，而得到修正。
图4显示上述数字逻辑修正电路44的位移操作过程。注意S是A/D转换器10上不包含SHA 14以及最后级30的级数，易言之，S是管线A/D转换器10内MADCs 18的数目。
图5是在图1中所表示的4-位A/D转换器10的特性图，这里是在MADCs 18的1.5位ADC 36和最后级30的2位ADC的临限值的偏差未超过Vr/4的条件下的结果。应当注意的是，±VR代表A/D转换器10的全域范围。另外也应当注意的是，一个零伏特的模拟输入电压系定义在中间的数字信号1000上。然而，如果最后级30的2位ADC的临限值是+Vr·3/4、+Vr/4和-Vr/4，而非如表3中所显示的临限值，那么在图5上的A/D转换曲线就会将向右移动一个LSB，形成零伏特的模拟输入电压，也就是它的定义是在数字信号0111的中心位置。
参考图2及图13，我们将讨论A/D转换器10的时间问题。A/D转换器10上有一个偏压与参考电压产生器(图中未显示)，和一个时序产生器(图中未显示)。偏压与参考电压产生器会产生适当的偏压电流和电压参考值，这些偏压电流和电压参考值会被A/D转换器10中的不同串接级使用。时序产生器会产生一个二相位的非重叠时序信号，这些个别的时序信号在这里系以CLK1和CLK2的方式来引用。该两个时序脉冲信号的波形，即CLK1和CLK2的波形系显示在图13的上半部。以有效值来说，CLK1有50％的工作周期，而CLK2也有50％的工作周期，但CLK2落后CLK1180°。
如图2所示，一个SHA 14的取样时序输入信号SA和一个MDAC1上放大器42的保持时序输入信号H加到CLK1上，而一个SHA 14的保持时序输入信号H，一个MDAC1上ADC 36的闩锁(latch)时序输入信号L，和一个MDAC1上放大器42的取样时序输入信号SA加到CLK2上。如图13所示，同样的时序信号也用在MDAC2上，但这里的时序信号系交替发生。更精确地说，加到CLK1上的是MDAC2上ADC 36的闩锁时序输入信号L和MDAC2上放大器42的取样时序输入信号SA，而加到CLK2上的是MDAC2上放大器42的保持时序输入信号H。如果有额外的MDAC 18串接级，即使A/D转换器10有更高分辨率的额外串接级，那么第三级和其后的MADCs 18就会轮流以CLK1和CLK2用在取样/闩锁的操作上，也用在保持的操作上，因此的MDAC 18的取样/闩锁和之前MDAC 18的保持重叠在一起。加到CLK2上的是最后级30的一个闩锁时序输入信号。应当注意的，最后级30上没有取样和/或者保持的操作，这是因为最后级30没有产生残余输出的缘故。
在图13的下半部所显示的，即是SHA级14、MDAC1、MDAC2和最后级30的取样、保持和闩锁的操作过程。时序图内的不同阴影部份代表管线转换过程，即一系列的两个模拟输入信号样本通过做为样本管线的所有分级时的管线转换过程。SHA 14在时序CLK1内对模拟输入信号VIN取样，而在时序CLK2内进行保持的操作。MDAC1在时序CLK2内对Vs./h进行取样。MADC1的ADC 36的运作是在CLK2的脉冲时间内，而且最好是在CLK2的下降边缘之际将数字输出信号进行闩锁动作，此举会给Vs./h足够的时间回复到对应成N位准确度的模拟电压值。因此之故，SHA 14的容忍度是相当于一个LSB的模拟电压值。MDAC1会在时序CLK1内产生残余输出Vres1，而此残余输出也会在此时序内被保持。MDAC2在时序CLK1内对Vres1进行取样，而在CLK1的结束的地方对将其数字输出信号进行闩锁，或者在CLK1的下降边缘之际将数字输出信号进行闩锁，因此给Vres足够的时间回复到对应成N-1位准确度的模拟电压值。MDAC2会在时序CLK2内产生残余输出Vres2，而此残余输出也会在此时序内被保持。最后级30在CLK2的结束的地方对将其数字输出信号进行闩锁，或者在CLK2的下降边缘之际将数字输出信号进行闩锁，因此给Vres2足够的时间回复到对应成N-2位准确度的模拟电压值。
对照图14，图中所示的是传统的数字逻辑修正(DLC)电路44。一个N-位管线模拟至数字(A/D)转换器的传统的数字逻辑修正(DLC)电路44有一序列的延迟器，或者是位移寄存器，它们的功能是延迟每一个MDAC级18和最后级66的数字输出，以致于它们的个别输出可以相加，就如图4所示。每一延迟是由一个数字输入164和一个数字输出166所引发。应当注意的，为了比较简化而容易明了的缘故，图14中的DLC电路44显示了每一个数字输出级的多个数字输出(标示成bm1和bm0)，这些多个数字输出然后馈入一系列的延迟器160。但是，在真实的线路中，对每一级的每一个数字输出，单独的系列延迟器160是必须的。每一个A/D转换器10的数字输出的数目在这里因此以每级的B-位来表示。A/D转换器10的每一级有B个数字输出，而传统的N-位管线A/D转换器10上的DLC电路44需要的延迟器数目可以用下面的方程式计算出。
延迟器数目＝B(1+2+...+N)＝B(N+1)*N/2
每一个延迟是由一个时序输入168和一个重置(reset)输入(未于图中显示)所引发。同样的时序信号也应用在DLC线路44内的每一个延迟器160的时序输入168上。但是，如图14所示，对任何一个特定的A/D转换器10串接级而言，每一相隔的延迟器160都有一个反转的时序输入168。因此，在一个时序周期内，每一个A/D转换器10串接级的数字数据输出都会被延迟两次。图14所显示的是一个10-位A/D转换器10，因此MDAC1的数字输出总共被延迟了9次，或者说是4.5个时序周期。在每一级的数字输出被延迟之后，这些数字输出会被加法器162将其相加起来，这部份已在前面述及，如图4所示。加法器162所输出的是模拟输入信号的数字表式形式，即DOUT。举例中的10-位A/D转换器10总共需要90个延迟器160。
对于传统的管线A/D转换器，如果希望有更多的信息，可以参考文献：Stephen H.Lewis et al.，”A Pipelined 5-Msample/s 9-bitAnalog-to-Digital Converter，”IEEE J.Solid-State Circuits，vol.Sc-22，no.6，pages 954-961，December 1987；Stephen H.Lewis et al.”A 10-b20-Msample/s Analog-to-Digital Converter，”IEEE J.Solid-State Circuits，vol.27，no.3，pages 351-358，March 1992；Thomas B.Cho et al.，”A 10b，20 Msample/s，35mW Pipeline A/D Converter，”IEEE J.Solid-StateCircuits，vol.30，no.3，pages 166-172，March 1995；KrishnaswamyNagaraj et al.，“A 250-mW，8-b，52-Msample/s Parallel-Pipelined A/DConverter with Reduced Number of Amplifiers，”IEEE J.Solid-StateCircuits，vol.32，no.3，pages 312-320，March 1997；以及Yuh-Min Lin et.al.，“A 13-b 2.5-MHZ self-Calibrated Pipelined A/D Converter in 3-μmCMOS，”IEEE J.Solid-State Circuits，vol.26，no.4，pages 628-636，April1991。
发明内容
本发明系提供一种给管线模拟至数字(A/D)转换器使用的数字逻辑修正(DLC)电路，此处的A/D转换器有许多的串接级，而每一级都可以产生至少一对的数字输出位，根据这些数字输出位，可以获致模拟输入信号的数字表示法。DLC电路有一个加法器，而加法器有许多的输入和一个输出。DLC电路也有许多的数字延迟器集合，每一个数字延迟器集合至少包含一个数字延迟器，数字延迟器中的一个输入会接收一个对应的数字输出位，而数字延迟器中的一个输出可以提供对个延迟数字输出位到其个别所属的加法器的输入端。DLC电路有一个时序产生器，该时序产生器的作用的提供时序信号给DLC电路，以便在一个数据有效期间，使每一个数字延迟器集合的输出到达加法器的输入端时达到同步的目的。每一个相隔的串接级都有一个主时序信号加到数字延迟器集合上，而次时序信号则加到其它剩余的数字延迟器集合上。主时序信号和次时序信号加入的时机之所以有效地延迟每一级的数字输出位，是在数据有效期间，藉由每一个别的数字延迟器集合将数字输出位导至加法器的输入端，因此该加法器会在其输出端产生该模拟输入信号的数字表示式。
附图说明
本发明的本身和其较佳的使用状态，以及其更进一步的目的和优点等，将会参考以下实施例的详细说明，并配合附图，以便获得最佳方式的了解。这些附图包括：
图1是一个传统的4-位管线模拟至数字(A/D)转换器的方块图。
图2是一个传统的乘积数字至模拟转换器(MDAC)的方块图，代表传统A/D换转器中的某一级。
图3是展示于图2中的MDAC的特性图。
图4是用来描述传统A/D换转器中数字错误修正电路的位移操作过程。
图5是展示于图1中A/D换转器的特性图。
图6是根据本发明之一特点的10-位管线A/D换转器的的方块图。
图7是根据展示于图6中的A/D换转器，其中有关于一个取样和保持的放大器(sample-and-hold amplifier，SHA)之级和第一个乘积数字至模拟转换器(multiplying digital to analog converter，MDAC)的方块图。
图8是根据展示于图6的A/D换转器的SHA电路图。
图9是根据展示于图6的A/D换转器的第一个MDAC的残余信号放大器部份的线路图。
图10是根据展示于图6的A/D换转器的第二个MDAC和最后的级的方块图。
图11是应用于图6的A/D换转器的一个4-位管线A/D换转器的时序图。
图12是一个模拟前端线路的方块图，而此模拟前端线路中有如图6的A/D换转器。
图13是展示于图1的A/D换转器的传统时序图。
图14是一个传统数字逻辑修正(DLC)线路的方块图。
图15是根据本发明的10-位管线A/D换转器的一个数字逻辑修正(DLC)线路的方块图。
图16是根据本发明的4-位管线A/D换转器的一个数字逻辑修正(DLC)线路的方块图。
图17是一个4-位管线A/D换转器的时序图，而此4-位管线A/D换转器中有如图16的DLC线路。
具体实施方式
在下即将阐述的说明中，相同的组件均会给予相同的参考数字，这些数字不会因为组件在本发明的不同实施中而所有不同。为了更清楚和简单起见，在阐述本发明时，所用的图标内容未必都是按照一定的比例绘制，而且某些特定的功能也会以图标的方式表达出来。
参照图6，其中显示的是一个根据本发明而建构的模拟至数字(A/D)转换器60。此A/D换转器60将一个模拟电性输入信号(VIN)转换成一个模拟信号(DOUT)的数字表示式。所表示的例子是一个10-位的A/D转换器，但可以认知的是，也可实现一种更多或者更少的分辨率转换器，即建置有增加的、或减少的转换级。因此之故，A/D转换器的分辨率有时后用N-位A/D转换器来表示，这里N代表数字输出位的数目。这里所显示的例子A/D换转器60有40MHZ的取样频率。也可使用诸如25-250MHZ等其它的取样频率。
类似于图1的A/D换转器10，A/D换转器60有一个取样和保持的放大器(sample-and-hold amplifier，SHA)62，一系列的模拟信号转换器级，这些模拟信号转换器级也标示成乘积数字至模拟转换器(multiplying digital to analog converter，MDAC)64，即以MDAC1到MDAC8的符号标示，或者以MDACm的通式来表示，这些模拟信号转换器级还包括一个最后级66，以及一个数字逻辑修正电路68。除此之外，A/D换转器60上还配有一个时序产生器70，以及一个偏压与参考电压产生器72。偏压与参考电压产生器72会产生适当的偏压电流和电压参考值给A/D换转器60上的不同级使用。时序产生器70会产生4个时序脉冲信号，这些时序脉冲信号在这里以第一个时序脉冲信号，或者CLKA，第二个时序脉冲信号，或者CLKB，第三个时序脉冲信号，或者CLK1，以及第四个时序脉冲信号，或者CLK2等方式表示。时序产生器70同时也会产生这些时序脉冲信号的早降形式(early-falling version)，此处以CLKA’、CLAB’、CLK1’和CLAK2’的符号表示。所有的时序线(clock line)的负载和驱动能力最好是相同，因为这样可以帮助维持时序信号的非重叠特性。有关于A/D换转器60的时序变化将在下面以更仔细的方式说明。MDAC1(参照数字74)和MDAC2一直到MDACm(参照数字76)相较之下，有比较不一样的组态，而MDAC2一直到MDACm彼此之间则有一样的组态。
参照图7，接着介绍A/D换转器60的一般操作程序。关于A/D换转器60的特殊操作程序会在这之后，以更详尽的方式说明。然而应当注意的，所表示的MDACs的数字数出和它们的说明，只是做为解释用的例子，而分辨率高于或者低于1.5位的MDACs也会有类似的结果。MDAC1利用Vs./h产生b11和b10，但是MDAC1没有直接利用Vs./h在残余信号上的计算上，相反的，MDAC1直接利用VIN在残余信号上的计算过程上。因为Vs./h在残余信号上的计算上没有直接的作用，因此Vs./h不需要对等于N-位准确度的模拟电压，也就是说，SHA 62的容忍度可以大于一个LSB。从另一角度而言，Vs./h在准确度上的要求比较宽松。在这之后会有更完整的说明，如果有任何的错误隐藏在Vs./h内，再加上的ADC上的临限漂移，这些加起来仍然在Vr/4之内时，那么数字修正逻辑电路68就能回复至一个合适的DOUT值。应当注意的，在对等于N-1位的模拟信号范围内，MDAC1的残余输出应该要精确，但是借着使A/D换转器60的速度加快，降底能量消耗，以及减少集成电路的面积需求，而又同时保持A/D换转器60的整体准确度，要获致N位准确度的SHA62所需要的因难度已经因而去除了。
再继续参照图7，SHA 62和MDAC1将会被更仔细地讨论。SHA 62的增益最好为1。VIN输入至SHA 62的一个模拟信号输入端78。SHA 62对该模拟输入信号(VIN)取样而且在SHA的输出端80保持其被样的电压，Vs./h。应该要注意的，对每一个MDAC 64，VIN、Vs./h和残余电压(Vres)是自我参照(referenced)或微分(deferential)的形式，因此它们可以是跨越在一对导体上的电压，或者VIN、Vs./h和残余电压(Vres)也可以是单点电压的形式，即相对于接地而在一个单独导体上的电压。
SHA 62有一个取样时序输入端82，它是为了可以从时序产生器70接收CLKA信号，SHA 62对有一个保持时序输入端84，它是为了可以从时序产生器70接收CLKB信号。SHA 62的建置的方式可以利用如图8上的一个切换电容，然后再利用一个完整式的微分操作放大器85。切换开关A和B是由CMOS传输门所构成，而CMOS传输门系由时序信号CLKA和CLKB个别控制。CLKA和CLKB二者形成一个二相位的非重叠时序，这部份会在下面更充分的讨论。切换开关A’系由CLKA的早降形式(early-falling version)或者CLKA’所控制。完整式的微分操作放大器85有一个输入位移电压(Vos)，一个在每一个输入节点上的寄生电容(CP)，以及一个DC微分增益(Ao)。应当注意的，在图8中会有cm、+、-等符号加到某些电压符号的下标位置上，而这些加在下标位置的符号也会出现在后面的方程式中。cm代表共同模(common mode)，而+和-则用来分别位于成对导体中个别导体上的VIN、Vs./h和残余电压(Vres)。应当注意的，如果SHA 62的准确度要求比较大，即其限制不如本文中所讨论的那么宽松，那么SHA 62中的电容，即标示为的Cs和Cf电容，就不须要太大，因此全部的器件噪声效应(即KT/C噪声加上操作放大器的噪声)和量化噪声比较起，可以认为相当的小。例如，对一个10-位的A/D转换器，电容器Cs和Cf可以是利用0.35μm双多晶(double poly)技术而形成的20μm×20μm的多晶-多晶电容器，它们的电容值是0.45pf。然而在本发明中，Cs和Cf所使用的比较小的电容值。在相位B时，操作放大器会有一个稳定的输入值(Vyn)是因为满足下面的方程式：
V yn = V INcm + ( V s / h + + V s / h - 2 - V s / hcm ) ( C f C f + C p ) - V os 2 + V s / h + - V s / h - 2 A o
在相位B时，操作放大器会的一个稳定输出值可以下面的方程式来表示：
V s / h + - V s / h - = ( C s + C f ) C f ( V IN + - V IN - ) - ( 1 + C s C f + C p C f ) V os 1 + ( 1 A o ) ( 1 + C s C f + C p C f )
回头参考图7，MDAC1有一个模拟信号输入端86，其可以直接接收模拟输入信号(VIN)。模拟信号输入端86是和残余信号放大器88的某一个输入端连接，而且它是用来计算供MDAC1使用的残余信号Vres1。MDAC1也会有一个取样和保持的电压输入端90，此取样和保持的电压输入端90系和SHA输出端80连接，其目的是接收信号Vs/h。MDAC1有一个快闪形式的1.5-位模拟至数字转换器(ADC)92，这一个模拟至数字转换器(ADC)92类似于在图2中MDAC 18所使用的ADC36。ADC 92的一个输入端和取样和保持的电压输入端90相连接，而ADC 92可以将Vs/h转换成两个位，即根据前述表1内所引述的b1和b0。一旦b1和b0被ADC 92产生了，它们就变成了从MDAC1到数字逻辑修正电路68的输出，而且也成了到1.5-位数字至模拟转换器(DAC)94的输入。ADC 92上有一个闩锁(latch)时序输入端96，也就是接收由时序产生器70所产生的CLKB信号。DAC 94类似于用在图2中MDAC 18上的DAC 38。DAC 94可以将b1和b0转换成VDAC，至于转换的过程系根据前述表2中的定义而来。残余信号放大器88的第二个输入端可以接收DAC 94的输出VDAC，而此输出系用在Vres1的计算上。在残余信号放大器的上面有一个取样时序输入端98，也就是用来接收CLKA的信号输入端，还有一个保持时序输入端100，也就是用来接收CLK1的信号输入端。
再对照图9，残余信号放大器88是一个差分切换电容电压倍增器(differential switched capacitor voltage doubler)，它使用了一个完整的差分操作放大器102。操作放大器102最好是一个有增益增强串级负载的伸缩式操作放大器，增益增强串级负载的目的是提供高增益(例如80dB)和快速状态回稳。给MDAC1使用的Vres1的准确度应该是1/2N-1，以便获得少于一个最低有效位一半的差分非线性(differential non-linearity，DNL)，也就是DNL＜1/2LSB。应当注意的，在残余信号放大器88内的电容器是标示成Cs和Ct，这些电容最好足够大，所以全部的组件噪声效应(即KT/C噪声加上操作放大器的噪声)和量化噪声比较起来是相对的小。较佳的状况是电容器Cs和Cf是0.45pf。0.45pf的电容器可以用20μm×20μm的多晶-多晶电容器的制成方式制成。切换开关A和1可以利用由时序信号CLKA和CLK1控制的CMOS传输门所制成。切换开关A’系由CLKA的早降形式或者CLKA’所控制。放大器102有一个输入位移电压(Vos)，而在每一个输入节点上有一个输入寄生电容(Cp)以及一个DC差分增益(Ao)。例如，对一个10-位A/D转换器60而言的差分增益Ao至少是4000。应当要注意的，在图9中会有cm、+、-等符号加到某些电压符号的下标位置上，而这些加在下标位置的符号也会出现在后面的方程式中。cm代表共同模(common mode)，而+和-则用来分别位于成对导体中个别导体上的VIN、Vs./h和残余电压(Vres)。在相位1时，放大器102的稳态输入值(Vyn)被下列的方程式所满足：
V yn = V INcm + X ( C f ( C s + C f + C p ) ) - V os 2 + V res + - V res - 2 A 0
其中，
X = [ C f ( V res + + V res - ) 2 + C s ( V DAC + + V DAC - ) 2 - ( C f + C s ) ( V IN + + V IN - ) 2 ]
在相位1时，放大器102的稳态输出值可以下列的方程式来表示：
V res + - V res - = ( C s + C f C f ) ( V IN + - V IN - ) - ( 1 + C s C f + C p C f ) ( V ns ) + ( C s C f ) ( V DAC + - V DAC - ) 1 + ( 1 A 0 ) ( 1 + C s C f + C p C f )
回头参考图7，MDAC1使用Vs/h的目的只是产生b11和b10，而非直接用在Vres1的计算上，然而MDAC1却直接使用模拟输入电压VIN在残余电压Vres的计算上。因为SHA 62级从残余信号产生的过程中移除，SHA 62不再需要相当于N-位准确度或一个LSB容忍度的模拟电压。为获得相当于N-位准确度而只充许一个容忍度的困难度，现在可以利用数字逻辑修正电路而得到修正，因此Vs./h在准确度上的要求变徥比较宽松了。所以SHA 62级的准确度或者容忍度，可以用低于Vr/4的误差来表示，这里表示MDAC1上ADC 92的全域数值范围，应当注意的，MDAC1上ADC 92的全域数值范围是和VIN的全域数值范围成比例。因此，SHA 62的容忍度是VIN的25％，或者用别外一种方式表示，即相当于N-1位的模拟电压的电压输出准确度。对相关技术已熟悉的人士，就可以立即了解，利用降低SHA 62准确度所带来的好处。将SHA 62当中对快速状态回稳时间的需求降低，可以使SHA 62的设计变得更简易，也更容易实现，同时SHA 62也可以做成低能量消耗和小芯片面积的线路。
参考图10，图中所表示的是第二种形式的MDAC1或MDAC2(参照数字为104)，以及最后级66。在操作上，MDAC2和图2中的MDAC18是一样的，MDAC 18也就是在图1中A/D转换器的MDAC。除此之外，在MDAC或者MDAC1之后的所有的MDACs 76，只除了加在它们的输入时序波形不同外，MDACs 76都是一样的。施加于不同级上的时序信号将在下面更详细的讨论，因此有关于在管线中MDACs之后的MDACs 76讨论就将局限在下面将要讨论的MDAC2。MDAC2提供了一种有二个比较器和一个闩锁时序输入108的快闪形式1.5-位的ADC 106。ADC 106将前一级的MDAC 64上的残余电压Vres转换成两个之前所讨论的输出位bm1和bm0。输出位bm1和bm0是数字错误修正电路的输入信号，其目的是计算数字输出DOUT之用。数字输出位bm1和bm0也是MDAC2中1.5-位的DAC 110的输入信号，而其作用是产生之前所讨论的VDAC。MDAC2上有一个残余信号放大器112，其本质上是和MDAC1的残余信号放大器88一样。残余信号放大器112可以为A/D转换器60的下一级计算残余电压Vresm，至于其计算的方法是利用前一串接级的残余电压和VDAC。残余信号放大器112有一个取样时序输入114和一个保持时序输入116。
再继续参考图10，在操作上，最后级66和图1上的最后级30是一样的。最后级66有一个快闪形式1.5-位的ADC 118，ADC 118上三个比较器和一个闩锁时序输入120。ADC 118将其前一级MDAC 64的残余电压Vres转换成两个之前所讨论的输出位bm1和bm0。输出位bm1和bm0是数字错误修正电路的输入信号，其目的是计算数字输出DOUT之用。
参考图11，根据本发明的4-位A/D转换器的一个例子将于此讨论。类似于图6中的10-位A/D转换器，所举例中的4-位A/D转换器有SHA 62之级、第一之MDAC1、第二之MDAC2、和最后级66，但是没有其余多出的六个级，即MDAC 76，或者由MDAC3编至MDAC8的级。为简单及清楚起见，这里所讨论的是一个4-位A/D转换器的时序信号，而非具有高分辨率的A/D转换器。同样的时序信号也可以用在较高的N-位转换器上，但第三级起及其后的级的取样和保持的时序相位会在级与其次级之间交替反转。更仔细地说，交替反转的第三级起及其后的级系利用CLK1和CLK2做为取样/闩锁操作和保持操作之用，因此MDAC 64的取样/闩锁操正好和其前一级的MDAC 76的保持操作同步，如图11和图13中所表示的MDAC1和MDAC2。
图11所表示的是四个时序信号CLKA、CLKB、CLK1和CLK2的波形。CLKA和CLKB共同形成一个二相位的非重叠的时序信号。从有效性来说，CLKA大约有25％的工作周期，而CLKB的有效性也是大约25％的工作周期，但是CLKB的相位落后CLKA的相位90°。CLK1和CLK1共同形成一个二相位的非重叠的时序信号。从有效性来说，CLK1大约有50％的工作周期，而CLK1落后CLKA 180°。从有效性来说，CLK2大约有50％的工作周期，而CLK2落后CLK2 180°。应当注意的，这里为简单及清楚起见，图11所表示的四个时序脉冲信号是方波的形式。如图13中的时序信号，带有斜坡上升和下降是较佳的时序脉冲。
SHA 62之级、第一之MDAC1、第二之MDAC2、和最后级66的取样、保持与闩锁等操作如图11下半部所示，时序图中的不同阴影代表一列系的管线转换过程，当取样管线经历所有分级时，该转换系列有四个模拟输入取样阶段。
在CLKA期间，SHA 62对模拟输入信号VIN取样，而在CLKB期间进行保持操作。因此之故，在CLKB脉冲结束之前，SHA 62会产生在一个可接受的容忍度范围的Vs/h。换言之，Vs/h会在半个工作周期以内回复到相当于N-1位准确度的模拟电压值。
藉由Vs/h，MDAC1的ADC 92在CLKB脉冲期间产生数字输出b11和b10。最佳的情况是，ADC 92会在CLKB下降边缘之际，将数字输出信号进行闩锁动作，此举会给Vs./h最大的回复时间。可以认知的，MDAC1的闩锁动作系在半个工作周期内完成。
在SHA 62进行取样动作的同时，MDAC1也会在CLKA期间对输入信号VIN进行取样，这样可以使所有的串接级在适当的时间将同样输入信号VIN的取样进行转换，因此每一串接级的个别输出位b1和b0可以在正确的时间串接至数字逻辑修正电路72，因此输出位b1和b0可以合并在一起而产生一个数字输出DOUT。
MDAC1在CLK1时序期间内产生残余输出Vres1，而此残余输出也会在此时序内被保持。MDAC2在时序CLK1内对Vres1进行取样，而在CLK1的结束的地方对将其数字输出信号进行闩锁，或者在CLK1的下降边缘之际将数字输出信号进行闩锁，因此给Vres足够的时间回复到对应成N-1位准确度的模拟电压值。MDAC2会在时序CLK2内产生残余输出Vres2，而此残余输出也会在此时序内被保持。最后级66在CLK2的结束的地方对将其数字输出信号进行闩锁，或者在CLK2的下降边缘之际将数字输出信号进行闩锁，因此给Vres2足够的时间回复到对应成N-2位准确度的模拟电压值。最后级66不会进行信号取样和信号保持的动作，因为最后级66不会产生一个残余信号输出。应当注意的，在A/D转换器60内将输入信号VIN的取样进行全部转换成数字输出DOUT的过程和A/D转换器10内将输入信号VIN的取样进行全部转换成数字输出DOUT的过程相比较。前者超前了半个工作周期，因此转换器60对每一个被取样的输入信号VIN进行转换而得到数字输出DOUT的速度比转换器10快。例如，一个根据本发明的4-位转换器60要比传统的转换器10快25％，这是因为根据本发明的4-位转换器60在1.5工作周期对输入信号VIN的取样进行转换，而传统的转换器10在2个工作周期对输入信号VIN的取样进行转换。
参照图15，所表示的是根据本发明而设计的数字逻辑修正(DLC)电路68，数字逻辑修正(DLC)电路68可以和图1中的传统A/D转换器10一起共同使用，也可以和图6中的A/D转换器60一起共同使用。DLC电路68会延迟或者位移A/D转换器60中每一个串接级的数字输出。除此之外，DLC电路68利用加法器176将位移的数字输出合并在一起，加法器17就是在前一章节所介绍的加法器，也表示在图4中。加法器17有一系列的输入端和一系列的输出端。DLC电路68的A/D转换器60上的每一数字输出产生级都有一群或一键结的延迟器170(即从MDAC1到MDACm，以及最后级66)。每一群的延迟器170均有一个数字输入端172，该数字输入端172系连接到每一数字输出产生级上个别所属的数字输出端，而输出端则连接到加法器上的个别所属的输入端。应当注意的，为了比较简化而容易明了的缘故，图15中的DLC电路68显示了每一个数字输出级的多个数字输出(标示成bm1和bm0)，这些多个数字输出然后馈入一系列的延迟器170。但是，在真实的线路中，对每一级的每一个数字输出而言，其需要单独的系列延迟器170(也就是每一个延迟器170均有一个输入端172，以及一个输出端174)。另一个方式则为可以延迟多于一个位的延迟器也是适用的。
每一个延迟器170同时也有一个时序输入端178。从MDAC1开始，延迟器170的时序输入端17会收到的CLK1时信号，而延迟器170的时序输入端17会将MDAC1的输出位传输到加法器176。在延迟器170的时序输入端178则会收到信号CLK2，而延迟器170会传输MDAC2的数字输出位。如图15所示，这些接收时序信号、传输数字输出的形式会持续反复，即CLK1和CLK2会在延迟器170的每一级之间交替出现。更精确的说，连接到任何一个特定延迟器170的时序输入端178上的时序脉冲信号是双相位非重叠时序信号中的反相位部份，这里双相位非重叠时序信号用来闩锁住由延迟器170所传递过来的数字信号。举如图11之例而言，MDAC2在CLK1下降之际将其输出闩锁住，因此用来将MDAC2的数字输出带至加法器178的系列的延迟器170，则在CLK2期间中动作。在DLC电路60的动作时间内，MDAC1在CLKB下降之际将其数字输出闩锁住，CLKB的下降之际的时间和CLK2的下降之际的时间是彼此一致的，因此延迟器170将来自于MDAC2的数字输出带至加法器176的是由CLK1记时。延迟器170最好的触发时间点是在它们个别所属时序输入信号的上升之际。每一个延迟器170也有一个重置输入端(未显示于图中)。每一个延迟器170上的重置输入端和重置输入时序产生器相连接，此一认识已于本相关技术领域中为人所熟知。更精确的说，每一个延迟器的重置时间是在每一个数据转换过程开始的时候，就如下面即将更仔细的说明中指出，加法器176是和CLK1同步。
参考图16和图17，DLC电路68的动作时间将会更仔细地被讨论。为了比较简化而容易明了的缘故，图16所表示的DLC电路68是一个4-位A/D转换器，而图17所表示的是其附属的时序图。MDAC1在CLKB下降之际将其数字输出b11和b10闩锁住，而CLKB的下降之际的时间和CLK2的下降之际的时间是彼此一致的。第一个延迟单元170，或者说延迟1，在CLK1的信号上升之际接收到b11和b10，同时对b11和b10取样，然后输出延迟版的b11和b10，或者b1 11和b1 10，这里上标数字表示位被延迟的次数。第二个延迟单元170，或者说延迟2，在CLK1的下一个信号上升之际接收到b1 11和b1 10，同时对b1 11和b1 10取样，然后输出b2 11和b2 10。 MDAC2在CLK1下降之际将其数字输出b21和b20闩锁住。第一个延迟单元170，或者说延迟3，在CLK2的信号上升之际接收到b21和b20，同时对b21和b20取样，燃后输出延迟版的b21和b20，或者b1 21和b1 20。最后级66在CLK2下降之际将其数字输出b31和b30闩锁住。第一个延迟单元170，或者说延迟4，在CLK1的信号上升之际接收到b31和b30，同时对b31和b30取样，然后输出延迟版的b31和b30，或者b1 31和b1 30。
最后产生的结果然后输入到加法器，分别是b2 11和b2 10，b1 21和b1 20，以及b1 31和b1 30。如图17所示，b1 21和b1 20比其它的位要早到半个时序周期。当对某个给予的输入样本，而其所产生的全部位都是正确时，所需的时间范围，或者称之为数据正确期间(data-valid-period，DVP)，也就是所有加法器的输入都可以代表该同样本的模拟输入信号的时刻。所谓DVP是指位于在CLK1的信号上升之际位信号b2 11、b2 10、b1 31和b1 30到达的时间，以及在CLK2的信号上升之际位信号b1 21和b1 20到达的时间，二者的区间。加法器176的输出，或者是D0、D1、D2和D3，利用CLK1时序的下降边缘达到同步的目的，而CLK1时序的下降边缘时间点是在DVP之内。对本相关技术已熟悉的人士而言，可以立即体认到，延迟器170用来对位信号取样的时序信号可以调整成别的形式，同样的，加法器176在DVP期间用来同步的时序信号也可以调整成别的形式，以达到同样等效的结果。例如，CLK1和CLK2可以彼此互相对换，而且/或者上升时间边缘和下降时间边缘也可以彼此互相对换。
再参考图15，其中所表示的DLC电路68系用在一个10-位的A/D转换器，而它的每一个级有两个数字输出端。像这样的10-位的A/D转换器，其DLC电路68将需要50个延迟器70，应当注意的，为了给有任意数字输出位数目的A/D转换器使用，DLC电路68可以有适度的调整，这里所谓任意数字输出位数目就是代表模拟输入，或者以N来表示。DLC电路68也可以被用来给如图6中的A/D转换器60使用，给如图1中的A/D转换器10使用，或者给其它管线形式的A/D转换器使用。如果使用DLC电路68的A/D转换器有奇数个输出位N，而每一个串接级有B数量的数字输出位，又有M个用来产生一个数字输出的的串接级(本发明中的A/D转换器60中，数字输出产生级的个数M比输出位个数N少一)，那么延迟器170的数目可以用下列的方程式来计算。
Figure C0081904200211
如果数字输出位的数目N是偶数，那么延迟器170的数目可以用下列的方程式来计算。
A/D转换器60与传统A/D转换器10上的每一个数字输出级(stage)，在双相位非重叠时序信号CLK1和CLK2的每一个时序周期当中产生数字数据位。任何一个级的数字输出本质上比其下一个数字输出产生极要早发生半个时序周期。例如，如果CLK1和CLK2的周期是T，那么MDAC1的数字输出被闩锁住的时间是在MDAC2的数字输出被闩锁住的时间之前T/2，也就是半个时序周期。借着反相时序，可以将每一个数字输出产生级的数字输出延迟，如同该反相时序用在闩锁其数字输出上，如此在图14中的传统DLC电路44的情况，即将每一管线内的每一级的每一位数据位移半个时序周期的要求，就变得不需要了，而可以去除。因此，每一个数字输出产生级所需要的延迟器170的数目减少了。延迟器数目的减少同时降低DLC电路68的电源需求，也降低了DLC电路68所产生的噪声。除此之外，如果延迟器170上建置有p/n传输门和一个静态反相器，而加法器是以传统的加法器建置，即相关技术常用的加法器，那么DLC电路68上的硅面积是340μm×170μm，而在40Msamples/second，而电源供应在3.3V的条件下，其消耗能量少于3mW。每一个数字输出产生级的输出会被适当地以整个或半个时序周期的数目延迟，以致于所有数字输出产生级的所有数字输出会在数据有效期间内到达加法器，因此可以得到正确的DOUT。
本发明的A/D转换器60适合在不同的应用中使用，例如，A/D转换器60可以成为内存线路的一部分。除此之外，A/D转换器60可以用分散的组件制成，或者是集成电路的一部份。如果A/D转换器60成为集成电路的一部份，A/D转换器60可以利用成熟的集成电路制程技术而长成，像是0.35μm CMOS。
另外一个应用例子是A/D转换器60成为模拟前端线路130(图12)的一部份，或者是物理层(physical layer)的一部份，也可以是一个网络组件的一部份，像是一个10Mbps或者更大频宽的家用网络，即架构在传统RJ11电话线132之上的数据网络。参照图12，模拟前端线路130会透过电路134而接收来自电话线132的数据信号，而在电路134的上面有像是滤波器、变压器和脉冲突强保护器等组件，用来调节数据信号。被接收到的信号接着会被一个电子混合电路(electronic hybridcircuit)136处理，然后进行像是信号碰撞检测的功能。其次，该接收到的信号会被受经第一个可调增益放大器(VGA)138、滤波器140、和第二个VGA142，而得到进一步的调整。调整后的接收信号变成A/D转换器60的输入信号，VIN。如前面已经详细讨论过，A/D转换器60将模拟输入信号VIN转换成数字输出信号DOUT。在这个应用例子中，VIN的最佳取样频率是25到50Msamples/second，而DOUT的最佳位数目是10到12。接着DOUT从A/D转换器60送到数字输入/输出(I/O)电路144。数字输入/输出(I/O)电路144的作用像是位于模拟前端线路130和其后网络组件线路之间的一个接口，网络组件线路可以像是建置有开放系统互连(open systems interconnection，OSI)定义寄存器(protocal stack)之数据链路层的电路。
从其后网络组件线路上，而由模拟前端线路130接收到的数字数据输出信号会被数字I/O线路144所接收。数字数据输出信号会被一个数字至模拟(D/A)转换器146转换成一个传输模拟信号。此传输模拟信号接着被第三个VGA148所调整。第三个VGA148的作用是当成一个可调式增益传输衰减器，也就是允许弹性调整模拟前端线路130的传输能量。衰减的传输信号进一步被滤波器150所调整。经过滤波、衰减后的传输信号在经由电子混合电路136和电路134而被送到电话线132之前，可选择性的通过传输切换开关。
尽管前述对于本发明的特定实施例进行了详细描述，但是应当理解本发明的保护范围并非局限于上述相应的实施例，而是包括在所附权利要求的范围中进行的所有变更、修改和等效替换。

Claims (10)

1.一个数字逻辑修正电路(68)，该数字逻辑修正电路(68)用在管线模拟至数字(A/D)的转换器(60)，而管线模拟至数字的转换器(60)在结构上有多重的级，每一级都会产生至少一对的数字输出位，而从这些数字输出位，可以得到某一个模拟输入信号的数字表示法。数字逻辑修正电路(68)包含有：
一个加法器(176)，该加法器(176)有多重的输入端和输出端；
许多的数字延迟单元群，每一数字延迟单元群包含至少一个数字延迟器(170)、数字延迟单元群的一个输入端(172)用来接收相对的数字输出位，而数字延迟单元群的一个输出端(174)用来提供一个到其个别对应加法器输入端的延迟数字输出位；
一个时序产生器(70)，该时序产生器(70)可以产生时序信号给数字逻辑修正电路(68)，以使每一个数字延迟单元群的输出信号在数据有效期间到达加法器输入端变得同步；
其特征在于：有一个主要时序信号加在每一相隔级的数字延迟单元群上，而次要时序信号加在其余的数字延迟单元群上，主要时序信号和次要时序信号所施加的时间点是要有效地延迟每一个级上的数字输出位，而此延迟的动作是透过个别所属的数字延迟单元群而达成，延迟之后会使得数字输出位在数据有效期间到达加法器的输入端，因此加法器(176)会在其输出端产生代表模拟输入信号的数字表示式。
2.如权利要求1的数字逻辑修正电路(68)，其中主要时序信号和次要时序信号共同形成一个双相位的非重叠时序信号。
3.如权利要求2的数字逻辑修正电路(68)，其中施加于每一个延迟单元群的时序信号是双相位的非重叠时序信号中的反相位部份，而此时序信号系用闩锁被延迟单元群延迟的数字输出位。
4.如权利要求1的数字逻辑修正电路(68)，其中每一个延迟器的取样时间是在加到该延迟器之时序信号的上升之边缘之际。
5.如权利要求1的数字逻辑修正电路(68)，其中加法器(176)是藉由主要时序信号而达到同步。
6.如权利要求1的数字逻辑修正电路(68)，其中模拟至数字转换器(60)有一个取样和保持作用的级(62)，该取样和保持级(62)可以对模拟输入信号进行取样和保持的动作，而且输出其被取样和保持的信号，A/D转换器(60)有第一级(74)，而该第一级(74)会产生第一输出信号，同时闩锁住该第一输出信号，此第一输出信号的产生系根据被取样和保持的信号而来，第一级(74)也会根据模拟输入信号和其数字输出信号的模拟表示式之间的比较，而产生残余信号，A/D转换器(60)有第二级(66或104)，其会根据第一级(74)所产生的残余信号而产生第二输出信号，同时闩锁住该第二输出信号。
7.如权利要求6的数字逻辑修正电路(68)，其中取样和保持级(62)有模拟输入信号±25％的容忍度。
8.如权利要求6的数字逻辑修正电路(68)，其中数字逻辑修正电路(68)和管线A/D转换器(60)是一个前端线路(130)的一部份，该前端线路(130)系用在数据网络组件中，而模拟输入信号就是从电话线(132)接收到的数据信号。
9.如权利要求1的数字逻辑修正电路(68)，其中模拟输入信号的数字表示式的位数目是奇数，若有M个用来产生数字输出位的级，每一级可以产生B个数字输出位，延迟的数目总和是B(1+M/2)(M/2)。
10.如权利要求1的数字逻辑修正电路(68)，其中模拟输入信号的数字表示式的位数目是偶数，若有M个用来产生数字输出位的级，每一级可以产生B个数字输出位，延迟的数目总和是B((1+(M-1)/2)((M-1)/2)+(M+1)/2)。
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