CN1203428C - 信息处理装置 - Google Patents

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    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

Abstract

对常规数据的常规处理、对常规数据的非常规处理和通用非常规处理必须有效地进行。为此，主CPU(20)包括具有并行计算机制的CPU核心(21)、作为普通超高速缓存单元的命令超高速缓存器(22)和数据超高速缓存器(23)、以及暂存器(24)，它是一个能够进行适合于常规处理的直接存储器存取的内部高速存储器。浮动小数点矢量处理器(30)包括一个具有DMA处理能力的内部高速存储器(34)并与主CPU连接，形成一个协处理器。VPE(40)包括一个具有DMA处理能力的内部高速存储器(44)。DMA控制器14控制主存储器(50)与暂存器(24)之间、主存储器(50)与内部高速存储器(34)之间以及内部高速存储器(44)与暂存器(24)之间的DMA传递。

Description

信息处理装置
本发明涉及对常规数据有效地执行常规和非常规处理以及通用非常规处理的信息处理装置，并涉及采用这种信息处理装置的娱乐系统，如家用游戏机。
在计算机系统(如工作站或个人计算机)或娱乐系统(如视频游戏机)中，一直希望提高CPU速度和增强超高速缓冲存储器系统、采用并行计算功能和引入专用计算系统、以及增大处理容量和增大数据容量。
具体说，在个人计算机中增强超高速缓冲存储器系统和并行计算(所谓多媒体命令)一直是盛行的。
尽管对于诸如非常规处理的所谓通用处理，增强超高速缓冲存储器从统计学的角度来看是有价值的，但是，对于由并行计算命令执行的MPEG解码所代表的常规处理，即大容量数据的DSP型处理，传统的超高速缓存器结构并不是很有效。
就是说，在大容量数据的DSP处理中，流动数据的再次存取很困难。因此，对第二次存取在速度上有所提高的存储器结构，如超高速缓冲存储器，不能说是有效的。在上述DSP处理中多次存取的数据是内部参数和内部工作区的暂时数据。必须把仅使用一次的数据写入主存储器中的超高速缓存结构不能说是有效的。
由于在这种常规处理中数据格式是固定的，读入到超高速缓冲存储器中的合适数据容量是能够设定的。然而，由于一次读出的数据容量不能由在常用的超高速缓冲存储器结构中的程序控制，因此，不能有效地增大数据传送。
此外，如果采用常规处理的专用计算装置，那么，尽管装置的处理速度是高的，对于常规处理是有效的，但是，向专用计算装置的数据传送偶然会出现处理中的瓶颈。即使通过采用直接存储器寻址(DMA)或提供专用总线来消除数据转移中的处理瓶颈，但是，装置难以从主程序进行控制，而且灵活性差。
因此，本发明的目的是提供一种信息处理装置和一套娱乐系统，该装置和系统能够有效地执行各种处理操作，如常规数据的常规和非常规处理，以及通用非常规处理。
一方面，本发明提供一种信息处理装置，它包括：至少包含并行计算处理装置、超高速缓冲存储装置和直接存储器存取内部高速存储装置的主处理器单元；主存储装置；以及控制主处理器单元中内部高速存储装置与主存储装置之间直接存储器存取传递的直接存储器存取控制单元。主处理器单元、主存储装置和直接存储器存取单元经一条主总线相互连接。
较为可取的是，在主总线上提供一浮动小数点矢量处理单元，它至少包括矢量处理装置和直接存储器存取内部高速存储装置。
另一方面，本发明提供一种信息处理装置，它包括：至少包含计算处理装置和超高速缓冲存储装置的主处理器单元；主存储装置；至少包含矢量处理装置和直接存储器存取内部高速存储装置的浮动小数点矢量处理单元；以及控制矢量处理器单元中内部高速存储装置与主存储装置之间直接存储器存取传递的直接存储器存取控制单元。主处理器单元、主存储装置和直接存储器存取控制单元经主总线相互连接。
较为可取的是，浮动小数点矢量处理单元是由第一矢量处理器和第二处理器组成的，第一矢量处理器与主处理器单元紧密连接，形成一个协处理器。
本发明的另一方面，用在娱乐系统中，上述的信息处理装置包括主处理器系统和副处理器系统，主处理器系统经副总线接口与副处理器系统连接；副处理器系统由副总线上的副处理器、副存储装置和副DMAC构成。与这个副总线连接的有外部存储装置的重现装置(如CD-ROM驱动器)和激励装置(如手动控制器)。
根据本发明，由于直接存储器存取传递控制是由主存储装置与主处理单元的内部高速存储装置之间的DMA控制器进行的，主处理单元除了具有并行计算处理装置外，还具有并行计算处理装置和超高速缓冲存储装置，因此能够有效地进行常规处理，尤其是整数常规数据的处理。
通过增加设置一个至少包含一个直接存储器存取高速内部存储装置和矢量计算处理装置的浮动小数点矢量处理单元，能够有效地进行常规数据的常规处理。通过设置两个这样的浮动小数点矢量处理单元并将矢量处理器中的一个与主处理单元紧密连接，作为协处理器使用，能够有效地进行常规数据的非常规处理，而余下的另一个矢量处理器能够有效地进行常规数据的常规处理。
除了有含有对非常规处理有效的常用超高速缓冲存储装置的主处理单元外，通过适合于对常规数据进行常规处理的DMA提供含有高速内部存储器和数据转移机构的矢量处理器，以及通过适合于对常规数据进行非常规处理的DMA提供含有高速内部存储器和数据传送机构的紧密连接的矢量协处理器，就能对各种处理结构实现高效处理。
此外，除了含有适合于进行常规处理的直接存储器存取内部高速存储器装置和对非常规处理有效的常用超高速缓冲存储装置的主处理单元外，通过向适合于对常规数据进行常规处理的DMA提供具有高速内部存储器和数据传送机构的矢量处理器，以及在矢量处理器中的高速内部存储装置与矢量处理器中的高速内部存储器之间提供直接存储器存取的高速内部存储器和直接存储器存取机制，就能够有效地进行常规数据的非常规处理和常规处理。
图1是表明本发明实施例的结构方框图。
图2是表明体现本发明的电视游戏机的整个电路结构方框图。
图3是表明在本发明实施例中整数常规处理操作方框图。
图4是表明在本发明实施例中常规数据的常规处理操作方框图。
图5是表明在本发明实施例中非常规数据的常规处理操作方框图。
图6示出在本发明实施例中DMA数据包的例子。
图7示出在本发明实施例中DMA数据包的程序的例子。
图8是说明在本发明实施例中DMA数据包的编程例子的流程图。
参考附图将详细描述本发明的较佳实施例。
图1是表明将本发明的数据传送方法运用到系统结构上的方框图。
在图1中，与主总线11连接的有主CPU 20(作为主处理器工作)、两个浮动小数点矢量处理器(VPE)30、40、主存储器50和直接存储器存取电路(DMAC)14。浮动小数点矢量处理器(FPU)27作为第一协处理器与主CPU 20设置在一起。上述的浮动小数点矢量处理器(FPU)27作为第二协处理器与主CPU 20紧密相连。与主总线11连接的还有中断控制器(INTC)、计时器62、串行接口(SIO)63和作为所谓MPEG2解码器工作的DMAC 14。与主总线11连接的进一步还有副总线接口(SBUSIF)13，它用于与副总线交换数据(后面将描述)，以及GPUIF 48被用作为图形处理器的接口(后面将描述)。
主CPU 20包括含有单指令流/多数据流(SIMD)的CPU核心21，作为并行计算系统，以及对于常用的非常规处理(通用处理)有效的常用超高速缓冲存储机构，即指令超高速缓冲存储器(I$)22和数据超高速缓冲存储器(D$)23。此外，主CPU20包括适合于作常规处理的直接存储器存取内部高速存储器(暂时存储器SPR)24，它通过总线接口单元(BIU)25接至主总线11。
与主CPU 20紧密连接的有高速浮动小数点矢量处理器(FPU)27和浮动小数点矢量处理器(VPE)30，前者包括浮动小数点乘法器/加法器(FMAC)28和浮动小数点除法器(FDIV)29，作为第一协处理器，后者作为第二协处理器。
这个浮动小数点矢量处理器(VPE)30包括微存储器(Micro-MEM)31、浮动小数点乘法器/加法器(FMAC)32、浮动小数点除法器(FDIV)33、封闭存储器(VU_MEM)34和数据包引擎(PKE)，经先进先出(FIFO)存储器36接至主总线11。
第二个浮动小数点矢量处理器(VPE)40同样包括微存储器(Micro-MEM)41、浮动小数点乘法器/加法器(FMAC)42、浮动小数点除法器(FDIV)43、封闭内部存储器(VU_MEM)44和数据包引擎(PKE)，它经先进先出(FIFO)存储器46接至主总线11。
这些浮动小数点矢量处理器(VPE)30、40在高速度下执行矩阵处理、坐标变换和透视变换。浮动小数点乘法器/加法器(FMACs)和浮动小数点除法器(FDIVs)作为VPEs的浮动小数点矢量处理器单元VU而工作，它们根据存储在微存储器(Micro-MEM)中的微程序工作，在高速度下计算内部寄存器和封闭存储器(VU-MEM)中的数据。数据包引擎(PKE)根据数据包中的代码(PKE代码)对存储器(如micro-MEM或VU-MEM)中直接存储器存取(DMA)(后面将描述)传递的紧缩数据包或VU微代码进行扩展。矢量处理器单元(VU)能够经PKE由DMA数据包(包含命令和数据)启动并能够构成独立于CPU之外的VPE计算处理程序序列。与此同时，第一个VPE 30作为主CPU 20的协处理器与上述的主CPU 20紧密连接，第二个VPE40具有将处理结果经GPUIF48发送至图形处理器单元71的功能，因此作为GPU 71的预处理器工作。
现在描述VPEs30和40中的数据包引擎(PKEs)。PKE根据PKE代码设定由直接存储器存取(DMA)送至FIFO存储器的DMA数据包的内部寄存器，或者在PKE代码中由中间值指定的地址处对PKE代码中所表示的数字的数据进行扩展或合成而对随后数据进行扩展(拆包)。此外，PKE具有将VPE微代码传递到微存储器(microMEM)的功能，把GPU画图命令或图象数据直接传递到GPUIF48，无需封闭存储器9(VU-MEM)介入。
中断控制电路(INTC)61调解来自多个处理器的发送至主CPU 20的INTO中断请求。
DMA控制器14(DMAC)在为多个共同拥有并使用主存储器资源的处理器进行总线判断时，智能地分布数据。这种传递发生在外围处理器、主存储器和暂时存储器(SPR)之间。同时，对包含主CPU的总线进行调解。
即主CPU 20中的暂时存储器(SPR)24是适合于常规处理和DMA的高速内部存储器。作为适合于常规数据的常规处理的DMA机制，采用了在暂时存储器与VPEs40中的封闭存储器(VU-MEM)44之间的数据传送机制。
GPUIF48是接至图1中主总线11上的CPU系统与图形处理器单元(GPU)之间的通信接口。将两组数据并行送至GPU，即经VPE40的VU(矢量处理器单元：FMAC42和FDIV 43)的常规处理的显示清单和主CPU 20和协处理器产生的例外处理的显示清单，经FIFO存储器49直接送至GPU。这两个数据流由GPUIF 48判断并分时送至GPU 71。
MDEC 64拥有图象数据扩展功能，此项功能包括所谓的MPEG2宏块解码功能、RGB转换功能、矢量量化功能和比特流扩展功能。MPEG是国际机构/国际电子技术委员会、联合技术委员会1/分会29(ISO/IEC JTC1/SC29)的活动图象压缩和编码的活动图象专家组的缩写。MPEG 1和MPEG 2标准分别是ISO11172和ISO13818。
主存储器50是由例如动态随机存取存储器(DRAM)构成的，并通过DRAM控制器(DRAMC)51接至主总线11。
副总线接口(SBUSIF)13具有一个FIFO和几个寄存器，与外部总线或副总线(SBUS)交换数据。
图2示出图1中被用于娱乐系统，如家用电视游戏机的主CPU系统的图示结构。
参考图2，主总线11和副总线12在SBUSIF 13上互连。主总线11附近的电路结构参考图1进行说明，因此相应的部件采用相同标号表示，不作具体说明。将帧存储器72接至GPU71，GPU71接至GPUIF 48，给帧存储器72提供一个阴极射线管控制器CRTC 73。考虑到将直接存储器存取控制器(DMAC)接至副总线12，则接至总线11的DMAC14是主DMAC。
将副CPU 80、副存储器DMAC 82、其中存储有启动程序和操作系统(OS)的ROM83、声音处理单元(SPU)15、通信控制单元(ATM)15、作为外部存储媒体的重现装置的CD-ROM驱动器16和输入单元85连接至图2中的副总线12。输入单元85包括连接驱动单元86的连接端子87、接收来自其它装置的图象数据的视频输入电路88(未图示)和接收来自其它装置的语音数据的音频输入电路89(未图示)。
在游戏机中，如图2所示，主CPU 20经SBUSIF 13从与副总线12连接的ROM83读出启动程序并执行该启动程序，驱动OS。
主CPU 20还控制CD-ROM驱动器16从CD-ROM读出应用程序和数据；或者控制CD-ROM驱动器16读出应用程序或数据，将读出数据存入到主存储器50中。
此外，主CPU 20与第一矢量处理器(VPE)30共同产生三维目标数据的非常规处理(多边形限定信息等)的数据，三维目标是由从CD-ROM读出的多幅基本图象(多边形)，即多边形顶点(代表点)的坐标值构成的。这个VPE 30包括计算浮点数实数部分的处理元件VU，如FMAC32或FDIV33，并且并行执行浮动数计算。
具体说，主CPU 20和第一VPE 30在几何处理中在多边形的谷值处需要柔和处理，例如树叶在风或雨滴中在轿车前窗上拂动状态中进行处理，并将算出的多边形限定数据(如算出的顶点信息或阴影模式信息)作为数据包在总线11上送至主存储器50。
多边形限定信息是由图象画图区信息和多边形信息组成的。图象画图区信息是由图象绘图区在帧缓冲地址中的偏移坐标与多边形坐标在图象画图区之外需要删除画图的图象剪切区坐标组成的。多边形信息是由多边形属性信息和顶点信息组成的。多边形属性信息是表示阴影模式、α掺合模式或纹理绘图模式的信息。顶点信息包括例如顶点图象画图区中的坐标、顶点纹理区和顶点彩色区中的坐标。
与第一VPE 30一样，第二VPE 40执行浮动小数点计算，并用于产生处理数据，通过驱动单元86的驱动和矩阵操作产生图象，具体说，是产生在VPE 40上能够进行编程的简单处理数据，如多边形限定信息。例如，第二VPE 40执行诸如简单形状目标(如建筑物或汽车)的透视变换、计算准直光束或产生两维曲面等处理。产生的多边形限定信息经GPUIF 48送至GPU 71。
GPUIF 48在主总线11上将主存储器50向其提供的多边形限定信息和第二VPE 40向其提供的多边形限定信息送至GPU 71，对这两个信息进行判断，以避免可能的冲突。
GPU 71根据经GPUIF 48向其提供的多边形限定信息，在帧存储器72上画一幅图象。GPU 71能够采用帧存储器72作为纹理存储器，能够将象素图象存入帧存储器72中，作为被画的多边形的纹理。
主DMAC 46能够执行控制，如在与主总线11连接的电路上的DMA传递。此外，主DMAC 46响应于SBUSIF 13的状态进行控制，如在与副总线12连接的电路上进行DMA传递。
副CPU 80根据存储在ROM 83中的程序进行各种操作并只有在SBUSIF 13断开主总线11与副总线12的连接时，才在与副总线12连接的电路上执行诸如DMA传递的控制操作。
声音处理单元(SPU)76响应由副CPU 80或DMAC 82向其提供的声音命令，从声音存储器77中读出语音数据，输出该语音数据，作为音频输出。
通信控制单元(ATM)15与例如公共网连接，在公共网上交换数据。
现在参考图3描述本发明实施例的常规处理操作。
图3示出对整数常规数据进行整数处理的数据总线。
在该图中，由DMAC 14的直接存储器存取(DMA)将整数常规数据52传送到主CPU 20中的暂时存储器(SPR)24。利用CPU核心21的并行计算机制的单个指令流多个数据流(SIMD)，用SPR24作为工作区，使被传送的数据经受常规处理和非常规处理。由DMA再次将经过处理的数据传送至专用装置，如主存储器50或GPU 71。通过拉长本情况中突发性数据串头的长度，使高速传送变为可能，因此能够在比使用通常高速缓冲存储机制时更高的速度下进行处理。
图4和图5示出整数和浮动小数点数据的浮动小数点处理数据通路。首先将常规数据分为常规处理和非常规处理两类，并设定为常规DMA通道或非常规DMA处理。
如图4所示，在对常规数据进行常规处理的DMA通道中，由DMAC14经过作为数据扩展机制的数据包引擎(PKE)45将主存储器50中的常规数据53以短脉冲串传送和扩展到浮动小数点矢量处理器(VPE)40中的高速内部存储器(VU-MEM)44。主存储器50中的常规处理程序54也被传送到微存储器(microMEM)41作扩展。利用VPE40的浮动小数点矢量命令在VU-MEM 44上对VU-MEM44上被传送和扩展的数据进行常规处理。至于微程序，微存储器(microMEM)41上的常驻程序或者由DMA从主存储器50以突发形式传送到微存储器(microMEM)41的非常驻程序及其有关数据，由被传送数据中的标记命令的程序启动命令(Program Start)启动。利用与主CPU 20中暂时存储器(SPR)24连接的DMA通道把未经常规处理的数据部分从存储器(VU-MEM)44中传出，在SPR24上与主CPU 20和处理器27，30一起进行常规处理。
如图5所示，对常规数据进行常规处理的DMA通道上，主存储器50中的常规数据55由数据包引擎(PKE)35以突发形式传送至内部高速存储器(VU-MEM)34，作为扩展的数据扩展机构。根据主CPU 20启动的microMEM 31的微程序或者根据利用VPE 30的浮动小数点矢量命令的协处理器命令，在存储器(VU-MEM)44上对存储器(VU-MEM)34传送和扩展的数据进行非常规处理。在本实施例中，在主CPU 20上将经过处理的数据分包并通过SPR24DMA传送至GPU71或主存储器50。
图6示出程序和数据的DMA数据包的例子。
参考图6，在DMA命令中，排列有数据包引擎PKE的PKE命令，作为数据扩展机制，接着是至DMAC 14的标记命令(DMA-tag)，然后是程序或数据的主要部分。PKE命令是数据传送或扩展至PKE或程序传送的命令或启动命令。在图6所示的例子中，PKE命令a是程序扩展命令，PKE命令b是数据扩展命令，PKE命令c是程序启动命令。
由CPU 20启动的DMA将按照数据包中的中间命令相联系的数据包依次传送至VPE中的PKE。PKE根据数据包中的PKE命令扩展数据包中数据到VPE中内部高速存储器(VU-MEM)，数据包中的程序被传送到内部高速存储器(VU-MEM)并启动VPE的微程序的启动。
图7示出采用DMA数据包的VPE 40编程的例子。在图7中，代码T1、T2......表示DMA数据包的传送序列。在这一序列中，DMA被传送到微存储器(microMEM)41或存储器(VU-MEM)44。在这些PKE命令中，PKE命令a至e分别表示设定矩阵((Matrix)的数据扩展命令、设定多边形顶点(Vertex)的数据扩展命令、常驻程序的启动命令(program Command)、程序转换命令、以及非常驻程序的启动命令(Program Start)。作为DMA数据包中DMA-Tag的DMC 14的中间命令，在图7的例子中示出了呼叫(call)、返回(ret)和参考(ref)。呼叫(call)命令以预定数目将接在标记之后的数据DMA传送出去，然后将接在包之后的下一地址推到DMA地址堆，执行由指定地址表示的下一中间命令。返回(ret)命令以指定数目将接在标记之后的数据DMA传送出去，然后从DMA地址堆发出一个地址，并执行由发出地址表示的中间命令。参考(ret)命令以指定数目将中间命令指定的地址的数据DMA传送出去，然后执行接在数据包之后的下一地址的中间命令。在图7所示的例子中，在将指定地址的数据传送出去之前，将接在中间命令之后的两个数据DMA传送出去
在图7的程序中，例如，由于程序启动的DMA-Tag的中间命令是呼叫，执行T2的标记命令ret，在T2(Matrix)数据的传送和扩展结束后，对T2(Vertex)数据进行转移和扩展。在由PKE命令c执行常驻程序后，控制进入到接在T1之后的T3的标记命令。在T10的DMA数据包中，由PKE命令d对包中的程序进行转移，在这之后，被转移的程序(非常驻程序)开始由PKE命令e执行。
参考图8，描述数据流动类型常规处理程序的示范编程序列，其中，包括数据、程序和程序启动命令的包由图7中所示的DMA中间命令连接。
在图8的第一步骤S1，程序员首先决定需要进行常规处理的处理数据的结构。在下一步S2，采用CPU 20，利用诸如C语言的常用编程语言对在步骤S1中已确定其结构的数据编写常规处理程序，对其操作进行检验，以验证程序是否正确运行。在下一步S3，通过用汇编语言对其进行描述，对C程序进行校正，采用CPU 20和浮动小数点矢量协处理器(VPE)30将该程序重写为另一程序，以便对程序运行进行验证。然后，程序员进入步骤S4，将数据转换为DMA数据包，把DMA传送的形式重写到内部高速存储器24(SPR)，以便对程序运行进行验证。在下一步骤S5，把从程序的常规数据到VPE30的经过扩展和传送的程序重写成数据扩展机制(PKE)的命令，新形成一个DMA数据包，以及利用PKE35扩展到VPE30中的高速内部存储器VU-MEM，由VPE30的微程序对处理形式进行重写，以便进行运行验证。在下一步骤S6，对于VPE40的处理，对程序进行重写，还将微程序转变为通过DMA中间命令与数据包连接的DMA数据包，形成数据流动型常规处理程序。在步骤S7，利用DMA中间命令在步骤S7对数据包的共同拥有和处理数据包的序列进行控制，通过所谓的调谐方式提高存储器效率或者降低数据或非常驻程序的转移量。
在本发明的上述实施例中，通过提供适合特定处理结构(如日常数据的常规处理或者通用非常规处理)的数据总线、数据转移系统、超高速缓冲存储机制和计算处理装置可实现对各种处理结构的有效处理。
特别是，能够有效地、灵活地对虚拟现实模拟语言(VRML)或游戏进行处理，对于这些语言和游戏，需要对大量数据进行处理和进行柔性处理，如三维图形的处理。
对于适合常规处理(如SIMD型命令)的矢量处理装置或计算处理器，通过利用适合于数据扩展功能的DMA传送、暂时存储器或封闭式高速存储器，就能实行大量突发性数据的传送，比通常的高速缓冲存储机制适用，更无利用率的浪费。还提供常规数据或非常规处理数据的数据总线，以便实现高速柔性处理。
本发明并不限于上述实施例。例如，本发明不仅可应用于FPU27、VPEs30和40的部分结构与主CPU 20连接的情况中。本发明还可应用于家用电视游戏机以外的其它各种装置中。

Claims (5)

1.一种信息处理装置，其特征在于它包括：
主处理器单元(20)，至少包括并行计算处理装置(21)、超高速缓冲存储装置(22，23)和直接存储器存取内部高速存储装置(24)，用于存储常规数据，所述常规数据包括用作数字信号处理并以流方式被存取的大容量数据；
主存储装置(50)，用于存储常规数据；
浮动小数点矢量处理单元(27)，所述浮动小数点矢量处理单元和所述主处理器单元形成第一协处理器，用于执行通用非常规处理；
第一浮动小数点矢量处理单元(30)，至少包括矢量处理装置(32，33)和直接存储器存取内部高速存储装置(34)，用于存储常规数据，所述常规数据包括用作数字信号处理并以流方式被存取的大容量数据，所述第一浮动小数点矢量处理单元和所述主处理器单元形成第二协处理器，用于执行常规数据的非常规处理；
第二浮动小数点矢量处理单元(40)，至少包括矢量处理装置(42，43)和直接存储器存取内部高速存储装置(44)，用于存储常规数据，所述常规数据包括用作数字信号处理并以流方式被存取的大容量数据，所述第二浮动小数点矢量处理单元中的所述直接存储器存取内部高速存储装置能够进行向所述主处理器单元的所述直接存储器存取内部高速存储装置的直接存储器存取传递和执行常规数据的常规处理；
直接存储器存取控制单元(14)，用于控制所述常规数据在所述主处理器单元的内部高速存储装置与所述主存储装置之间的直接存储器存取传递，或者所述浮动小数点矢量处理单元内的所述直接存储器存取内部高速存储装置与所述主存储装置之间的直接存储器存取传递；
主总线(11)，所述主处理器单元、所述主存储装置，所述直接存储器存取控制单元，所述第一和第二浮动小数点矢量处理单元经所述主总线相互连。
2.如权利要求1的信息处理装置，其特征在于，所述常规数据包括MPEG数据。
3.一种信息处理装置，其特征在于它包括：
主处理器单元，至少包括并行计算处理装置、超高速缓冲存储装置和直接存储器存取内部高速存储装置，用于存储常规数据，所述常规数据包括用作数字信号处理并以流方式被存取的大容量数据；
主存储装置，用于存储常规数据；
浮动小数点矢量处理单元，所述浮动小数点矢量处理单元和所述主处理器单元形成第一协处理器，用于执行通用非常规处理；
第一浮动小数点矢量处理单元，至少包括矢量处理装置和直接存储器存取内部高速存储装置，用于存储常规数据，所述常规数据包括用作数字信号处理并以流方式被存取的大容量数据，所述第一浮动小数点矢量处理单元和所述主处理器单元形成第二协处理器，用于执行常规数据的非常规处理；
第二浮动小数点矢量处理单元，至少包括矢量处理装置和直接存储器存取内部高速存储装置，用于存储常规数据，所述常规数据包括用作数字信号处理并以流方式被存取的大容量数据，所述第二浮动小数点矢量处理单元中的所述直接存储器存取内部高速存储装置能够进行向所述主处理器单元的所述直接存储器存取内部高速存储装置的直接存储器存取传递和执行常规数据的常规处理；
直接存储器存取控制单元，用于控制所述常规数据在所述主处理器单元的内部高速存储装置与所述主存储装置之间的直接存储器存取传递，或者所述浮动小数点矢量处理单元内的所述直接存储器存取内部高速存储装置与所述主存储装置之间的直接存储器存取传递；
主总线，所述主处理器单元、所述主存储装置，所述直接存储器存取控制单元，所述第一和第二浮动小数点矢量处理单元经所述主总线相互连；
副处理单元，用于根据存储在只读存储器中的程序执行各种操作并且只有在所述主总线与副总线的连接被断开时才执行控制操作；
副存储装置，用作副处理单元的主存储器，存储常规数据；
副直接存储器存取控制单元，用于控制在所述副处理单元与所述副存储装置之间的直接存储器存取；及
副总线，所述副处理单元、所述副存储装置和所述副直接存储器存取控制单元与之连接；
副总线接口，所述副总线接口使所述主总线和所述副总线互连。
4.如权利要求3所述信息处理装置，其特征在于，所述信息处理装置用在娱乐系统中，其中，一个输入单元和外部记录媒体的重现装置与所述副总线连接，所述输入单元至少包括一个连接端子，连接到一个驱动装置。
5.如权利要求3的信息处理装置，其特征在于，所述常规数据包括MPEG数据。
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