CN1203457A - 半导体器件及其制造方法 - Google Patents

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Abstract

在根据本发明的半导体器件中,通过不同方法在半导体器件的基片上形成两种或多种隔离氧化膜4和11,从而对应于在同一半导体基片1上形成的器件类型18、19和20。另外,根据本发明的制造半导体器件方法包含:第一隔离氧化膜形成过程;及第二隔离氧化膜形成过程。其中第一过程中包含有形成第一掩模层10及将其选择去除并选择氧化基片等步骤。

Description

半导体器件及其制造方法
本发明涉及CMOS(互补金属氧化物半导体)型的半导体器件,尤其是涉及这样一种CMOS型的半导体器件,其中在同一基片上形成DRAM(动态存机存取存储器)器件及逻辑器件,还涉及其生产方法。
最近,在寻求制造更小型化和快速LSI(大规模集成电路)的过程中,在双一固定DRAM逻辑技术中,DRAM器件及逻辑器件被形成在同一基片上。DRAM器件及逻辑器件被形成在同一基片上具有很多好处。这是因为大量的导线可形成在LSI内的DRAM器件与逻辑器件之间。换句话说,数据传输速度可被大大提高,例如可提高图形处理能力。为此,应用领域可扩展到用于图像处理的图形加速器。
一般而言,对于DRAM的半导体器件与用于逻辑部分的半导体器件的生产过程有很大的差别。即使当比较器件隔离的方法时,在DRAM器件与逻辑器件间也有不同之处。
通常地,如图4和图5中所示,对于选择氧化(下面指LOCOS1和LOCOS2)的方法被用在DRAM器件隔离中。这里,LOCOS为硅的局部氧化缩写。首先,参考图4对LOCOS1进行简单描述。
如图4(a)中所示,在P型半导体基片1上按顺序形成薄的氧化膜52和Si3N4膜53。
如图4(b)中所示,通过众所公知的光刻技术来选择地去除Si3N4膜53和薄氧化膜52。然后,使用Si3N4膜52作为掩膜,进行选择氧化,用于器件隔离目的的隔离氧化膜54被形成。接着,如图4(c)中所示,器件被隔离并通过去除Si3N4膜53及薄氧化膜52来完成LOCOS1。
在DRAM器件的尺寸缩减方面存在一些问题,当通过LOCOS-1形成隔离氧化膜54时,存在这样一些问题,即器件隔离区与器件形成区间的间隔由于众所周知的在氧化膜在横向上突出出来的鸟喙的存在无法被减小。为了克服此问题,并抑制氧化扩展到器件形成区,在实践中使用LOCOS-2,其中的多晶硅膜置于Si3N4下面,在此区域内鸟喙被吸收。下面将参考图5对LOCOS-2进行简要描述。
如图5(a)中所示,按顺序在P型半导体基片61上形成薄氧化膜65,多晶硅膜66及Si3N4膜67。
如图5(b)中所示,通过传统的光刻技术选择地去除Si3N4膜67,并用Si3N4膜67作为掩膜进行选择氧化,并形成隔离氧化膜68。接着,如图5(c)中所示形成隔离氧化膜,并通过去除Si3N4膜67、多晶硅膜65完成LOCOS-2。
同时,在传统上LOCOS-1及LOCOS-2已被用在逻辑器件的器件隔离中。伴随着栅极长度在半微米量级上的变化,已经引入了一种使用LOCOS-3的方法。在该方法中,跟着半导体基片的稍微预挖掘,已被挖的区域被选择氧化。LOCOS-3的目的是抑制作为氧化膜的结果导致的高度差。这是因为,在已形成隔离氧化膜的基片的表面内存在高度差的地方,并且在已覆上的光刻胶作为掩膜的地方,光刻胶膜的厚度不均匀。在这样形成的光刻胶厚不均匀的地方,在随后的光刻过程中形成的DRAM线的厚度及其它器件的厚度也不均匀。这被称为驻波效应。为此,已开始使用了一种可保证隔离氧化膜具有较小高度差的LOCOS-3方法。下面通过图6对LOCOS-3进行简单描述。
首先,如图6(a)中所示,在P-型半导体基片71上按顺序形成薄氧化膜79及Si3N4膜80。
如图6(b)中所示,Si3N4膜80、薄氧化膜79,半导体基片71的一部分被通过光刻选择去除到所需的深度。通过用Si3N4膜80作为掩膜,然后进行选择氧化,并形成隔离氧化膜81。接着,进行如图6(c)中所示的器件隔离,并通过去除Si3N4膜80和薄氧化膜79完成LOCOS-3。
如上所述,在LOCOS-1、LOCOS-2及LOCOS-3中,通过用来自选择氧化的隔离氧化膜来进行器件隔离。然而,通常地,LOCOS方法会伴随在半导体基片的表面上形成大的高度差,这是由于在选择氧化过程中所发生的体积膨胀的结果造成的。LOCOS-3的一个主要特点在于,对硅基片有一个通过光刻蚀的预挖刻,以防止产生这些大的高度差。
在上述所述的每一个现有技术的实例中,存在下面的一些缺点。也就是说,LOCOS-1和LOCOS-2适宜于DRAM器件的器件隔离。然后在用LOCOS-1或LOCOS-2形成大约半微米量级高度的逻辑器件的器件隔离的地方,就产生这样一个问题,即很难控制栅极的长度尺寸。这是因为无法控制光刻胶过程中的驻波效应。
因此,LOCOS-3适用于逻辑器件的器件隔离,当将LOCOS-3用于DRAM器件的器件隔离时,其问题在于,在对于半导体基片挖刻的结果会在半导体基片内产生缺陷,扩散层泄漏会增加。一般地,为子保存数据,在LSI中对于DRAM的扩散层泄漏设置得比逻辑器件低。为此,对于DRAM的LSI的性能在使用其中半导体基片被挖刻的LOCOS-3的方法中退化了。
另外,已用不同的生产技术设计和制造出了用于DRAM的LSI和用于逻辑的LSI。这些生产技术已经成熟,这里,有通过不同生产技术制成的不同的隔离氧化膜。更具体地,鸟喙结构的形状及延展有区别。为此,当通过其中一种方法(LOCOS-1或LOCOS-3)形成隔离氧化膜时,会使器件形成区的面积增大或减小。其特点在于,会产生LSI水平面和/或容量的上升或降低,已经完成的一种用于DRAM或逻辑部分的LSI变得不实用,而无其它限制。
在生产具有双固定DRAM/逻辑部分的LSI的情况下,为了更好地使用现有技术的用于DRAM及用于逻辑的各LSI设计,必须使用现有技术的用于DRAM及用于逻辑器件的设计规则。
在日本专利申请公开No.H3-262154中揭示了与本发明类似的技术。在该LSI中在同一基片上形成不同种类的隔离氧化膜。更具体地,其涉及一种用于制造Bi-CMOS型LSI的方法。在该公知的实例中,在双极晶体管及CMOS晶体管上形成不同厚度的隔离氧化膜。这里,用于形成隔离氧化膜的方法是一样的。
本发明的目的是为了解决由于在每个不同的生产过程在同一基片上形成DRAM及逻辑器件时所产生的问题。本发明的另一个目的是解决当无其它限制地使用用于逻辑及DRAM的LSI的有价值的设计时所产生的问题。
本发明的另一个目的在于消除当在同一基片上形成不同种类的器件时彼此间所产生的影响,并提供一种CMOS型半导体器件,其中在同一基片上形成DRAM器件及逻辑器件,并提供其制造方法。
为了实现上述目的,根据本发明的半导体器件是在对应于形成在同一半导体基片上的器件类型的同一基片上用不同方法在器件中形成两种或更多种的隔离氧化膜。
另外,根据本发明的用于生产半导体器件的方法包含:第一隔离氧化膜形成过程及第二隔离氧化膜形成过程。更具体地,在上述的第一隔离氧化膜形成过程中,接着在半导体基片上第一掩膜层的形成,逻辑器件的器件隔离区的上述第一掩膜层被选择地去除,且在该区域的半导体基片被选择氧化。因此,在第二隔离氧化膜形成过程中,在去除上述所余第一掩膜后,形成第二掩膜层,DRAM器件的器件隔离区的上述第二掩膜层然后被去除,并且如上所述,在该区域的半导体基片被选择氧化。
本发明可保证在基片上形成的器件类型所需的最优隔离氧化膜。换句话说,在逻辑器件形成区内的驻波效应很低,并可形成具有低水平面差的隔离氧化膜。为此,所形成的器件的栅极长度可以被稳定。另外,在DRAM器件的形成区内,通过用低扩散层泄漏的选择氧化来形成隔离氧化膜,并可防止DRAM品质的下降。
另外,使用本发明,因为用于器件隔离的隔离氧化膜是单独形成的,不会发生器件隔离面积的上升或减小。为此,在LSI容量及集成水平面也不会升高和/或降低。其结果,即使当制造双固定型的LSI时,也可无任何限制地使用传统的用于DRAM及LSI部分的设计原则,并能更好地使用现有技术的有价值的设计原则。
另外,通过在用于逻辑部分的隔离氧化膜与用于DRAM的隔离氧化膜之间形成预定的扩散层,并通过隔离氧化膜及扩散层覆盖住单元-晶体管-形成槽(cel l-transistor-foming well)周围的区域,对噪声敏感的DRAM器件用于防止逻辑器件的漏电流。为此,可防止DRAM器件的错误操作。
图1为根据本发明一实施例的按工序顺序的生产一种半导体器件的方法的截面示意图;
图2为根据本发明一实施例的按工序顺序的生产另一种半导体器件的方法的截面示意图;
图3为根据本发明一实施例的半导体器件的截面示意图;
图4为现有技术的一实例的截面示意图;
图5为现有技术的一实例的截面示意图;
图6为现有技术的一实例的截面示意图;
图7为本发明的半导体器件的生产工艺的流程。
下面参考附图对本发明的实施例进行描述。(实施例1)
图3为根据本发明的上面固定有DRAM器件与逻辑器件的LSI的截面示意图。
如图3中所示,在P-型半导体基片(Si基片)1的表面上的逻辑器件形成区26内形成具有低水平差(小于500)的隔离氧化膜11,从而抑制驻波效应。同时,在DRAM器件区28内形成用于DRAM的隔离氧化膜4和8。这里,用于逻辑器件的隔离氧化膜11的厚度和用于DRAM器件的隔离氧化膜4或8的厚度的范围为1500埃到3000埃。
为了电绝缘逻辑器件形成区26和DRAM器件区28,既不属于逻辑器件也不属于DRAM器件的扩散层被作为缓冲区27形成在隔离氧化膜11和隔离氧化膜4或8之间。
在已经形成隔离氧化膜11及隔离氧化膜4或8后,DRAM器件的P-槽14和N-槽以及逻辑器件的P-槽12及N-槽13被形成。
用同样的方法,在已经形成隔离氧化膜11及隔离氧化膜4或8后,在DRAM及逻辑器件的PMOS或NMOS的一个或两个MOS内形成沟道阻挡层15、16及17。标号29表示外围电路,30表示单元部分。
接着,形成DRAM器件的栅极19和20及逻辑器件的栅极18。然后形成夹层膜21,并形成存储单元部分的位线22及23。并用接头24及铝线25形成所需的电路。(实施例2)
下面参考附图对本发明第二实施例的半导体的制造方法进行详细描述。
在根据本发明第一实施例的半导体器件生产方法中,首先,如图1(a)中所示,在P-型半导体基片1上生长大约300埃的薄氧化膜9及大约2000埃的氮膜。然后,如同一图中所示逻辑器件的器件隔离区的氮膜10和薄氧化膜9用公知的光刻方法被选择地去除。接着,半导体基片1被挖刻到大约800埃的深度。接着,使用作为掩膜的氮膜,在大约1000℃的温度下,通过选择地氧化逻辑器件的器件隔离区的半导体基片1形成大约3000埃的隔离氧化膜11。
接着,去除留在半导体基片上的氮膜10和薄氧化膜9。此后,如图1(b)中所示,在P-型半导体基片上形成大约100埃的薄氧化膜2和大约1500埃的氮膜3。此后,如同一图中所示,选择去除DRAM器件的器件隔离区的氮膜3和薄氧化膜2。接着,用氮膜3作为掩膜,在大约1000℃的温度下,通过选择氧化DRAM器件的器件隔离区的半导体基片1形成大约2000埃厚的隔离氧化膜4。最后,当还留在半导体基片1上的氮膜3和薄氧化膜12被去除时,如图1(c)中所示,在P-型半导体基片1上形成两种器件隔离氧化膜4和11。
需注意的是,在图1所示的实施例中,给出一个实例,其中在形成逻辑器件的隔离氧化膜11后,形成DRAM器件的隔离氧化膜4。然而,同样地,在形成DRAM器件的隔离氧化膜4。然而,同样地,在形成DRAM器件的隔离氧化膜4后,形成逻辑器件的隔离氧化膜11。此外,也可用三种或更多种不同的方法形成隔离氧化膜。
在形成隔离氧化膜11和隔离氧化膜4后,形成DRAM和逻辑器件的槽和沟道阻挡物。其结果,如图1(d)中所示,通过分离DRAM器件形成区和逻辑器件形成区形成MOS晶体管。
最后,虽然未描述,形成存储单元结构后,通过金属线布线完成CMOS型LSI,其中DRAM和逻辑器件已经形成在同一半导体基片上。
(实施例3)
下面参考图2(a)到2(d)对根据本发明第三实施例的半导体器件的生产方法进行描述。
在根据本发明的半导体器件的生产方法中,首先,如图2(a)中所示,在P型半导体基片1上生长大约300埃的薄氧化膜9和大约2000埃的氮膜10,此后,如同一图中所示,通过所公知的光刻技术选择地去除逻辑器件的器件隔离区的氮膜10及薄氧化膜9。接着,半导体基片1被挖刻到大约800埃的深度。然后,用氮膜10作为掩膜,通过在大约1000℃的温度下选择地氧化逻辑器件的器件隔离区的半导体基片1形成大约为3000埃的隔离氧化膜11。
接着,将留在半导体基片1上的氮膜10和薄氧化膜9去除,此后,如图2(b)中所示,在P型半导体基片1上生长大约200埃的薄氧化膜5、大约500埃的多晶硅膜6和大约1800埃的氮膜7,此后,如同一图中所示,通过光刻选择地去除DRAM器件的器件隔离区的氮膜10。接着,氮膜10作为掩膜,通过在大约1000℃选择氧化多晶硅膜5和DRAM器件的器件隔离区的半导体基片1形成大约2000埃的隔离氧化膜8。当如图2(c)中所示,去除氮膜10,多晶硅膜9及留在半导体基片1上的薄氧化膜5,从而在P型半导体基片1上获得具有用于分离2种器件的氧化膜8和11的结构。
需要注意的是,在本实施例中,给出了一个实例,其中在形成逻辑器件的隔离氧化膜11后,形成DRAM器件的氧化膜8,但其同样的在形成DRAM器件的隔离氧化膜8后,形成逻辑器件的隔离氧化膜11。
在形成隔离氧化膜11和隔离氧化膜8后,如图1(d)中所示,通过DRAM及逻辑器件的沟道阻挡层和槽的形成,可在DRAM器件区和逻辑器件形成区内形成MOS晶体管。接着,虽然未作描绘,在形成存储单元结构后,通过进行金属线布线来完成CMOS型LSI,其中DRAM器件和逻辑器件形成在同一半导体基片上。
图7为本发明的半导体器件生产过程的流程图。
通过上述的本发明的描述,可以形成对于各器件类型所需的最优的隔离氧化膜。换句话说,在逻辑器件部分中,栅极长度可被稳定,可形成具有小的驻波效应的低台阶的隔离氧化膜。因此,在DRAM器件部分内,通过选择氧化方法可形成具有小的扩散层泄漏的隔离氧化膜,并可防止DRAM的品质的下降。其原因在于,逻辑和DRAM器件的各个隔离氧化膜是通过单独的工艺制成的。
另外,即使在双固定之后,也可无限制地使用DRAM及逻辑器件在双固定前的设计原则,并可很好利用在其中DRAM和逻辑器件被双固定的LSI的有价值的设计。其原因在于,由于逻辑和DRAM器件的隔离氧化膜是单独形成的,因此可避免引入器件隔离区的面积的增大或减小,且也不会增大或减小LSI容量和/或集成化的水平。
此外,通过使用本发明,可以减小来自逻辑器件的电流泄漏,并可防止对噪声敏感的DRAM器件的错误工作。其原因在于,由于扩散层是形成在逻辑器件的隔离氧化膜与DRAM器件的隔离氧化膜之间,围绕单元一晶体管一形成槽的区域被隔离氧化膜及扩散层所覆盖,由此可获得完全的器件隔离。
在不脱离本发明实质或基本特征的情况下,本发明也可有其它的具体形式。因此本发明的实施例是被看作是描述性的而非限定性,而本发明的范围仅由所附权利要求来限定而非前面的描述。因此在其范围内的改变及权利要求的等同的范围都含于本发明之中。
日本专利申请No.164492(1997年6月20日申请)的整个文件包括说明书,权利要求,附图及简述。

Claims (11)

1、一种半导体器件,其特征在于包含:
形成在同一半导体基片上的两种或更多种的半导体器件;及
对应每一半导体器件通过不同方法形成的两种或多种隔离氧化膜。
2、根据权利要求1所述的半导体器件,其特征在于所述半导体器件为DRAM器件及逻辑器件。
3、根据权利要求1所述的半导体器件,其特征在于在作为缓冲区的所述隔离氧化膜间形成预定的扩散层。
4、一种制造半导体器件的方法,包含:
第一隔离氧化膜形成过程;及
第二隔离氧化膜形成过程;其特征在于
所述第一隔离氧化膜形成过程包含如下步骤:
在所述基片上形成第一掩膜层;
选择地去除所述第一掩膜层,并部分地去除基片的表面中所述第一掩膜层已被去除的区域;及
通过选择氧化第一掩膜层已被去除的区域形成第一隔离氧化膜;及
所述第二隔离氧化膜形成过程包含如下步骤:
去除所述第一掩膜层;
在所述基片上形成第二掩膜层;
选择地去除所述第二掩膜层;及
通过选择地氧化其中第二掩膜层已被去除的区域形成第二隔离氧化膜。
5、根据权利要求4所述的半导体器件的生产方法,其特征在于在由所述第一隔离氧化膜已经分开的区域内形成逻辑器件,在由所述第二氧化膜已经分开的区域内形成DRAM器件。
6、根据权利要求4所述的半导体器件的生产方法,其特征在于第一掩膜层和第二掩膜层的形成还包含在基片的表面上形成氧化膜的步骤;并在所述的氧化膜上形成氮膜。
7、根据权利要求4所述的半导体器件的生产方法,其特征在于第一掩膜层和第二掩膜层的形成还包含如下步骤:在基片的表面上形成氧化膜;在所述氧化膜上形成多晶硅膜及在所述多晶硅膜表面上形成氮膜。
8、根据权利要求6所述的半导体器件的生产方法,其特征在于所述氮膜包含Si3N4
9、根据权利要求7所述的半导体器件的生产方法,其特征在于所述氮膜包含Si3N4
10、根据权利要求4所述的半导体器件的生产方法,其特征在于包含如下过程,其中所述第一隔离氧化膜形成过程包含如下步骤:在基片上形成第一掩膜层,其包含大约300埃厚的氧化膜及大约2000埃厚的氮膜;选择地去除所述第一掩膜层,并在其中所述第一掩膜层已被去除的区域内部分地去除大约800埃厚的基片的表面;在1000℃,通过选择氧化其中第一掩膜层已被去除的区域形成大约3000埃厚的第一隔离氧化膜;且所述第二隔离氧化膜形成过程包含如下过程:去除所述第一掩膜层;在基片上形成第二掩膜层,其包含大约100埃厚的氧化膜,及大约1500埃厚的氮膜;选择地去除所述第二掩膜层;并在1000℃通过选择氧化其中第二掩膜已被去除的区域形成大约2000埃厚的第二隔离氧化膜。
11、根据权利要求4所述的半导体器件的生产方法,其特征在于包含如下步骤:形成所述第一隔离氧化膜;在基片上形成第一掩膜层,其包含大约300埃厚的氧化膜和大约2000埃厚的氮膜;选择地去除所述第一掩膜层,并在所述第一掩膜层已被去除的区域去除大约800埃厚的基片表面;在1000℃,在第一掩膜层已被去除的区域内,通过选择氧化形成大约3000埃厚的第一隔离氧化膜;而所述第二隔离氧化膜形成过程包含如下步骤:去除所述第一掩膜层;在第二掩膜层的基片上顺序形成大约200埃厚的氧化膜,大约500埃厚的多晶硅膜,及大约1800埃厚的氮膜;选择地去除所述第二掩膜层;在1000℃,通过选择氧化第二掩膜层已被去除的区域形成大约2000埃厚的第二隔离氧化膜。
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