CN1206198A - 在加电期间控制电路响应的装置 - Google Patents

Abstract

本发明的电路包括有门控电路,它响应具有有效态和非有效态第一控制信号和第二外加控制信号。第一控制信号由电源电路产生,电源电路响应所用外加工作电压而产生“内部”工作电压,产生的第一控制信号在内部工作电压达到预定值时为有效态。门控电路的输出产生第三控制信号,在第一控制信号已处于并保持其有效态,且只当第二控制信号由非有效态变为有效态时,第三控制信号才能启动。门控电路防止芯片在加电时工作在非预期模式下。

Description

在加电期间控制电路响应的装置

本发明涉及在加电期间控制如存储器芯片等集成电路(ICs)或芯片。

加电(power-up)是指为使芯片工作而向芯片加电使之初始化。初始化过程是将芯片内部信号设置为初始逻辑电平。逻辑电平包括逻辑低或0，逻辑高或1。一般0相当于零电位，而1相当于芯片的工作电压V_DD。

一般来说，IC包括各种不同的工作模式，如正常和测试模式，或执行各种不同的功能。不同的芯片模式或功能由一个或多个外部控制信号控制。激励一个或多个此类控制信号可使芯片工作在一定的工作模式下或执行特定的功能。这些外部控制信号或系统电平信号由系统内其它ICs芯片产生。芯片的某些外部控制信号通常为有效的低电平信号。

事实上，无法预知某些外部控制信号是不是有效的低电平信号。例如，至少在系统电平，各个ICs不是同时加电的。当芯片加电时，芯片的内部信号被初始化并被置为指定电平。芯片就绪信号的发出意味着芯片已经初始化完毕并可以工作。典型地，当工作电压加至IC的各个子电路使之达到预定电平时，就会发出芯片就绪信号。

然而，系统内不同的芯片占用不同的加电时间。这样，就有可能一个(第一)芯片先于另一(第二)芯片发出就绪信号。例如，如果第二芯片为第一芯片产生外部控制信号，问题就发生了。因为当第一芯片的某些控制信号为有效的低电平时，第二芯片的不完全初始化会使第一芯片的外部控制信号处于有效和非预期状态。例如这会使IC无意中进入测试模式，取决于控制信号的起用。正如所属领域的技术人员所知道的，这样的结果不是人们所希望的，因为用户可能认为芯片正工作于正常模式。

传统的做法是，为保证IC工作于预定的或正常模式，控制信号会在IC进入正常工作模式前循环数个附加时间段。为解释上述问题，下面将说明在传统的动态随机存储器(DRAM)IC中如何会遇到这样的问题。

在以下的讨论中，包括对本发明的详细说明，附标“n”或“p”可附加于控制信号或作为它的首字母缩写。“n”表示当此信号为“低电平”(即有效的低)时为有效的，“p”指当此信号为“高电平”(即有效的高)时为有效的。

图1表示例如计算机系统的DRAM芯片7和存储控制器9。在系统加电期间，工作电压V_DD和地电位(GND)提供给包括控制器和存储芯片在内的各个电路。芯片内的升压激励电路(boost pump)60接收V_DD和GND并产生一个“提升”电压V_PP作为响应。V_PP，其幅度一般大于V_DD，被分配给芯片内各个子电路。另外，升压激励电路60提供一个CHRDYp信号。当V_PP到达所希望的电平时，升压激励电路产生一个有效的CHRDYp信号，表示各芯片已准备就绪可以工作了。

存储器芯片与控制器通过RASn、CASn和WEn信号相联系。这些信号来自控制器，并且连至存储器芯片作为外部控制信号，以支配存储器芯片的功能。具体地，RASn是存储器芯片的外部主控信号。这样，RASn需为有效的以便开始工作。例如，当行地址为有效时，使RASn降为低电平时，一次例行的记忆存取就开始了。当列地址被激励时，CASn降为低电平。存取操作或为读出或为写入，取决于WEn是高电平还是低电平。

RAS接口50接收RASn和CHRDYp信号作为输入，并提供一个输出RAS内部(RINTp)信号。RINTp是个内部信号，用以与CAS和WEn一起来控制各个子电路。正如所示那样，当CHRDYp和RASn都有效时，RINTp也是有效的。

存储器芯片也包括不同的工作模式，如正常和测试模式。测试模式使用户能测试存储器芯片。在测试模式中，如读和写等存储器存取操作与正常模式不同。设置测试模式译码器80用来控制芯片的工作模式。它接收RINTp、CASn和WEn信号，并产生输出信号TMp。有效的TMp信号使存储器芯片工作在测试模式下。由于RINTp来自RASn，它有效地起着确定芯片工作模式的作用。

在常规的DRAMs中，在加电期间会出现一个问题。当CHRDYp变有效时，若RASn、CASn和WEn信号也为有效的，则存储器芯片进入测试模式。由于RASn、CASn和WEn是有效的低电平信号，这种情况就很容易发生。例如，若控制器初始化的时间长于存储器芯片，当CHRDYp有效时，由于控制器还没有完全加电，RASn、CASn和WEn都是低电平的。在这种情况下就会引起存储器芯片无意中进入测试模式，使芯片工作状态改变。

因此，由上面的讨论可知，防止IC在加电期间无意进入非预期的模式是我们所希望的。

一个实施本发明的电路包括一个电源电路，它响应于外加工作电压，以产生内部工作电压及指示内部工作电压状态的第一控制电压。当内部工作电压达到预定值时，第一控制信号由非有效(inactive)状态变为有效(active)态。具有有效态和非有效态的第一控制信号和外部供给的第二控制信号被送至一个响应于这两个控制信号的门电路。这个门电路产生第三(内部)控制信号，该信号只有在如下情况才变为有效态，即第二控制信号为非有效态而第一控制信号为有效态，随后第二控制信号由其非有效态变为有效态而第一控制信号仍为有效态。

在本发明的一个实施例中，电源电路和门电路都是存储电路的一部分，存储电路包括排列成行和列的存储器单元列阵及选择存储器列阵的激励行的行译码器。译码器包括输入装置，用来接收待译码的地址信号，以选择存储器列阵的特定行。第三控制信号用来控制行译码器的可操作性，只有当第三控制信号为有效态时行译码器才被启动。

本发明的实施例也可包括预充电电路，它与行译码电路耦合，响应于非有效态的第三控制信号，将行译码器预充电并输出去激励状态信号。

在实施本发明的存储器电路中，外加行地址选通信号(RASn)被送至控制电路，而芯片就绪信号(CHRDYp)也送到控制电路。当为使存储器电路工作而产生的内部电压达到可工作的电平时，CHRDYp信号变为有效态。控制电路产生一输出信号，定义为内部行地址选通信号(RINTp)，用以控制行译码器，行译码器驱动存储译列阵的各个行。RTNTp信号只在以下情况下才成为有效态，即RASn信号为非有效而CHRDYp信号为有效时，然后RASn信号由非有效态变为有效态，而CHRDYp仍为有效态。这就保证了芯片在加电时不会工作在非预期的模式下。

在各附图中，同样的参考标记表示同样的元件；

图1是现有技术的存储器系统的部分的框图；

图2是本发明的控制电路的框图；

图3是实施本发明的控制电路的示意图；

图4A-B是依照本发明产生的控制信号的波形图。

本发明涉及一种控制电路，它控制集成电路(IC)在加电期间的响应。为便于讨论，在上下文中对本发明的描述是以存储器IC或芯片为例的，如随机存取存储器(RAMs)，包括动态RAMs(DRAMs)、静态RAMs(SRAMs)和同步DRAMs(SDRAMs)。然而，本发明也可应用于一般的ICs。

本发明的控制电路参见图2。控制电路用来控制芯片的加电，以产生所需的响应。如图所示，控制电路包括逻辑电路，它响应于内部和外部信号320和330而产生输出信号340。例如，内部信号是表示芯片加电的信号。外部信号是控制信号，表示对芯片的存取操作。此外，外部信号也是用来确定IC工作模式的信号。例如输出信号340是个内部控制信号，在有效时使芯片工作。

控制电路禁止IC在加电期间进入非预期的工作模式。在一个实施例中，当外部输入信号已是有效的，或是当内部信号成为有效态，外部输入信号大致同时成为有效态，控制电路则与外部信号无关，直至下次外部信号在非有效态后变为有效态时为止。事实上，在这种情况下控制电路的作用就是使外部控制信号即使是有效的也像是非有效的一样。

因此，当内部输入信号320变为有效态时，如果外部信号为有效态，控制电路则禁止输出信号340变为有效态。在外部信号转变为非有效态然又回到有效态后，输出信号变换为有效态。因此，在外部控制信号330变为有效态时或变为有效态后，如果内部信号320是有效的，输出信号变换至其有效态则被延迟一个外部控制信号周期。这就保证了产生外部控制信号的IC加电，并在接到准备工作的该信号时准备工作，从而防止IC进入非预期的工作模式。另一方面，当外部控制信号变为有效态时，若内部信号已是有效的，则输出信号340不等待的变换到有效态。在这种情况下，无需再等下一个外部控制信号周期，因为产生外部控制信号的IC已加电并准备就绪了。

在另一个实施例中，例如控制电路300取代了存储器芯片的RAS接口，如图1所示。当用作RAS接口时，内部信号320是加电或芯片就绪信号(CHRDYp)，而外部控制信号330是行地址选通信号(RASn)。响应于CHRDYp和RASn信号而产生的输出信号用作RINTp信号。这样，通过确保利用有效的CHRDYp和RASn使RINTp在去激励前是有效的，控制电路防止了芯片在非预期的模式下工作

参见图3，该图是一例示的控制电路300。例如这个控制电路用于如DRAM、SDRAM或SRAM等存储器芯片中。这个电路含有输入端91，“外”行地址选通输入信号(RASn)加到该端和输入端93，也记作CHRDYp的芯片就绪信号(p)加至此端。CHRDYp信号是有效的高信号(亦即，当它为有效态时，处于高态或高电平)。在加电期间当内部电压(如图1的升压激励电路60中的V_PP)达到足以保证电路可靠的工作的电平时，CHRDYp变为有效的。当内部电压幅度不足时，CHRDYp保持非有效态(低电平)。“外部”供给的行地址选通信号，也记作RASn，是有效的低信号(亦即，当它为有效态时，处于低态或低电平)。它是主控信号。在实施本发明的电路中，RASn是门控的以产生一个内部RAS信号，也表示为RINTp，它是有效的高电平信号，用于芯片内部。

如图3所示，反相器I1使RASn信号反相。在外部控制信号为有效的高电平的应用中，可不用反相器。触发器(FF)接收反相的RASn信号和CHRDYp信号。作为例子，触发器可以是设置-复位型触发器(R-S FF)。R-S FF由第一和第二与非门ND1和ND2组成。与非门ND1和ND2的一个输入端分别作为R-S FF的S和R端。反相器I1的输出送至S端，CHRDY信号则加至R端。ND1的输出OD1连(并反馈)至ND2的第二输入端，而ND2的输出OD2连(并反馈)至ND1的第二输入端。这样连接，使ND1和ND2交叉耦合形成设置-复位触发器。

ND2的输出OD2，也就是FF的输出，被用作GATE RASINTERNAL(GRINTp)信号。GRINTp信号加至双输入“或非”门NR1的第二输入端。RASn加至“或非”门NR1的一个输入端。NR1的输出，亦即控制电路的输出，是内部RINTp信号。正如下面所讨论的，响应于经受GRINTp信号的控制或门控的RASn信号产生RINTp。然后RINTp被分配给芯片7的各个电路，以使某个芯片工作。

与现有技术系统中产生RINTp的途径形成鲜明的对照，只当CHRDYp变为有效态而RASn是非有效的，RINTp才变为有效态。当CHRDYp变为有效态时，若RASn是有效的，RINTp则保持非有效态，直至RASn转变为非有效态然后又回到有效态为止。这就保证了存储器芯片不会进入非预期的工作模式。

控制电路用CHRDYp信号来产生一门控(控制)信号，记作GRINTp，它可用来使RINTp处于非有效态。当CHRDYp信号是非有效的(即，低电平)时，无论RASn信号是什么状态，ND2的输出，即GRINTp信号，都处于“高”态。当GRINTp为“高”态时，高电平信号加至NR1的输入端。这就使定义为RINTp信号的NR1的输出保持或被驱动至低电平，使RINTp处于其非有效态。因此，只要CHRDYp信号是非有效的(在其低态)，则RINTp也保持非有效态。

如上所述，在CHRDYp信号变为有效态(即，变为高态)后，RINTp只能成为有效的。而且，当CHRDY变为有效态时，RINTp的激励取决于RASn信号的条件或状态。

在加电期间当CHRDYp变为有效态(它的高态)时，外部RASn信号可以是：

(a)有效的(即，在其低态)，定义为第一种情况；

(b)非有效的(即，在其高态)，定义为第二种情况。

第一种情况

若在加电期间，当CHRDYp变为有效态时，RASn是有效的(低电平)，RINTp就会因来自CHRDYp信号的门控信号(GRINTp)而成为非有效的(保持低电平或驱动至低电平)。RINTp将保持非有效态，直至RASn由有效态变为非有效态，而后再由其非有效态(即，高电平)转变为有效态(即，低电平)。当RASn在保持非有效态后变为有效态(即，低电平)，而CHRDYp仍为高电平(有效态)时，RINTp将处于有效态。当RINTp被驱动至有效态(高电平)时，则开始第一DRAM循环。

现在检验一下控制电路对当CHRDYp信号变为有效态(即，高电平)时RAS成为有效态(低电平)情况作出的响应。当CHRDYp信号变为有效态(即，由“低”变为“高”)时，它以前的低态曾使ND2的输出OD2变为高电平。当CHRDYp变为高电平时，ND2的输出保持高电平。在RASn变为低电平，而CHRDYp由低电平变为高电平时，ND1的两个输入都是高电平，因而其输出OD1保持低电平。OD1的低电平加至ND2的输入端，使ND2的输出GRINTp保持高态，使得RINTp保持其低态(非有效)。

当RASn随后又达到其非有效态(即，高电平)时，I1的输出(即RASn的反相)变为低电平，使得ND1的输出OD1变为高电平。OD1加至ND2的一个输入端，而CHRDYp加至ND2的另一输入端。ND2的两个输入端现在都是高电平，其输出GRINTp则被驱动至低电平。这个低电平被反馈至ND1的一个输入端，这样保证了ND1的输出保持高电平。然而，由于RASn是高电平并加至NR1的一个输入端，NR1的输出保持低电平，因而RINTp保持其低电平(或非有效态)。此后，当RASn信号变为有效态(低电平)时，NR1的输出RINTp变为高电平。上述信号循环的图示见图4A。

参见图4A，注意到，在t₁时，当CHRDYp变为有效态(加电)时，若RASn已是有效的(低电平)，GRINTp信号将禁止从时间t₁到RASn变为非有效态的t₂产生RINTp。在t₂时，当RASn变为非有效态时，RINTp保持非有效态。在t₃时，RASn变为有效的低态，使得RINTp变为高电平。由于直至t₃时禁止产生有效的RINTp信号，就防止了存储器芯片无意中进入测试模式。

第二种情况

当CHRDYp在加电期间(或加电时)变为有效态(它的高电平态)，而RASn为非有效态(它的高电平态)时，CHRDYp信号的“高”状态使得门控信号GRINTp变为非有效态。正如所讨论的，有效的GRINTp信号限制RINTp成为有效的。这样，当RASn随后变为有效态时(低电平)，RINTp能够变换到其有效态(高电平)，使第一及其后所有的DRAM循环得以开始。

参见图3，假定在起始时CHRDYp信号是非有效的(即，低电平)，RASn信号也是非有效的(即，高电平)。在这种信号条件下，CHRDYp低电平信号加至ND1的一个输入端，使其输出(GRINTp)变为高电平。高电平的GRINTp信号和RASn高电平信号一起加至NR1的输入端。这两个高电平信号中无论哪一个都足以使NR1的输出(就是RINTp)变为低电平，使RINTp处于非有效态。若RASn为高电平，则I1的输出为低电平，并驱动ND1的输出成为高电平。因此，即使ND1和ND2是交叉耦合的，其输出都是高电平。

随后，当CHRDYp信号变为有效态(即，高电平)，而RAS信号保持非有效(即，高电平)时，ND2的两个输入都成为高电平，使得ND2的输出(GRINTp)变为低电平。这个低电平被反馈至ND1的一个输入端，使其输出成为高电平。

然后，ND2(低电平)的输出和ND1(高电平)的输出在ND1和ND2间交叉耦合。还应注意，当GRINTp变为低电平时，消除了禁止RINTp升高的条件。因此，在上述循环之后，当RASn变为有效态(即，低电平)时，NR1的两个输入端降为低电平，NR1的输出(即，RINTp)则升为高电平，这就是RINTp的有效(高电平)条件。所以，当RASn由高电平变为低电平时，NR1的输出RINTp成为高电平，启动DRAM的第一及以后的所有循环。这样，用图2的电路代替图1中的电路50，就可避免在非预期的模式下工作的问题。

概括一下控制电路，图3的RS-FF 410的输出被转为逻辑低，即非有效的GRINTp。一旦GRINTp为非有效态，当RASn又成为有效态时，通过“或非”门NOR1可使RINTp变为有效态。由此，RINTp反相地跟随RASn的变化。

已用DRAM对本发明作了说明。然而，应能理解，本发明也能用于SRAMs、SDRAMs或任何其他的存储器系统。而且，虽然本发明是用存储器芯片加以说明的，但对于任何在加电时需要预先确定某些信号顺序的电路，本发明显然都是有用的。再者，控制电路是参照某一特定实施例来描述的。当然，其它控制电路也可用来达到所需的逻辑功能。使用“或非”门构成的触发器只是作为例子。因此，本发明的范围并非由上述说明加以限定，而是由权利要求书及其等同物限定。

Claims (1)

1．一种存储器芯片，包括：

产生内部控制信号的控制电路，它包括：

接收第一输入信号的第一输入端，具有有效态和非有效态，有效态表示存储器芯片已准备就绪可以工作，非有效态表示存储器芯片还未就绪不能工作，

接收第二输入信号的第二输入端，具有有效态和非有效态，输入信号是个外部控制信号，在有效态时外部控制信号使存储器芯片开始工作，

传送输出信号的输出端，输出信号具有响应于第一和第二输入信号的有效态和非有效态，输出信号是内部控制信号，

其中当第一或第二输出信号为非有效态时，控制电路使输出信号处于非有效态，当第一信号为有效态接着第二信号也变为有效态时，控制电路使输出信号变为有效态。

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