CN1213538C - 锁相检测电路 - Google Patents

锁相检测电路 Download PDF

Info

Publication number
CN1213538C
CN1213538C CNB021060509A CN02106050A CN1213538C CN 1213538 C CN1213538 C CN 1213538C CN B021060509 A CNB021060509 A CN B021060509A CN 02106050 A CN02106050 A CN 02106050A CN 1213538 C CN1213538 C CN 1213538C
Authority
CN
China
Prior art keywords
counter
signal
circuit
output signal
phase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB021060509A
Other languages
English (en)
Other versions
CN1380749A (zh
Inventor
平井良能
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1380749A publication Critical patent/CN1380749A/zh
Application granted granted Critical
Publication of CN1213538C publication Critical patent/CN1213538C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Abstract

本发明提供一种用于对PLL电路的锁定检测时间和非锁定检测时间进行优化的锁相检测电路。该电路包括：计数器(21)和(22)，用于对输入至PLL电路(10)的鉴相器(11)的反馈信号和参考信号进行输入和计数；比较电路(23)，用于输入并比较计数器(21)和(22)的计数值，并且在当计数器(21)的计数值为第一数值且计数器(22)的计数值也为第一数值时输出处于有效状态的控制信号；计数器(24)，用于在当从比较电路(23)输出的控制信号有效时对反馈信号计数；以及确定电路(25)，用于在当计数器(24)的计数值达到第二数值时输出含有表示锁定状态的数值的输出信号。当计数器(21)的计数值为第一数值且计数器(22)的计数值不是第一数值时，比较电路(23)将计数器(24)复位。

Description

锁相检测电路
技术领域
本发明涉及一种锁相检测电路，更具体地说，本发明涉及一种带有计数器的锁相检测电路。
背景技术
近年来，人们已将注意力转移到一种利用计数器来检测锁相环(PLL)电路的锁相状态的锁相检测电路。例如，如图8所示，在日文出版的未决专利申请No.10-322200中揭示了一种锁相检测电路，该电路中含有：一计数周期发生电路，它可从一个输入参考信号中产生一个计数周期；一计数器，它可在计数周期内对PLL电路的输出信号进行计数；以及一个比较电路，它用于对计数值进行比较。
如图9所示，在现有技术的PLL电路130中，来自外部的一个输入参考信号RCLK(频率fR)137被分频器136分频，从而使其频率变成输入参考信号的1/M(频率fM)。M分频信号MCLK就作为鉴相器(或称相位比较器：phase comparator)131的两个输入信号之一的参考信号。鉴相器131的另一个输入信号是N分频信号NCLK(频率fN)，该信号是通过利用分频器135对来自PLL电路130的输出信号OCLK(频率fOUT)进行分频以产生1/N频率而获得的。鉴相器131输入作为参考信号和比较信号的与输入至PLL电路130的参考信号相对应的M分频信号以及与PLL电路130的输出信号相对应的N分频信号，检测两个信号之间的相位差，并且输出与相位差相对应的相位比较结果信号UP/DOWN。电荷泵132在鉴相器131的UP信号有效时对一电容(图中未示出；它可以是环路滤波器中的一个电容)进行充电，并且在DOWN信号有效时对该电容进行放电。当UP脉冲和DOWN脉冲都无效时，电荷泵132被关闭。环路滤波器133可将电荷泵132的输出信号修整平滑。其输出电压被提供作为压控振荡器(VCO)134的控制电压。VCO 134输出的信号改变了与环路滤波器133输出的直流电压相对应的振荡频率。该信号变成了从PLL电路130输出的信号OCLK。输出信号OCLK被输入至N分频器135。N分频信号NCLK(其中，输出信号OCLK的频率被分频为1/N)作为一个反馈信号被输入回鉴相器131。当M＝1和N＝1时，就不再需要M分频器和N分频器。可以存在一个不含有M分频器136或N分频器135的PLL电路。
计数周期发生电路142将输入参考信号137输入至PLL电路130，从而产生一个合成有其周期的预定倍数的脉宽的计数周期信号脉冲。输出信号计数器144利用此计数周期信号脉冲作为一个使能信号，并在此脉冲周期内对PLL电路130输出的输出信号138的信号波数(周期数)进行计数。计数值比较电路148中设定了一个基于计数周期信号脉冲的时长的设计值以及PLL电路130中的频率转换比的预定参考计数值。锁相确定电路146可通过输出信号计数器144中所测得的参考计数值与输出计数值之差而确定出集成PLL电路130的输入信号与输出信号之间的相位锁定状态。
在预定计数周期内利用一计数器对PLL电路的输出信号进行计数然后将其与一参考计数值进行比较以检测锁定/非锁定的锁相检测电路具有这样一个问题：检测锁定状态或非锁定状态的时间可能长于所需的时间。其原因如下。
在图8所示的现有技术的锁相检测电路内，在计数周期发生电路142中所生成的计数周期结束之前，计数值比较电路148不能对输出信号OCLK的波数的计数值与参考计数值进行比较，它只能在计数周期发生电路142中所生成的各个计数周期内确定锁定或非锁定状态。换句话说，用于确定锁定状态的计数器的比较操作只在各个计数周期内被执行。当锁定状态被改变成非锁定状态时，与锁定状态检测的情形相似，非锁定状态在计数周期之后被检测。按照这种方式，在现有技术的锁相检测电路中，一个计数器在同一计数周期上对输出信号进行计数以检测锁定或非锁定状态，这样，锁定检测时间和非锁定检测时间就不能被设定成一个最优值。
发明内容
本发明的一个目的是提供一种锁相检测电路，它能够优化PLL电路的锁定检测时间和非锁定检测时间。
为了实现本发明的上述目的，提供了一种用于锁相环电路的锁相检测电路，所述锁相环电路生成相位锁定于输入信号的输出信号，所述锁相检测电路包括：第一计数器，用于对所述输出信号进行计数；第二计数器，用于对所述输入信号进行计数；和通过多次检测第一事件而生成锁相检测信号的装置，在所述第一事件中，当所述第一计数器的计数值达到预定的第一值时，所述第二计数器的计数值为预定的第二值，其中，所述第一和第二计数器响应于所述第一计数器的计数值变为所述预定的第一值而被复位。
为了实现本发明的上述目的，还提供了一种用于锁相环电路的锁相检测电路，所述锁相环电路生成相位锁定于输入信号的输出信号，所述锁相检测电路包括：第一计数器，用于对所述输出信号进行计数；第二计数器，用于对所述输入信号进行计数；和通过多次检测第一事件而生成锁相检测信号的装置，在所述第一事件中，当所述第一计数器的计数值达到预定的第一值时，所述第二计数器的计数值为预定的第二值，其中，所述装置包括：第三计数器，用于响应所述第一事件而改变其计数值；确定电路，用于当所述第三计数器的所述计数值达到预定的第三值时生成所述锁相检测信号；计数器复位电路，用于对所述第一计数器、所述第二计数器和所述第三计数器进行复位，所述第一和第二计数器响应于所述第一计数器的所述计数值变为所述预定的第一值而被所述计数器复位电路复位，所述第三计数器响应于第二事件而被所述计数器复位电路复位，在所述第二事件中，当所述第一计数器的所述计数值达到所述预定的第一值时，所述第二计数器的所述计数值不为所述预定的第二值。
附图说明
图1为图示本发明的一个实施例的结构的方框图；
图2为图示本发明的一个实施例的操作时序的时序图；
图3为图示本发明一个实施例的一种锁相检测电路的一个例子的方框图；
图4为图示本发明另一个实施例的一种锁相检测电路的一个例子的方框图；
图5为图示图4所示确定电路的结构的一个例子的方框图；
图6是一个真值表，它用于帮助解释图4所示确定电路的操作；
图7为图示图3所示比较电路的结构的一个例子的方框图；
图8为图示现有技术的锁相确定电路的结构的方框图；
图9为图示现有技术的PLL电路的结构的一个例子的方框图；
具体实施方式
以下将对本发明的优选实施例进行说明。在本发明的优选实施例中，如图1所示，一种含有PLL电路(PLL电路输出具有与输入的参考信号相同的频率或者具有通过将该频率乘以N所获得的频率相同的频率的输出信号)的锁相检测电路包括：第一计数器21，它用于对通过将输出信号除以1或N的分频值而获得的信号(第一信号)进行计数；第二计数器22，它用于对参考信号(第二信号)进行计数；以及第三计数器24，它用于在第一计数器对第一信号计数至一预定第一数值且第二计数器对第二信号计数至一由第一数值和分频值所定义的第二数值时进行上升计数。当第三计数器24的计数值变成一个预定的第三数值时，一个确定电路25将确定出一个锁定状态。该状态在每个由第一计数器对第一信号进行计数至一预定第一数值的周期内得到更新。当第一计数器21对第一信号进行计数至第一数值并且第二计数器22对第二信号进行计数至一个不同于第二数值的数值时，非锁定状态被确定。在这种结构中，当第一信号和第二信号的频率相同时，第一和第二计数器中的第一数值和第二数值相等。
作为对本发明实施例的一个修改，当被用作输入至第一计数器21的第一信号时，PLL电路10的输出信号具有通过将参考信号(分频器15将PLL电路的信号除以N)的频率乘以N而获得的频率，用于对参考信号进行计数的第二计数器22的第二数值被设定成作为第一计数器的设定值的第一数值的1/N(假定N是分频值)。当第一计数器21数出K个第一信号(通过将参考信号的频率乘以N而获得)时，第二计数器22将数出K/N个参考信号。
以下将参考附图对本发明的一个实施例进行说明。参考图1，PLL电路10含有：一压控振荡器14，能够根据一个控制电压来改变和输出振荡频率；分频器15，用于对压控振荡器14的输出信号进行分频；鉴相器11，用于输入参考信号和经由分频器15分频的信号(反馈信号)，并且对这两个信号的相位进行比较；电荷泵12，它可根据鉴相器11的相位比较结果对一电容进行充电和放电，以产生一个与参考信号和反馈信号之间的相位差相对应的电压；以及滤波器13，它用于将与相差相对应的被提供作为压控振荡器14的控制电压的电压修整平滑。当分频器15的分频值为1时，可以不需要分频器15，并且压控振荡器14的输出被作为一个反馈信号输入至鉴相器11。
锁相检测电路20含有：一个第一输入端和一个第二输入端以及一个输出端，并且配备有一个第一计数器21和一个第二计数器22，它们用于将作为第一和第二信号的反馈信号和参考信号输入至鉴相器11的两个输入端，以便通过第一和第二输入端进行相位比较并且对第一和第二信号进行计数；比较电路23，它能够在当第一计数器21的计数值为一个预定的第一数值并且第二计数器22的计数值为此第一数值时，输出一个处于第一种逻辑状态下的信号；第三计数器24，当从比较电路23输出的信号处于第一种逻辑状态时，第三计数器被允许进行计数(计数操作允许)以对反馈信号进行计数；以及确定电路25，它能够在当第三计数器24的计数值与一预定的第二数值一致时输出一个表示锁定状态的信号。
当第一计数器21的计数值为一预定的第一数值(＝NA)并且第二计数器22的计数值也为此第一数值(＝NA)时(见图2)，用于对反馈信号进行计数的第三计数器24开始向上计数。当第三计数器24的计数值到达一个预定的第二数值时，确定电路25将输出一个表示锁定状态的信号。
当第一计数器21的计数值到达一个预定的第一数值并且第二计数器22的计数值与上述第一数值不同时，确定电路25将输出一个表示非锁定状态的信号。作为一个实现这种控制的逻辑的例子，当第一计数器21的计数值到达一个预定的第一数值并且第二计数器22的计数值不是此第一数值时，比较电路23将执行控制以使第三计数器24复位。当第三计数器24的计数值被复位至0时，确定电路25可以输出一个含有表示非锁定状态的数值的确定信号。
在本发明的一个实施例中，非锁定状态在第一计数器21对输入的反馈信号计数至一个第一数值的周期内被检测出来，而锁定状态则在通过将第一数值与第二数值相乘而获得的数值的多个周期中的一周期内(多个反馈信号的周期)被检测出来。
为了对本发明的实施例进行更加详细的说明，以下将对一个应用了本发明思想的实施例进行说明。图1为图示本发明一个实施例的结构的方框图。图1中，PLL电路10含有：鉴相器(PC)11；电荷泵12，它能够根据从鉴相器11输出的UP信号和DOWN信号，对提供给一电容(图中未示出)的充电和放电电流进行控制；环路滤波器13，它含有一个低通滤波器，用于将上述电容的端电压修整平滑；压控振荡器(VCO)14，它用于输入作为控制电压的环路滤波器13的输出电压以根据控制电压值来改变振荡频率；以及分频器(DIV)15，它用于对压控振荡器14的输出频率进行分频。鉴相器11对输入参考信号(以下称为“参考信号”)与来自分频器15的分频输出信号(以下称为“反馈信号)之间的相位进行比较。当分频值为1时，可以不需要分频器15。如参考图9所述的那样，在PLL电路中，可利用分频器将输入参考信号除以M以对所述输入信号进行分频，然后，分频信号被提供给鉴相器(M＝1和N＝1是允许的)。压控振荡器也可以是电流控制振荡器。
在本发明的一个实施例中，锁相检测电路20将从两个输入端输入的参考信号和反馈信号输入到鉴相器11，该鉴相器用于锁相确定以从输出端输出锁相检测信号，而且该电路还含有第一、第二和第三计数器21、22和24，比较电路23，以及确定电路25。
第一计数器21在输入反馈信号的上升沿上开始向上计数。第二计数器22在输入参考信号的上升沿上开始向上计数。
比较电路23用于输入和比较第一计数器21的计数值与第二计数器22的计数值，它允许一个输出信号在当第一计数器21的计数值为一个预设值“NA”并且当第二计数器22的计数值也为此设定值“NA”时处于有效状态。
比较电路23允许一个输出至第三计数器24的输出信号在当第一计数器21的计数值与预设值“NA”不一致或者当第二计数器22的计数值与此设定值“NA”不一致时处于无效状态。
当第一计数器21的计数值达到设定值“NA”时，比较电路23使第一计数器21和第二计数器22复位。第一计数器21和第二计数器22允许各个计数值为零。
当比较电路23的输出信号处于有效状态时，第三计数器24被允许计数(允许计数)并且在输入反馈信号的上升沿上开始计数。当比较电路23的输出信号处于无效状态时，第三计数器24不被允许计数(不允许计数)并且不能对反馈信号执行计数操作。
确定电路25对第三计数器24的计数值与一个预设值“C”进行比较，并且当两者相互一致时，允许锁相检测信号处于有效状态。
当从确定电路25输出的输出信号含有一个表示锁定状态的数值时，第三计数器24停止对输入反馈信号的计数操作并且保持数值“C”以作为输出的计数值。
当第一计数器21的计数值达到设定值“NA”并且第二计数器22的计数值不是“NA”时，比较电路23使第三计数器24复位。第三计数器24的计数值为0。第三计数器24的计数值和数值“C”相互不一致。确定电路25输出含有一个表示非锁定状态的数值的输出信号。
计数器21和计数器22的计数值被改变为1、2、3、…、NA-1。它们所用的各个时间都是“NA”，第三计数器24按照1、2、3、…、C-1的顺序向上计数。第一计数器21和第二计数器22对反馈信号连续计数NA×C个周期(当反馈信号的周期为tCK时，它对应于tCK×NA×C)。确定电路25允许锁相检测信号处于有效状态(即，锁定状态)。对数值NA和C来说，可以采用16和256、256和8等的优化组合，而且可以根据PLL电路和应用系统的频带来适当地设定它们。
在锁相检测之前，第一至第三计数器21、22和24的计数值的变化如下。
计数器21 22计数器24
1、2、…、    NA    1
1、2、…、    NA    2
…、…、…、  NA    …
1、2、…、    NA    C
第一计数器21和第三计数器24总共对反馈信号计数NA×C个周期。当确定电路25输出一个处于有效状态的锁相检测信号时，第一计数器21从计数值＝0开始对反馈信号计数。当此计数值达到“NA”并且第二计数器22的计数值为“NA”时，确定电路25继续保持这个处于有效状态的锁相检测信号。
确定电路25含有一个逻辑与(AND)电路，它含有多个并行排列的逻辑与检测电路以用于对第三计数器24的计数值与数值“C”(二进制显示数据)的各个数位进行一致性检测并且输出逻辑与检测电路的输出的逻辑积以作为一个锁相检测信号。
作为对图1所示实施例的修改，当PLL电路的输出信号频率为参考信号频率的N倍(乘以N)并且分频器15的分频值为“N”时，PLL电路的输出信号被作为第一信号输入至第一计数器21并且参考信号被输入至第二计数器22。当第一计数器21对第一信号计数“NA×N”次并且第二计数器22对参考信号计数“N”次时，比较电路23允许输出信号为有效状态。第三计数器24被允许处于可计数状态。第三计数器24对第一信号进行计数。当第三计数器24的计数值达到“C”时，确定电路25输出一个表示锁定状态的信号。
图3为图示图1所示锁相检测电路20的结构的一个具体例子的方框图。在图3中，与图1相同的单元由相同的参考标记表示。
用于在反馈输入至PLL电路(图1中的标记10)的鉴相器(图1中的标记11)的一个输入端之中的反馈信号的上升沿上执行计数操作的第一计数器21的计数值和保存有一个预设值NA的寄存器233的数值被输入至一个第一比较电路231进行比较。
用于在输入至PLL电路的鉴相器(图1中的标记11)的另一个输入端之中的参考信号的上升沿上执行计数操作的第二计数器22的计数值和寄存器233的数值被输入至一个第二比较电路232进行比较。
第一比较器231和第二比较器232由图7所示的电路构成。它们含有：n个并行排列的一致性检测电路(异或电路)311至31n，这些电路用于对图7所示寄存器33(对应于图3中的寄存器233)的n个数位与计数器的计数值的n个数位进行比较；以及一个AND电路32，它用于输出逻辑与检测电路(异或电路)31至31n的逻辑积以作为比较结果信号。当计数器的计数值与寄存器中的数值一致时，AND电路32将输出一个高电平信号。
第一比较电路231的输出信号被输入至起到计数器复位电路作用的第一AND电路26的第一输入端。输出信号与输入至第一AND电路26的第二输入端的反馈信号(反相)的逻辑与输出信号被输入到第一计数器21的复位端R和第二计数器22的复位端R。处于低电平的第一AND电路26的第二输入端被允许处于有效状态。当第一AND电路26的输出端输出一个高电平输出信号的情况下，当输入至其第二输入端的反馈信号为低电平时，则输入至其第一输入端的第一比较电路231的输出为高电平。在接收到来自第一AND电路26的高电平输出信号后，第一计数器21和第二计数器22被复位。
第一和第二比较电路231和232的输出信号(比较结果信号)被输入至第二AND电路27的第一和第二输入端。第二AND电路27的输出端与第三AND电路28的第二输入端相连。第三AND电路28的输出端与第三计数器24的计数使能端相连。处于低电平的第三AND电路28的第一输入端被允许处于有效状态。确定电路25的输出信号被输入至第一输入端。当输入至确定电路25第一输入端的输出信号为低电平(非锁定状态)并且输入至其第二输入端的信号为高电平时，第三AND电路28将输出高电平输出信号。相对于第三AND电路28的负逻辑输入端(如第一输入端)来说，通过利用一反相器对输入信号进行反相而获得的信号可被提供给正逻辑输入端，
当计数使能端处于高电平(有效状态)时，第三计数器24被允许处于计数操作允许状态，并且可在输入反馈信号的下降沿上执行向上计数操作。
确定电路25对输入的第三计数器的计数值与常数“C”进行比较，并且在当它们相互一致时从其输出端输出一个高电平的输出信号(图1中的锁相检测信号)。确定电路25的结构类似于图7所示的结构。图7中的寄存器33保存有常数C的二进制显示数据。图7中的逻辑与检测电路31被按照与计数器的位数相对应的位数并行排列。
图3中的第四AND电路29将从第一比较电路231输出的比较结果信号输入至其第一输入端，并且将从第二比较电路232输出的比较结果信号(反相信号)输入至其第二输入端。其输出端与第三计数器24的复位端相连。当输入至其第一输入端的第一比较电路231的比较结果信号为高电平且输入其第二输入端的第二比较电路232的比较结果信号为低电平时，第四AND电路29将为第三计数器24的复位端R提供一个高电平输出信号，并且使第三计数器24复位。
以下将对本发明一个实施例中所述的锁相检测电路的操作进行说明。图2的时序图用于帮助说明本发明一个实施例的操作。图2显示了两个周期的操作时序，在这两个周期中，第一计数器的计数值(计数值1)为用于复位的“NA”，并且第一计数器的计数值(计数值1)在下一个反馈信号周期内为“1”。
当反馈信号从低电平向高电平上升跃变时，第一计数器21执行向上计数操作。当参考信号从低电平向高电平上升跃变时，第二计数器22执行向上计数操作。
第一计数器的计数值(计数值1)在反馈信号的上升沿(图2中的时序tNA)上为“NA”。第一比较电路231的输出信号为高电平。当反馈信号处于图2所示时序中的低电平时，第一AND电路26允许将输出端处于高电平。用于将第一AND电路26的输出信号输入至复位端R的第一计数器21和第二计数器22被复位(在图2中的时序a之后并且在时序tNA+1之前)。各个计数值都为“0”(图2中未示出)。
在时序为tNA+1的反馈信号的上升沿上，第一计数器21向上计数并且其计数值为“1”。在参考信号的上升沿上，第二计数器22向上计数并且其计数值为“1”。
当第一和第二比较电路231和232的比较结果信号都为高电平时(第一和第二计数器21和22的计数值都为NA)，第二AND电路27的输出信号也处于高电平。当从确定电路25的输出端输出的信号(锁相检测信号)为低电平时，第三AND电路28的输出信号处于高电平。第三计数器24被允许处于计数使能状态，以在反馈信号下降跃变时进行向上计数。利用图2所示的时序(从反馈信号的高电平到低电平的下降时序)，第一和第二计数器21和22尚未被复位(即，慢于第一和第二计数器21和22被复位且各计数值均为零的时序ta)。第一和第二比较电路231和232的比较结果信号都处于高电平。第三计数器24被允许进入计数使能状态。在反馈信号的高电平到低电平的下降沿上，第三计数器24进行向上计数。
当第一比较电路231的比较结果信号为高电平(第一计数器21的计数值与“NA”一致)且第二比较电路232的比较结果信号为低电平(第二计数器22的计数值与“NA”不一致)时，第四AND电路29的输出信号处于高电平以对第三计数器24复位。第三计数器24的计数值为“0”。
在第三计数器24中，其中第一比较电路231的比较结果信号和第二比较结果信号都为高电平(第一计数器21的计数值与“NA”一致并且第二比较器22的计数值也与“NA”一致)的情况被连续重复预定的次数(C次)。当反馈信号从高电平向低电平下降跃变时，第三计数器24的计数值按照1、2、3、…、C-1的顺序向上计数。当第三计数器24的计数值为“C”时，确定电路25输出一个处于锁定状态的信号。在本实施例中，第一计数器21和第二计数器22是在反馈信号和参考信号的上升沿上执行计数操作的。第三计数器24则是在反馈信号的下降沿上执行计数操作的。第一计数器21、第二计数器22和第三计数器24的计数操作时序被相互错开。时序边缘得到保持，从而允许执行一个逻辑积不发生变化的稳定的操作，并且可以实现精确的锁定/非锁定检测。
在第三计数器24的计数值到达“C”之前，当第一计数器21对反馈信号计数至“NA”(第一比较电路231的输出为高电平)且作为参考信号的第二计数器22的计数值不是“NA”时，第三计数器24将被复位以从计数值“0”开始重新启动对反馈信号的计数操作。换句话说，当第一计数器21的计数值为“NA”、第二计数器22的计数值也为“NA”的情况被连续重复K次(K＜C)(第三计数器24的计数值按照1、…、K的顺序变化)。之后，当第一计数器21的计数值为“NA”并且第二计数器22的计数值不为“NA”时，第三计数器24被复位以使其计数值为“0”。在这种情况下，第三计数器24的计数值不等于“C”，并且确定电路25的输出信号处于低电平(非锁定状态)。非锁定状态可在反馈信号的各个NA周期内被检测到。
当确定电路25的输出信号处于高电平(锁定状态)时，第三AND电路28的输出信号处于低电平并且第三计数器24的计数使能端E也处于低电平(计数关闭状态)，此时，第三计数器24在反馈信号的下降沿上不执行向上计数操作。第一和第二计数器21和22以及第三计数器24被复位以初始化成开机状态。
以下将对本发明的第二实施例进行说明。图4为图示本发明第二实施例所述的一种锁相检测电路的结构的方框图。在本发明的第二实施例中，第一计数器21A、第二计数器22A和第三计数器24A先计数至预设值，然后输出一个处于表示一致的状态(例如，高电平)的输出信号(1位信号)。在这种结构中，不需要包括图3所示的第一比较电路231、第二比较电路232以及寄存器233在内的结构。作为第一计数器21A、第二计数器22A和第三计数器24A的输出信号，可以采用当到达计数值的上限值(设定值)时输出一个溢出信号的举措。
像在上述实施例中一样，第一AND电路26起到了计数器复位电路的作用。当第一计数器21A对反馈信号计数至数值“NA”时，第一计数器21A输出信号为高电平并且反馈信号为低电平，则输出信号被允许处于高电平。
用于将第一AND电路26的输出信号输入至复位端R的第一计数器21A和第二计数器22A接收到来自第一AND电路26的高电平输出信号并且被复位。各个计数值都为零。第一计数器21A和第二计数器22A的输出信号被允许处于低电平。当第一计数器21A和第二计数器22A的输出信号处于低电平时，第一AND电路26的输出为低电平。第一计数器21A和第二计数器22A以及第三计数器24A被复位以初始化成开机状态。
用于将第一和第二计数器21A和22A的输出信号输入至其第一和第二输入端的第二AND电路27的输出端上的信号被作为一个计数使能信号而与第三计数器24A的计数使能端E相连接。当第一和第二计数器21A和22A的输出信号处于高电平时，第二AND电路27将输出高电平以允许第三计数器24A进入计数使能状态。处于计数使能状态的第三计数器24A在输入反馈信号的下降沿上开始向上计数。当第三计数器24A计数至预定值“C”时，第三计数器24A输出一个高电平输出信号。第三计数器24A的计数使能状态即使在其中第一计数器21A对反馈信号计数至“NA”的最短周期内也有一次。此周期包括从反馈信号的高电平到低电平的下降时序。
在用于输入第一计数器21A的输出信号和第二计数器22A的输出信号(反相信号)的第三AND电路30中，当第一计数器21A的输出信号和第二计数器22A的输出信号分别处于高电平和低电平时，高电平的输出信号被从输出端输出，然后被提供给第三计数器24A的复位端R。复位端R处于高电平的第三计数器24A被复位，从而使其计数值为“0”，并且输出信号处于低电平。
确定电路25A从其输入端输入一个反馈信号(反相信号)、第三计数器24A的输出信号、第一计数器21A的输出信号以及第二计数器22A的输出信号以作为信号1、2、4和3，并且从其输出端输出一个表示锁定状态和非锁定状态的信号(图1中的锁相检测信号)。
以下将介绍实现确定电路25A功能的一个例子。确定电路25A在反馈信号(反相信号)1的上升沿(反馈信号的下降沿)上锁存输出一个具有一表示锁定状态的数值(高电平)的信号，当第一计数器21A的输出信号4为高电平时，第二计数器22A的输出信号3也处于高电平，并且第三计数器24A的输出信号2也处于高电平。
当第一计数器21A的输出信号4为高电平且第二计数器22A的输出信号3处于低电平时，确定电路25A在反馈信号(反相信号)1的上升沿(反馈信号的下降沿)上锁存输出一个具有一表示非锁定状态的数值(低电平)的信号。
当第一计数器21A的输出信号4为低电平时(即，第一计数器21A的计数值不是数值“NA”)，确定电路25A将保持状态(输出信号不改变)。
当第一计数器21A的输出信号4为高电平时(即，第一计数器21A的计数值是“NA”时)，确定电路25A将根据锁定/非锁定状态而更新其输出逻辑值，第三计数器24A的输出信号2为高电平、或者第二计数器22A的输出信号3处于低电平。例如，当第三计数器24A的输出信号2处于高电平并且第二计数器22A的输出信号3也处于高电平时，非锁定状态被转换成锁定状态。当第二计数器22A的输出信号3处于低电平时，它将变成非锁定状态。在本实施例中，当它在检测到锁定状态之后变成非锁定状态时，处于非锁定状态的信号将在反馈信号的“NA”周期的时间内被输出。
图5为图示图4中所示确定电路25A的结构的一个例子的方框图。参考图5，确定电路25A包括：AND电路251，它用于输入信号2和3；NOR电路252，它用于输入AND电路251的输出信号和信号4(反相信号)；选择器253，它用于从A和B输入端输入信号3和D型触发器254的反相输出Q、从选择信号端S输入NOR电路252的输出信号，根据选择信号端S的数值从输入至A和B输入端的信号当中选择一个信号，并且对该信号进行反相和输出；D型触发器254，它用于在反馈信号(反相)1的上升沿(反馈信号的下降沿)上对选择器253的输出的反相信号进行采样，并将其从输出端Q输出。
选择器253根据选择信号端S的数值而选取两个输入之一，并且(例如)含有一个第一3态反相器以及一个第二3态反相器，上述第一3态反相器的输入端与A端相连接，上述第二3态反相器的输入端则通过一个反相器而与B端相连接。第一和第二3态反相器的输出被连接在一起。一选择信号被输入至第二3态反相器的输出使能端上。通过用一反相器对选择信号进行反相而获得的一个信号被输入至第一3态反相器的输出使能端。当选择信号为低电平时，第一3态反相器被允许进入输入使能状态，而第二3态反相器则被允许进入高阻状态。当选择信号为高电平时，第二3态反相器被允许进入输入使能状态，而第一3态反相器则被允许进入高阻状态。
当第三计数器24A的输出信号2为低电平(当第三计数器24A的计数值与设定值“C”不一致时)并且第二计数器22A的输出信号3为高电平时，AND电路251将输出一个高电平信号。当第三计数器24A的输出信号2为高电平或者第二计数器22A的输出信号3为低电平时，AND电路251也将输出一个低电平信号。
当第一计数器21A的输出信号4为高电平(第一计数器21A对反馈信号计数至“NA”时)、并且AND电路251的输出信号为低电平时，NOR电路252将输出一个高电平信号，并将其提供给选择器253的选择信号端S。此时，选择器253选择并输出(反相输出)输入至B端的第二计数器22A的输出信号3(反相)。输入至选择器253的B端的信号被反相输入和反相输出。处于这种状态(同相状态)之下的输入信号被提供给D型触发器254的数据输入端D。
当第一计数器21A的输出信号4为低电平时(当第一计数器21A对反馈信号计数至NA时)，NOR电路252将输出一个低电平信号，并且将其提供给选择器253的选择信号端S。此时，选择器253选择A端来输出反相信号。通过对D型触发器254的反相输出QB进行反相而获得的信号被输入至D型触发器254的数据输入端D上。D型触发器254在反馈信号(反相)1的上升沿(反馈信号的下降沿)上对其数据输入端D上的信号进行采样，然后将采样信号从其非反相输出端Q上输出。因此，D型触发器254的输出端Q上的输出信号的逻辑值(确定电路25A的输出信号)不会被改变(在其被保持之前的状态)。
在AND电路251的输出信号为高电平时，即，第三计数器24A的输出信号2为低电平(当第三计数器24A的计数值变成“C”时)，并且当第二计数器22A的输出信号3为高电平时(当第二计数器22A的计数值为NA时)，NOR电路252输出一个低电平信号，并且该信号被提供给选择器253的选择信号端S。此时，选择器253选择A端来将通过对D型触发器254的反相输出QB进行反相而获得的信号输入至D型触发器254的数据输入端D。在这种情况下，D型触发器254的输出信号也不会被改变。
图6总结了确定电路25A的操作并给出了它的真值表。为了便于对图5所示的电路操作进行说明，在图6中，包含在第一行之内的一个信号组合被显示在以下的各行之中。图6将图5中的信号的高电平表示为逻辑“1”并且将图5中的信号的低电平表示为逻辑“0”。以下将参考图5和图6对本发明第二实施例的操作进行说明。
(1)当第一计数器21A的输出信号4为低电平(0)时，NOR电路252输出低电平(0)，并且选择器253选择A端进行输出。选择器253选择D型触发器254的反相输出QB输入至A端，并将其反相输出，然后将该反相输出的信号提供给D型触发器254的数据输入端D。D型触发器254在反馈信号(反相)1的上升沿上采样输出选择器253的输出信号。输出的Q值不被改变。D型触发器254保持住这种状态。
(2)当第二计数器22A的输出信号3处于低电平(0)时，AND电路251的输出信号为低电平。当第一计数器21A的输出信号4为高电平(1)并且第二计数器22A的输出信号3为低电平(0)时，图4中的AND电路30将为第三计数器24A的复位端R提供一个高电平信号，从而使第三计数器24A复位。
当第一计数器21A的输出信号4为高电平(1)时，第二计数器22A的输出信号3为低电平(0)，并且AND电路251的输出信号为低电平，NOR电路252将高电平(1)输出至选择器263的选择信号端S。其选择信号端S处于高电平的选择器253选择高电平作为输入至B端的第二计数器22A的输出信号3(反相)，并且将低电平(0)作为通过对同一信号进行反相所获得的信号而输出给D型触发器254的数据输入端D。D型触发器254在反馈信号(反相)1的上升沿上对数据输入端D上的信号进行采样，以从输出端Q输出低电平(非锁定状态)。
(3)当第二计数器22A的输出信号3为高电平(1)且第三计数器24A的输出信号2为低电平(0)时，AND电路251将输出高电平以作为其输出信号。此时，NOR电路252不是通过第一计数器21A的输出信号4的数值而输出低电平。选择器253选择并输出A端的信号。因此，用于在反馈信号(反相)1的上升时序上对数据输入端D上的信号进行锁存的D型触发器254不会改变状态。
(4)当第一计数器21A的输出信号4为低电平(0)时，第二计数器22A的输出信号3为高电平(1)，并且第三计数器24A的输出信号2为高电平(1)，用于输入第一计数器21A的输出信号4的NOR电路252输出低电平。选择器253选择并输出A端的信号。用于在反馈信号(反相)1的下降时序上对数据输入端D上的信号进行锁存的D型触发器254不会改变状态(保持状态)。
(5)当第一计数器21A的输出信号4为高电平(1)时，第二计数器22A的输出信号3为高电平(1)，并且第三计数器24A的输出信号2也为高电平(1)，AND电路251的输出信号被允许处于低电平，并且NOR电路252输出高电平。选择器253选择输入至B端的第二计数器22A的高电平输出信号，并且将其输出至D型触发器254的数据输入端D。D型触发器254在反馈信号(反相)的上升沿上对数据输入端D上的信号进行采样输出，从而输出一个高电平(锁定)的输出信号。
作为对图3和图4所示结构的一个修改，PLL电路的输出信号(通过将参考信号乘以N而获得的一个频率)被用作输入的反馈信号。反馈信号的频率为参考信号的“N”倍。当用于输入反馈信号的第一计数器21A对反馈信号计数至“NA×N”时，输出信号被允许处于高电平。当第二计数器22A对参考信号计数至“NA”时，输出信号被允许处于高电平。第三计数器24A被允许进入计数使能状态，并且第三计数器24A在反馈信号的下降沿上向上计数。当第三计数器24A计数至设定值“C”时，输出信号被允许处于高电平。
以上通过多个实施例对本发明进行了说明。但本发明并不仅限于这些实施例的结构，它可以包括各种可由熟练技术人员执行的处于本发明权利要求范围之内的更改和修正。
如上所述，本发明含有至少一个用于对反馈信号和参考信号进行计数的第一和第二计数器以及一个用于对第一和第二计数器中的设定值的符合次数进行计数的第三计数器。用于执行锁定确定的比较确定的次数不只是一次，而是按照第三计数器的设定值的倍数。当第一计数器的计数值是一个设定值并且第二计数器的计数值与此设定值不一致时，非锁定状态被快速检测出来。这样就可以缩短非锁定检测的时间。锁定状态和非锁定状态的各个检测周期也可得到优化设定。

Claims (6)

1.一种用于锁相环电路的锁相检测电路，所述锁相环电路生成相位锁定于输入信号的输出信号，所述锁相检测电路包括：
第一计数器，用于对所述输出信号进行计数；
第二计数器，用于对所述输入信号进行计数；和
通过多次检测第一事件而生成锁相检测信号的装置，在所述第一事件中，当所述第一计数器的计数值达到预定的第一值时，所述第二计数器的计数值为预定的第二值，
其中，所述第一和第二计数器响应于所述第一计数器的计数值变为所述预定的第一值而被复位。
2.如权利要求1所述的锁相检测电路，其中所述装置包括：
比较电路，用于响应所述第一事件而输出第三信号；
第三计数器，用于响应所述第三信号而改变其计数值；
确定电路，用于当所述第三计数器的所述计数值达到预定的第三值时生成所述锁相检测信号，
所述第三计数器响应于第二事件而被复位，在所述第二事件中，当所述第一计数器的所述计数值达到所述预定的第一值时，所述第二计数器的所述计数值不为所述预定的第二值。
3.如权利要求1所述的锁相检测电路，其中，所述装置包括：
第一比较电路，用于响应所述第一计数器的所述计数值，并且在此计数值与所述预定的第一值一致时，生成表示一致的状态的输出信号；
第二比较电路，用于响应所述第二计数器的所述计数值，并且在此计数值与所述预定的第二值一致时，生成表示一致的状态的输出信号；
第一复位电路，用于产生复位信号以复位所述第一和第二计数器；
第一逻辑电路，用于响应分别从所述第一和第二比较电路生成的输出信号，并且当这些输出信号都处于表示所述一致的状态时，生成处于第一逻辑状态的输出信号；
第二逻辑电路，用于响应所述锁相检测信号和所述第一逻辑电路的所述输出信号，并且在所述锁相检测信号不表示锁定状态且所述第一逻辑电路的所述输出信号处于所述第一逻辑状态时，生成处于所述第一逻辑状态的输出信号；
第三计数器，用于响应所述第二逻辑电路的所述输出信号，并且在所述第二逻辑电路的所述输出信号处于所述第一逻辑状态时被允许处于计数使能状态；
第二复位电路，用于在所述第一比较电路的所述输出信号处于表示一致的状态，并且所述第二比较电路的所述输出信号不处于表示一致的状态时，生成作为所述第二事件的信号以对所述第三计数器进行复位；
确定电路，用于响应所述第三计数器的计数值并在该计数值与所述预定的第三值一致时输出表示锁定状态的所述锁相检测信号，
所述预定的第一值与所述预定的第二值相同。
4.如权利要求1所述的锁相检测电路，其中，所述装置包括：
第一复位电路，用于产生信号以复位所述第一和第二计数器；
第一逻辑电路，用于响应所述第一和第二计数器的输出信号，并且在所述第一计数器的所述计数值与所述预定的第一值一致且所述第二计数器的所述计数值与所述预定的第二值一致时，生成处于第一逻辑状态的信号；
第三计数器，用于响应所述第三计数器的计数值达到预定的第三值而生成表示一致的输出信号；
第二复位电路，用于响应所述第一和第二计数器的所述输出信号，并且在所述第一计数器的所述计数值与所述预定的第一值一致而所述第二计数器的所述计数值与所述预定的第二值不一致时生成信号以复位所述第三计数器；和
确定电路，用于响应所述第一、第二和第三计数器的输出信号，在所述第一、第二和第三计数器的所述输出信号都处于表示所述一致的状态时，生成表示锁定状态的所述锁相检测信号，并且在所述第一计数器的所述输出信号处于表示所述一致的状态，且所述第二计数器的所述输出信号未处于所述一致的状态时，生成表示非锁定状态的所述锁相检测信号，
当所述第一信号的值达到所述预定的第一值时，所述第一计数器生成表示一致的输出信号，
当所述第二信号的值达到所述预定的第二值时，所述第二计数器生成表示一致的输出信号，以及
所述预定的第一值与所述预定的第二值相同。
5.如权利要求4所述的锁相检测电路，其中，所述确定电路响应所述第一计数器的未显示一致状态的所述输出信号而保持所述锁相检测信号的状态，并且在所述第三计数器的所述输出信号显示所述一致状态，或每次所述第一计数器的所述输出信号被允许显示所述一致状态而所述第二计数器的所述输出信号不显示所述一致状态时，所述确定电路具有更新所述锁相检测信号的值的装置。
6.一种用于锁相环电路的锁相检测电路，所述锁相环电路生成相位锁定于输入信号的输出信号，所述锁相检测电路包括：
第一计数器，用于对所述输出信号进行计数；
第二计数器，用于对所述输入信号进行计数；和
通过多次检测第一事件而生成锁相检测信号的装置，在所述第一事件中，当所述第一计数器的计数值达到预定的第一值时，所述第二计数器的计数值为预定的第二值，
其中，所述装置包括：
第三计数器，用于响应所述第一事件而改变其计数值；
确定电路，用于当所述第三计数器的所述计数值达到预定的第三值时生成所述锁相检测信号；
计数器复位电路，用于对所述第一计数器、所述第二计数器和所述第三计数器进行复位，所述第一和第二计数器响应于所述第一计数器的所述计数值变为所述预定的第一值而被所述计数器复位电路复位，所述第三计数器响应于第二事件而被所述计数器复位电路复位，在所述第二事件中，当所述第一计数器的所述计数值达到所述预定的第一值时，所述第二计数器的所述计数值不为所述预定的第二值。
CNB021060509A 2001-04-10 2002-04-10 锁相检测电路 Expired - Fee Related CN1213538C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001111297A JP4502165B2 (ja) 2001-04-10 2001-04-10 ロック検出回路
JP111297/2001 2001-04-10

Publications (2)

Publication Number Publication Date
CN1380749A CN1380749A (zh) 2002-11-20
CN1213538C true CN1213538C (zh) 2005-08-03

Family

ID=18962927

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021060509A Expired - Fee Related CN1213538C (zh) 2001-04-10 2002-04-10 锁相检测电路

Country Status (7)

Country Link
US (1) US6794944B2 (zh)
EP (1) EP1249936B1 (zh)
JP (1) JP4502165B2 (zh)
KR (1) KR100431485B1 (zh)
CN (1) CN1213538C (zh)
DE (1) DE60219989D1 (zh)
TW (1) TW574785B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1964195B (zh) * 2005-11-08 2011-04-06 汤姆森特许公司 可切换锁相环电路以及用于操作该电路的方法
CN101656536B (zh) * 2008-08-18 2012-06-20 中芯国际集成电路制造(上海)有限公司 锁相环及其锁定检测装置和方法
CN104660253A (zh) * 2013-11-22 2015-05-27 苏州普源精电科技有限公司 一种具有锁相环的测量装置

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7304942B1 (en) * 2002-11-15 2007-12-04 Cisco Technology, Inc. Methods and apparatus for maintaining statistic counters and updating a secondary counter storage via a queue for reducing or eliminating overflow of the counters
US7599287B2 (en) * 2002-11-15 2009-10-06 Cisco Technology, Inc. Tokens in token buckets maintained among primary and secondary storages
US6879195B2 (en) 2003-07-17 2005-04-12 Rambus, Inc. PLL lock detection circuit using edge detection
US6970047B1 (en) * 2003-07-28 2005-11-29 Lattice Semiconductor Corporation Programmable lock detector and corrector
KR100549868B1 (ko) * 2003-10-07 2006-02-06 삼성전자주식회사 락 검출기능을 구비한 위상동기루프 회로 및 위상동기루프회로의 락 검출방법
JP4652855B2 (ja) * 2005-03-16 2011-03-16 沖電気工業株式会社 クロック再生装置
US7157978B2 (en) * 2005-04-08 2007-01-02 Via Telecom Co., Ltd. Method and system for a lock detector for a phase-locked loop
US7268629B2 (en) * 2005-05-25 2007-09-11 Kabushiki Kaisha Toshiba System and method for lock detection of a phase-locked loop circuit
TWI328353B (en) 2005-06-14 2010-08-01 Via Tech Inc Digital lock detector for phase-locked loop
CN1697325B (zh) * 2005-06-24 2010-05-05 威盛电子股份有限公司 用于锁相环的数字锁定检测器
DE102005039352B4 (de) * 2005-08-19 2009-10-01 Infineon Technologies Ag Schaltungsanordnung zur Erfassung einer Einrastbedingung eines Phasenregelkreises und Verfahren zum Bestimmen eines eingerasteten Zustandes eines Phasenregelkreises
CN1980064B (zh) * 2005-11-29 2010-10-06 中芯国际集成电路制造(上海)有限公司 锁相环指示器
US8018845B2 (en) * 2006-01-25 2011-09-13 Cisco Technology, Inc Sampling rate-limited traffic
US8077611B2 (en) * 2006-07-27 2011-12-13 Cisco Technology, Inc. Multilevel coupled policer
CN101119179B (zh) * 2006-08-02 2010-06-09 扬智科技股份有限公司 传输系统
US20080036544A1 (en) * 2006-08-08 2008-02-14 Fucheng Wang Method for adjusting oscillator in phase-locked loop and related frequency synthesizer
US8487707B2 (en) 2006-08-08 2013-07-16 Mstar Semiconductor, Inc. Frequency synthesizer
TWI395410B (zh) * 2006-08-08 2013-05-01 Mstar Semiconductor Inc 調整鎖相迴路之振盪器的方法與相關之頻率合成器
CN1945977B (zh) * 2006-10-24 2011-01-12 威盛电子股份有限公司 锁相回路系统的锁定侦测电路及方法
US7649421B2 (en) * 2007-06-19 2010-01-19 Harris Stratex Networks Operating Corporation Quality of phase lock and loss of lock detector
US7532040B1 (en) * 2007-10-30 2009-05-12 International Business Machines Corporation Programmable sensitivity frequency coincidence detection circuit and method
CN101431331B (zh) * 2007-11-08 2011-03-23 中芯国际集成电路制造(上海)有限公司 一种锁相环的自校准方法及电路
CN101498761B (zh) * 2008-02-02 2011-11-16 北京芯慧同用微电子技术有限责任公司 锁相环系统的阶跃响应性能的测试方法
DE112009000703T5 (de) 2008-03-27 2011-02-17 Advantest Corp. Messvorrichtung, Parallelmessvorrichtung, Testvorrichtung, elektronische Anordnung
US8076979B2 (en) * 2008-04-04 2011-12-13 Freescale Semiconductor, Inc. Lock detection circuit for phase locked loop
KR100968460B1 (ko) * 2008-11-11 2010-07-07 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 ｄｌｌ 회로의 업데이트 제어 장치
US7971115B2 (en) 2009-01-31 2011-06-28 Xilinx, Inc. Method and apparatus for detecting and correcting errors in a parallel to serial circuit
US8140870B2 (en) * 2009-07-22 2012-03-20 Stmicroelectronics, Inc. PWM timer for power supply
CN103368563B (zh) * 2012-03-30 2016-08-31 安凯(广州)微电子技术有限公司 一种锁相环频率调谐装置及方法
US9077512B2 (en) * 2013-09-18 2015-07-07 Analog Devices, Inc. Lock detector for phase-locked loop
US9048847B2 (en) * 2013-09-24 2015-06-02 Analog Devices Global Apparatus and methods for synchronizing phase-locked loops
US9264054B1 (en) * 2014-01-30 2016-02-16 Marvell International Ltd. DLL lock detector
US9252788B1 (en) 2014-09-11 2016-02-02 International Business Machines Corporation Phase error detection in phase lock loop and delay lock loop devices
US9258000B1 (en) * 2014-09-23 2016-02-09 Infineon Technologies Ag Combined lock/out-of-lock detector for phase locked loops
US9979408B2 (en) 2016-05-05 2018-05-22 Analog Devices, Inc. Apparatus and methods for phase synchronization of phase-locked loops
KR102580637B1 (ko) * 2016-08-11 2023-09-19 엘지이노텍 주식회사 회로 불량 검출기 및 그를 포함하는 전기자동차 충전 제어기
CN108988848B (zh) * 2017-06-01 2022-08-23 张伟林 现有边沿式高阻型数字鉴相器输出端优化设计案
CN108039883B (zh) * 2017-11-21 2021-01-29 南京凌鸥创芯电子有限公司 一种锁相环输出时钟信号稳定度的检测方法及设备
US11082051B2 (en) 2018-05-11 2021-08-03 Analog Devices Global Unlimited Company Apparatus and methods for timing offset compensation in frequency synthesizers
JP2019204998A (ja) * 2018-05-21 2019-11-28 株式会社デンソー Ｐｌｌ回路
CN108712168B (zh) * 2018-07-26 2023-09-26 四川知微传感技术有限公司 一种适用于模拟锁相环的锁定检测电路
CN109343137B (zh) * 2018-11-08 2020-07-10 江苏师范大学 一种基于电容传感器的自由落体重力加速度测量装置
US10505553B1 (en) 2018-11-29 2019-12-10 International Business Machines Corporation Detecting the health of a phase loop lock
CN110061737B (zh) * 2019-04-26 2023-05-16 海光信息技术股份有限公司 相位锁定检测输出电路及全数字锁相环系统
CN110166047B (zh) * 2019-04-29 2020-11-24 潍坊歌尔微电子有限公司 一种锁相回路电路及数字运算系统
CN110635800B (zh) * 2019-09-20 2023-05-23 上海华力微电子有限公司 一种应用于锁相环的基于频率比较的锁定指示电路及方法
CN116915244B (zh) * 2023-09-08 2023-12-08 合肥智芯半导体有限公司 锁定检测电路和芯片设备

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03131122A (ja) * 1989-10-17 1991-06-04 Iwatsu Electric Co Ltd Ｐｌｌ周波数シンセサイザのロックアップ検知回路
US5126690A (en) * 1991-08-08 1992-06-30 International Business Machines Corporation Phase locked loop lock detector including loss of lock and gain of lock detectors
US5180933A (en) * 1991-11-26 1993-01-19 Honeywell Inc. Programmable digital out-of-lock detector
JPH05327488A (ja) * 1992-05-19 1993-12-10 Hitachi Ltd 位相同期回路における同期外れ検出回路
JPH06140928A (ja) * 1992-10-29 1994-05-20 Fujitsu Ltd ドリフト検出回路
US5394444A (en) * 1993-07-12 1995-02-28 Motorola, Inc. Lock detect circuit for detecting a lock condition in a phase locked loop and method therefor
US5400034A (en) * 1993-09-30 1995-03-21 Smith; Kimble J. Digital phase lock detector
JP3279812B2 (ja) * 1994-05-24 2002-04-30 三菱電機株式会社 Ｐｌｌ制御回路の暴走監視回路
US5656977A (en) * 1996-01-05 1997-08-12 International Business Machines Corporation Frequency-lock indicator circuit with frequency-only detection
KR100196506B1 (ko) * 1996-12-30 1999-06-15 김영환 고속 로킹을 위한 위상 동기 루프
KR100382328B1 (ko) * 1997-01-23 2003-12-18 산요 덴키 가부시키가이샤 Pll회로및위상록검출회로
JPH10322200A (ja) 1997-05-21 1998-12-04 Mitsubishi Electric Corp 位相ロック検出回路
JP2998703B2 (ja) * 1997-06-13 2000-01-11 日本電気株式会社 テスト回路
US5870002A (en) * 1997-06-23 1999-02-09 Exar Corporation Phase-frequency lock detector
JP4015254B2 (ja) * 1998-01-16 2007-11-28 富士通株式会社 ロック検出回路及びｐｌｌ周波数シンセサイザ
JPH11274922A (ja) * 1998-03-19 1999-10-08 Fujitsu Denso Ltd 位相同期回路
JPH11308098A (ja) * 1998-04-17 1999-11-05 Matsushita Electric Ind Co Ltd 同期検出装置
JP3523069B2 (ja) 1998-06-30 2004-04-26 株式会社東芝 遅延型位相同期回路
KR20000013403A (ko) * 1998-08-07 2000-03-06 윤종용 위상 동기 루프 회로의 위상 락 검출 회로
JP2001060867A (ja) * 1999-08-19 2001-03-06 Matsushita Electric Ind Co Ltd Ｐｌｌ回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1964195B (zh) * 2005-11-08 2011-04-06 汤姆森特许公司 可切换锁相环电路以及用于操作该电路的方法
CN101656536B (zh) * 2008-08-18 2012-06-20 中芯国际集成电路制造(上海)有限公司 锁相环及其锁定检测装置和方法
CN104660253A (zh) * 2013-11-22 2015-05-27 苏州普源精电科技有限公司 一种具有锁相环的测量装置
CN104660253B (zh) * 2013-11-22 2019-02-26 苏州普源精电科技有限公司 一种具有锁相环的测量装置

Also Published As

Publication number Publication date
JP4502165B2 (ja) 2010-07-14
CN1380749A (zh) 2002-11-20
JP2002314409A (ja) 2002-10-25
EP1249936A3 (en) 2005-04-13
TW574785B (en) 2004-02-01
DE60219989D1 (de) 2007-06-21
KR20020079571A (ko) 2002-10-19
EP1249936A2 (en) 2002-10-16
EP1249936B1 (en) 2007-05-09
US6794944B2 (en) 2004-09-21
US20020180540A1 (en) 2002-12-05
KR100431485B1 (ko) 2004-05-13

Similar Documents

Publication Publication Date Title
CN1213538C (zh) 锁相检测电路
CN107534444B (zh) 为锁相环生成可重构的小数分频频率
US8471614B2 (en) Digital phase locked loop system and method
CN102210101B (zh) 高速pll时钟乘法器
US8736317B2 (en) Frequency divider and phase locked loop including the same
EP2622741B1 (en) Reference clock sampling digital pll / fll
KR20090086155A (ko) 반도체 집적회로
US10439618B2 (en) By odd integer digital frequency divider circuit and method
Chen et al. A clock generator with cascaded dynamic frequency counting loops for wide multiplication range applications
CN101132176A (zh) 时钟乘法器以及具有该时钟乘法器的时钟发生器
CN104052471A (zh) 全数字锁相环和操作全数字锁相环的方法
CN101079632A (zh) 低抖动的扩频时钟发生器
FI105617B (fi) Kaksikertoiminen laskupiiri
CN1913420A (zh) 对称d型触发器和包含其的相位频率检测器
US7813466B2 (en) Jitter-free divider
CN1591246A (zh) 模拟电路自动调整系统
US20050275473A1 (en) PLL architecture
US20230275587A1 (en) Self-referenced delay cell-based time-to-digital converter
US20030131155A1 (en) Phase locked loop
CN1213537C (zh) 有在参考信号的中心检测相位误差的电路的同步电路
KR100954839B1 (ko) 프로그램 가능한 분주기 및 그 제어방법
US10469088B1 (en) Multi-GHZ fully synthesizable CMOS fractional divider
CN114787927A (zh) 基于存储单元环的时间数字转换器
JP3592998B2 (ja) 周波数逓倍回路
CN1945977A (zh) 锁相回路系统的锁定侦测电路及方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD.

Effective date: 20030424

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20030424

Address after: Kanagawa, Japan

Applicant after: NEC Corp.

Address before: Tokyo, Japan

Applicant before: NEC Corp.

C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER NAME: NEC CORP.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: NEC Corp.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050803

Termination date: 20140410