CN1215560C - 半导体存储器件 - Google Patents

半导体存储器件 Download PDF

Info

Publication number
CN1215560C
CN1215560C CNB021071845A CN02107184A CN1215560C CN 1215560 C CN1215560 C CN 1215560C CN B021071845 A CNB021071845 A CN B021071845A CN 02107184 A CN02107184 A CN 02107184A CN 1215560 C CN1215560 C CN 1215560C
Authority
CN
China
Prior art keywords
mentioned
grid
channel body
semiconductor layer
storage unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB021071845A
Other languages
English (en)
Other versions
CN1375874A (zh
Inventor
堀口文男
大泽隆
岩田佳久
山田敬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1375874A publication Critical patent/CN1375874A/zh
Application granted granted Critical
Publication of CN1215560C publication Critical patent/CN1215560C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4016—Memory devices with silicon-on-insulator cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

Abstract

半导体存储器件的各个MIS晶体管具备：半导体层(12)；在半导体层上形成的源区(15)；在半导体层上与上述源区分离开形成的漏区(14)，使源区和漏区之间的半导体层变成为浮置状态的沟道体；用来在沟道体上形成沟道的第1栅极(13)；用来借助于电容耦合控制沟道体电位的第2栅极(20)；和在沟道体的第2栅极一侧形成的高浓度区(21)，具有比沟道体的杂质浓度还高的杂质浓度。

Description

半导体存储器件
技术领域
本发明涉及把晶体管的沟道体用做存储节点，动态地进行数据存储的半导体存储器件。
背景技术
现有的DRAM(Dynamic Random Access Memory：动态随机存取存储器)由MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管和电容器构成存储单元。DRAM的微细化由于采用沟槽电容器构造或堆叠电容器构造而获得很大发展。现在，单位存储单元的大小(单元尺寸)，设最小加工尺寸为F，可以缩小到2F×4＝8F2的面积。即，最小加工尺寸F随着产品的世代更新一起变小，在一般把单元尺寸设为αF2时，系数α也随着产品的世代更新而变小，在F＝0.18微米的现在，已经实现了α＝8。
为了确保今后也与以往不变的单元尺寸或芯片尺寸的趋势，在F＜0.18微米的情况下，要求满足α＜8，而在F＜0.13微米的情况下，则要求满足α＜6，与微细加工一起如何小面积地形成单元尺寸成了一个大课题。为此，人们提出了把一个晶体管/一个电容器的存储单元作成为6F2或4F2的大小的种种方案。但是，存在着必须把晶体管作成为纵型这种技术上的困难或与相邻的存储单元间的电干扰会变大这样的问题，以及加工或膜生长等的制造技术上的困难，实用化是不容易的。
发明内容
于是，本发明的目的之一在于提供可以用简单的晶体管构造的存储单元存储数据的半导体存储器件。
为了实现上述目的，本发明的半导体存储器件具有用来构成存储单元(MC)的多个MIS晶体管，各MIS晶体管包括：
半导体层(12)；
在上述半导体层上形成的源区(15)；
在上述半导体层上与上述源区分离而形成的漏区(14)，上述源区与上述漏区之间的上述半导体层为浮置状态的沟道体；
用来在上述沟道体上形成沟道的第1栅极(13)；
用来通过电容耦合控制上述沟道体电位的第2栅极(20)；和
在上述沟道体的上述第2栅极一侧形成的高浓度区(21)，即具有比上述沟道体的杂质浓度还高的杂质浓度的高浓度区，
上述MIS晶体管存储把上述沟道体设定为第1电位的第1数据状态和把上述沟道体设定为第2电位的第2数据状态。
更好是，上述第1数据状态是采用使上述MIS晶体管进行五极管动作而在漏极结附近产生碰撞离子化来进行写入的状态，
上述第2数据状态是采用在通过来自上述第1栅极的电容耦合而提供规定电位的上述沟道体和上述漏区之间施加正向偏置来进行写入的状态。
更好是，上述第1栅极(13)和上述第2栅极(20)在结构上是彼此独立的。
更好是，上述多个MIS晶体管排列成矩阵，在第1方向上排列的MIS晶体管的漏区(14)连接在位线上，在第2方向上排列的MIS晶体管的第1栅极(13)连接在第1字线(WL1)上，上述MIS晶体管的源区(15)连接在固定电位上，在上述第2方向上排列的上述MIS晶体管的第2栅极(20)连接在第2字线(WL2)上，构成存储单元阵列。
更好是，上述多个MIS晶体管排列成矩阵，在第1方向上排列的MIS晶体管的漏区(14)连接在位线上，在第2方向上排列的MIS晶体管的第1栅极(13)连接在字线(WL)上，上述MIS晶体管的源区(15)连接在第1固定电位上，上述MIS晶体管的第2栅极(20)作为全部MIS晶体管的公共板极而连接在第2固定电位上，构成存储单元阵列。
更好是，上述半导体层(12)通过绝缘膜(11)隔离而形成在半导体衬底上，上述第1栅极(13)和上述第2栅极(20)分别形成在半导体层的上部和下部，其中，上述第1栅极(13)作为第1字线(WL1)而连续地配设在上述半导体层的上部，上述第2栅极(20)作为与上述第1字线平行的第2字线(WL2)而连续地配设在上述半导体层(12)的下部。
更好是，上述半导体层是形成在半导体衬底上的柱状半导体(30)，
上述第1栅极(13)被形成为与上述柱状半导体层的一个侧面相对，上述第2栅极(20)被形成为与上述柱状半导体层的和上述第1栅极相反一侧的侧面上形成的上述高浓度区(21)相对，上述漏区(14)形成在上述柱状半导体的上表面上，上述源区(15)形成在上述柱状半导体的下部。
更好是，上述第1栅极(13)对上述源区(15)的重叠量为正，对上述漏区(14)的重叠量为负。
更好是，上述第1栅极(13)对上述源区(15)的重叠量为正，对上述漏区(14)的重叠量为负。
更好是，上述半导体存储器件还包括：驱动上述第1栅极(13)和上述第2栅极(20)的驱动电路(WDDV2)，即用比上述第1栅极(13)还低的电位来同步驱动上述第2栅极(20)的驱动电路。
更好是，上述半导体存储器件还包括：用相同电位同步驱动上述第1栅极(13)和上述第2栅极(20)的驱动电路(WDDV1)。
更好是，上述第1栅极和上述第2栅极被构成为共同形成的公共栅极。
更好是，上述高浓度区(21)形成在上述沟道体中的上述公共栅极一侧表面的一部分上。
更好是，上述高浓度区(21)与上述源区(15)和上述漏区(14)连接。
更好是，上述高浓度区(21)与上述源区(15)和上述漏区(14)中的任意一方都不接连。
更好是，上述半导体层是形成在半导体衬底上的柱状半导体层(30)，
上述公共栅极被形成为使其包围上述柱状半导体层的周围，在上述柱状半导体层(30)的一个以上的侧面上形成上述高浓度区(21)，上述漏区(14)形成在上述柱状半导体的上表面上，上述源区(15)形成在上述柱状半导体的下部。
更好是，上述公共栅极(13、20)对上述源区(15)的重叠量为正，对上述漏区(14)的重叠量为负。
更好是，上述半导体层(12)是形成在半导体衬底上的凸型半导体层，
上述公共栅极(13)被形成为使其与上述凸型半导体层的上表面和两个侧面相对，在上述凸型半导体层的上述公共栅极相对的一个以上的侧面上形成有上述高浓度区(21)，夹着上述公共栅极而在上述凸型半导体层(12)上形成上述漏区(14)和源区(15)。
更好是，上述第1数据状态是通过由施加了负电位的上述第1栅极(13)感应出的漏极漏电流来进行写入的状态，上述第2数据状态是采用在通过来自上述第1栅极的电容耦合而施加了规定电位的上述半导体层与上述漏区之间施加正偏压来进行写入的状态。
另外，本发明的半导体存储器件，具有用来构成存储单元(MC)的多个MIS晶体管，各MIS晶体管包括：
半导体层(12)；
形成在上述半导体层上的源区(15)；
与上述源区分离开而形成在上述半导体层上的漏区(14)，上述源区与上述漏区之间的上述半导体层为浮置状态的沟道体；和
用来在上述沟道体上形成沟道的第1栅极(13)，
上述MIS晶体管在沟道电流从上述源区(15)向上述漏区(14)流动的情况下和在沟道电流从上述漏区(14)向上述源区(15)流动的情况下，即使在向上述第1栅极提供相同电位的情况下也具有不同的特性，而且，
上述MIS晶体管通过在漏极结附近产生碰撞离子化或者由上述第1栅极感应出的漏极漏电流，来存储把上述半导体层设定为第1电位的第1数据状态和使上述漏区与上述沟道体之间流动正向偏置电流来把上述半导体层设定为第2电位的第2数据状态。
更好是，上述第1栅极(13)对上述源区(15)的重叠量为正，对上述漏区(14)的重叠量为负。
更好是，上述MIS晶体管即使在给上述第1栅极(13)加上相同电位的情况下，从上述漏区(14)向上述源区(15)流动的沟道电流也比从上述源区(15)向上述漏区(14)流动的沟道电流多。
更好是，上述MIS晶体管除了上述第1栅极(13)之外，还包括用来通过电容耦合来控制上述沟道体的电位的第2栅极(20)。
更好是，上述MIS晶体管还包括：形成在上述沟道体中的上述第2栅极一侧的表面上且与上述沟道体为同一导电类型并且具有比上述半导体层还高的杂质浓度的高浓度区(21)。
另外，本发明的半导体存储器件，具有用来构成存储单元(MC)的多个MIS晶体管，各MIS晶体管包括：
半导体层(12)；
形成在上述半导体层上的源区(15)；
与上述源区分离开而形成在上述半导体层上的漏区(14)，上述源区与上述漏区之间的上述半导体层为浮置状态的沟道体；和
用来在上述沟道体上形成沟道的第1栅极(13)，
上述MIS晶体管通过给栅极(13)加上负电位而使感应出的漏极漏电流流动，据此来存储把上述半导体层设定为第1电位的第1数据状态和使上述漏区(14)与上述沟道体之间流动正向偏置电流而把上述沟道体设定为第2电位的第2数据状态。
本发明的第1方面(图19A)，是一种具有用来构成存储单元(MC)的多个MIS(Metal Insulator Semiconductor：金属绝缘半导体)晶体管的半导体存储器件，其特征在于：各MIS晶体管包括：
半导体层(12)；
在上述半导体层上形成的源区(15)；
在上述半导体层上与上述源区分离开形成的漏区(14)，使上述源区和上述漏区之间的上述半导体层变成为浮置状态的沟道体；
用来在上述沟道体上形成沟道的第1栅极(13)；
用来通过电容耦合控制上述沟道体电位的第2栅极(20)；
在上述沟道体的上述第2栅极一侧形成的高浓度区(21)，具有比上述沟道体的杂质浓度还高的杂质浓度，
上述MIS晶体管，存储把上述沟道体设定为第1电位的第1数据状态和把上述沟道体设定为第2电位的第2数据状态。
本发明的第2方面(图25A)，是一种具有用来构成存储单元(MC)的多个MIS晶体管的半导体存储器件，其特征在于：各MIS晶体管包括：
半导体层(12)；
在上述半导体层上形成的源区(15)；
在上述半导体层上与上述源区分离开形成的漏区(14)，使上述源区和上述漏区之间的上述半导体层变成为浮置状态的沟道体；
用来在上述沟道体上形成沟道的第1栅极(13)，
上述MIS晶体管，在沟道电流从上述源区(15)向上述漏区(14)流的情况，和沟道电流从上述漏区(14)向上述源区(15)流的情况下，即使在向上述第1栅极提供相同电位的情况下，也具有不同的特性，而且，
上述MIS晶体管，通过在漏极结附近产生碰撞离子化或者通过由上述第1栅极感应出来的漏极漏电流，存储把上述半导体层设定为第1电位的第1数据状态和在上述漏区与上述沟道体之间流以正向偏置电流把上述半导体层设定为第2电位的第2数据状态。
本发明的第3方面(图1+图3)，是一种具有用来构成存储单元(MC)的多个MIS晶体管的半导体存储器件，其特征在于：各MIS晶体管包括：
半导体层(12)；
在上述半导体层上形成的源区(15)；
在上述半导体层上与上述源区分离开形成的漏区(14)，使上述源区和上述漏区之间的上述半导体层变成为浮置状态的沟道体；
用来在上述沟道体上形成沟道的第1栅极(13)，
上述MIS晶体管，采用流动归因于给栅极(13)加上负电位而感应出来的漏极漏电流的办法，存储把上述半导体层设定为第1电位的第1数据状态和在上述漏区(14)与上述沟道体之间流以正向偏置电流把上述沟道体设定为第2电位的第2数据状态。
附图说明
图1的剖面图示出了根据本发明的基本概念得到的DRAM单元的基本构造。
图2是同上存储单元的等效电路。
图3是使用同上存储单元构成DRAM的存储单元阵列的情况下的布局。
图4A是图3的A-A’剖面图。
图4B是图3的B-B’剖面图。
图5示出了同上存储单元的字线电位和沟道体电位的关系。
图6是用来说明同上存储单元的读出方式的说明图。
图7是用来说明同上存储单元的另一读出方式的说明图。
图8示出了同上DRAM的‘1’数据读出/刷新的动作波形。
图9示出了同上DRAM的‘0’数据读出/刷新的动作波形。
图10示出了同上DRAM的‘1’数据读出/‘0’数据写入的动作波形。
图11示出了同上DRAM的‘0’数据读出/‘1’数据写入的动作波形。
图12示出了同上DRAM的另一读出方式的‘1’数据读出/刷新的动作波形。
图13示出了同上DRAM的另一读出方式的‘0’数据读出/刷新的动作波形。
图14示出了同上DRAM的另一读出方式的‘1’数据读出/‘0’数据写入的动作波形。
图15示出了同上DRAM的另一读出方式的‘0’数据读出/‘1’数据写入的动作波形。
图16示出了由同上DRAM单元的‘0’写入/读出的模拟得到的沟道体电位变化。
图17示出了由同上DRAM单元的‘1’写入/读出的模拟得到的沟道体电位变化。
图18示出了由同上模拟实施的‘0’、‘1’数据的读出时的漏极电流-栅极电压特性。
图19A的剖面图示出了实施例1的存储单元的构造。
图19B示出了把图19A所示的存储单元排列成矩阵的存储单元阵列的等效电路。
图19C示出了把图19A所示的存储单元排列成矩阵的布局。
图19D是图19C的A-A’剖面图。
图19E是图19C的B-B’剖面图。
图19F的斜视图示出了实施例1的存储单元的变形例。
图19G是图19F的A-A’剖面图。
图19H是图19F的B-B’剖面图。
图19I示出了把图19F所示的存储单元排列成矩阵的存储单元的布局。
图19J是图19I的A-A’剖面图。
图19K是图19I的B-B’剖面图。
图19L是图19I的C-C’剖面图。
图19M的斜视图示出了实施例1的存储单元的另一个变形例。
图19N是图19M的存储单元的B-B’剖面图。
图20的剖面图示出了实施例2的DRAM单元的构造。
图21是实施例3的存储单元阵列的平面图。
图22是图21的A-A’剖面图。
图23是实施例4的存储单元阵列的平面图。
图24是图23的A-A’剖面图。
图25A的剖面图示出了实施例5的存储单元的构造。
图25B的模式图示出的是在图25A所示的存储单元中，给漏区加上正电位，给栅极加上正电位，使源区接地的情况下的存储单元的状态。
图25C的模式图示出的是在图25A所示的存储单元中，给漏区加上负电位，给栅极加上正电位，使源区接地的情况下的存储单元的状态。
图26示出了同上实施例的存储单元的特性。
图27的剖面图示出了实施例6的存储单元的构造。
图28的剖面图示出了实施例6的存储单元的另外的构造。
图29A是SGT构造的存储单元使用栅极偏移构造的情况下的存储单元阵列的平面图(实施例6)。
图29B是图29A的存储单元阵列的A-A’剖面图。
图30A是在实施例3中，导入了栅极偏移构造的情况下的存储单元阵列的平面图(实施例6)。
图30B是图30A的存储单元阵列的A-A’剖面图。
图30C是在实施例4中，导入了栅极偏移构造的情况下的存储单元阵列的平面图(实施例6)。
图30D是图30C的存储单元阵列的A-A’剖面图。
图31的特性图示出了MISFET的GIDL电流。
图32是使用GIDL电流的‘1’写入/读出的动作波形图。
图33是实施例8的存储单元阵列的平面图。
图34A是图33的A-A’剖面图。
图34B是图33的B-B’剖面图。
图35A的波形图示出的是用不同的电位驱动第1棚极和第2栅极的情况下的存储单元的写入动作(实施例9)。
图35B的波形图示出的是用相同电位驱动第1栅极和第2栅极的情况下的存储单元的写入动作(实施例9)。
图35C示出了用来产生图35B的写入动作波形的字线驱动器和行译码器的电路构成的一个例子。
图35D示出了图35C所示的字线驱动器的变形例。
图35E示出了对于存储单元阵列配置上图35C或图35D所示的行译码器和字线驱动器的情况下的布局的一个例子(单侧配置)。
图35F示出了对于存储单元阵列配置上图35C或图35D所示的行译码器和字线驱动器的情况下的布局的一个例子(两侧配置)。
图35G示出了用来产生图35A的写入动作波形的字线驱动器和行译码器的电路构成的一个例子。
图35H示出了图35G所示的字线驱动器的变形例。
图35I示出了对于存储单元阵列配置上图35G或图35H所示的行译码器和字线驱动器的情况下的布局的一个例子(在对于由第1字线和第2字线构成的一对字线，左右交互地设置行译码器和字线驱动器器的情况)。
图35J示出了对于存储单元阵列配置上图35G或图35H所示的行译码器和字线驱动器的情况下的布局的一个例子(在一侧设置第1字线用的行译码器和字线驱动器，在另一侧设置第2字线的行译码器和字线驱动器的情况)。
图36K示出了在采用图35J所示的布局的情况下的第1字线用的行译码器和字线驱动器的电路构成的一个例子。
图36L示出了在采用图35J所示的布局的情况下的第2字线用的行译码器和字线驱动器的电路构成的一个例子。
图35M示出了图35K所示的字线驱动器的变形例。
具体实施方式
下面，参照附图来说明本发明的实施例。
[基本概念]
图1示出了后边要讲的各个实施例的DRAM的单位存储单元的基本剖面构造，图2示出了其等效电路。存储单元MC，由SOI(Silicon OnInsulator：硅绝缘)构造的n沟MIS晶体管构成，就是说，使用在硅衬底10上边作为绝缘膜形成硅氧化膜11，在该硅氧化膜11上边形成p型硅层12的SOI衬底。在该衬底的硅层12上边，中间存在着栅极氧化膜16地形成栅极电极13，在栅极电极13上自我匹配地形成n型源极、漏极扩散层14、15。
源极、漏极14、15被形成为深达底部的硅氧化膜11的深度。因此，由p型硅层12构成的沟道体，只要用氧化膜进行沟道方向(与图的纸面垂直的方向)的隔离，就会变成为底面和沟道宽度方向的侧面就可以彼此隔离，沟道长度方向进行pn结隔离的浮置状态。
在使该存储单元MC进行矩阵排列的情况下，栅极13连接在字线WL上，源极15连接在固定电位线(接地电位线)上，漏极14则连接在位线BL上。
图3示出了存储单元阵列的布局，图4A、4B分别示出了图3的A-A’、B-B’剖面图。p型硅层12，通过硅氧化膜21的填埋，被形成为网格状。就是说，被排列为使共有漏极的2个晶体管的区域在字线WL方向上用硅氧化膜22进行器件隔离。或者也可以采用对硅层12进行刻蚀的办法取代硅氧化膜22的填埋，进行横向的器件隔离。栅极13在一个方向上连续地形成，它将成为字线WL。源极15，在字线WL方向上连续地形成，它将变成为固定电位(公用源极线)。
晶体管上边用层间绝缘膜23被覆，在其上边形成位线BL。位线BL被配设为与2个晶体管所共有的漏极14接触，与字线WL进行交叉。另外，为了降低源极15的固定电位线(公共源极线)的布线电阻，也可以在位线BL的上边或下边形成与字线平行的金属布线，对于每一条位线都把它连接到固定电位线上。
通过此，本身为各个晶体管的沟道体的硅层12，通过氧化膜使底面和沟道宽度向方向的侧面彼此隔离，在沟道长度方向上则通过pn结进行隔离而得以保持浮置状态。
这样一来，在该存储单元这里构成的情况下，假定用最小加工尺寸F的节距形成字线WL和位线BL，则单位单元面积，就如在图3中用虚线所示的那样，将变成为2F×2F＝4F2。
由该n沟型MIS晶体管构成的存储单元MC的动作原理，利用本身为MIS晶体管沟道体的(与别的区域进行绝缘隔离的p型硅层12)的多数载流子的空穴的积累。就是说，采用使晶体管在五极管区域中进行动作的办法，从漏极14流以大的电流，在漏极14附近产生碰撞离子化。使本身为归因于该碰撞离子化而产生的多数载流子(空穴)保持在p型硅层12内，把该空穴积累状态例如当作数据‘1’。把使漏极14与p型硅层12间的pn结正向偏置，向漏极一侧放出p型硅层12的过剩的空穴的状态当作数据‘0’状态。
数据‘0’、‘1’定为沟道体的电位之差，因此可以作为晶体管的阈值之差进行存储。就是说，归因于空穴积累沟道体电位高的数据‘1’状态的阈值电压Vth1比数据‘0’状态的阈值电压Vth0还低。为了保持已在沟道体内积累了本身为多数载流子的空穴的‘1’数据状态，就必须给字线加上负的偏置电压。该数据保持状态，从理论上说，只要在线性区域内进行读出动作，而且，只要不进行相反的数据写入动作(擦除)，则即便是进行读出动作也不会改变。就是说，与利用电容器的电荷积累的1个晶体管/1个电容器的DRAM不同，可以进行非破坏读出。
数据读出方式，可以考虑若干种方式。字线电位Vwl与沟道体电位VB的关系，是与数据‘0’、‘1’的关系，变成为图5那样。因此，数据读出的第1方法，利用这样的做法：把成为数据‘0’、‘1’的阈值电压Vth0、Vth1的中间的读出电位提供给字线WL，如果是‘0’数据的存储单元则电流不流动，如果是‘1’数据的存储单元则电流流动。具体地说，例如，先使位线BL预充电到规定的电位VBL，然后再驱动字线WL。通过此，如图6所示，在‘0’数据的情况下，位线预充电电位VBL不会变化，在‘1’数据的情况下，则预充电电位VBL将降低。
第2读出方式，利用的是在使字线WL上升之后，再向位线BL供给电流，并根据‘0’、‘1’的导通度使位线电位的上升速度不同。简单地说，先使位线BL预充电到0V，如图7所示，使字线WL上升，供给位线电流。这时，采用利用虚设单元检测位线的电位上升之差的办法，就可以进行数据判别。
第3读出方式，是这样的方式：读出使位线BL箝位到规定的电位时的、在‘0’、‘1’时不同的位线电流之差。虽然要想读出电位差，需要电流-电压变换电路，但是最终要对电位差进行差分放大形成读出输出。
在本发明中，要想选择性地写入‘0’数据，就是说要想在存储单元阵列中仅仅从那些由被选中的字线WL和位线BL的电位选中的存储单元的沟道体内放出空穴，从本质上说将变成为字线WL和沟道体之间的电容耦合。在数据‘1’的情况下，在沟道体内积累有空穴的状态，必须把位线偏置到足够负的方向，使存储单元的栅极和衬底间的电容，在变成为栅极氧化膜的状态(就是说，在表面上尚未形成耗尽层的状态)下进行保持。
此外，写入动作，理想的是‘0’和‘1’都变成为脉冲写入以减少功耗。在‘0’写入时，虽然空穴电流从被选晶体管的沟道体向漏极流，电子电流从漏极向沟道体流，但是空穴却不可能向沟道体内注入。
说明更具体的动作波形。图8到图11，是使用通过被选单元的位线的有无放电进行数据判别的第1读出方式的情况下的读出/刷新和读出/写入的动作波形。
图8和图9，分别是‘1’数据和‘0’数据的读出/刷新动作。一直到时刻t1为止，是数据保持状态(非被选状态)，向字线WL供给负电位。在时刻t1处使字线WL上升到正的规定的电位。这时字线电位，设定在‘0’、‘1’数据的阈值Vth0、Vth1之间。通过此，在‘1’数据的情况下，已预充电的位线BL将因放电而变成为低电位。在‘0’数据的情况下，位线电位VBL得以保持。通过此，就可以判别‘1’、‘0’数据。
然后，在时刻t2处，字线WL的电位变得更高，同时，在读出数据为‘1’的情况下，就向位线BL供给正电位(图8)，在读出数据为‘0’的情况下，就向位线BL供给负电位(图9)。通过此，在被选存储单元为‘1’数据的情况下，归因于五极管动作就会流动大的沟道电流因而产生碰撞离子化，因向沟道体内注入保持过剩的空穴而可以再次写入数据‘1’。在‘0’数据的情况下，漏极结变成为正向偏置，因而可以再次写入在沟道体内不保持过剩的空穴的‘0’数据。
接着，在时刻t3处，使字线WL偏置到负方向，结束读出/刷新动作。在连接到与进行‘1’数据读出存储单元同一位线BL上的其它的非被选存储单元的情况下，字线WL为负电位，因此沟道体保持负电位，不会发生碰撞离子化。在连接到与进行‘0’数据读出的存储单元同一位线BL上的其它的非被选存储单元的情况下，字线WL仍然保持负电位，不会发生空穴放出。
图10和图11，是由同上读出方式进行的分别为‘1’数据和‘0’数据的读出/写入动作。在图10和图11中的时刻t1处的读出动作，分别与图8和图9是一样的。在读出后，在时刻t2处使字线WL变成为更高的电位，在向同一被选单元写入‘0’数据的情况下，同时，向位线BL提供负电位(图10)，在写入‘1’数据的情况下，则向位线BL提供正电位(图11)。通过此，在已提供‘0’数据的单元的情况下，漏极结将变成为正向偏置，可以放出沟道体的空穴。在提供‘1’数据的单元的情况下，在漏极附近将产生碰撞离子化，在沟道体内得以保持过剩空穴。
图12到图15，是使用使BL预充电到0V，在进行了字线选择后，向位线BL供给电流，通过位线BL的电位上升速度进行数据判别的读出方式的情况下的读出/刷新和读出/写入的动作波形。
图12和图13，分别是‘1’数据和‘0’数据的读出/刷新动作。在时刻t1处使保持于负电位的字线WL上升至正电位。这时的字线电位，如图7所示，要设定为比‘0’、‘1’数据的Vth0、Vth1都高的值。或者，也可以与第1读出方式同样，把字线电位设定于‘0’、‘1’数据的阈值Vth0、Vth1之间。接着，在时刻t2向位线供给电流。通过此，在‘1’数据的情况下，因存储单元导通得深而使位线BL的电位上升小(图12)，在‘0’数据的情况下，存储单元的电流小(或没有电流)，位线电位急速地上升。通过此，就可以判别‘1’、‘0’数据。
然后，在时刻t3，在读出数据为‘1’的情况下，向位线BL提供正电位(图12)，在读出数据为‘0’的情况下则向位线BL提供负电位(图13)。通过此，在被选存储单元为‘1’数据的情况下，因漏极电流流动产生碰撞离子化，向沟道体内注入保持过剩孔穴而得以再次写入‘1’数据。在‘0’数据的情况下，漏极结变成为正向偏置，可以再次写入在沟道体内没有过剩的孔穴的‘0’数据。
在时刻t4，使字线WL偏置到负方向，结束读出/刷新动作。
图14和图15，是使用同一读出方式的分别为‘1’数据和‘0’数据的读出/写入动作。在图14和图15中的时刻t1和t2处的读出动作分别与图12和图13是同样的。在读出后，在向同一被选单元写入‘0’数据的情况下，向位线BL提供负电位(图14)，在写入‘1’数据的情况下，向位线BL提供正电位(图15)。通过此，在被给予‘0’数据的单元中，漏极结变成为正向偏置，放出沟道体的过剩空穴。在被给予‘1’数据的单元中，因流过大的漏极电流而在漏极附近产生碰撞离子化，可以向沟道体内注入保持过剩空穴。
如上所述，本发明存储单元MC，用具有与别的单元电隔离的浮置的沟道体的简单的MIS晶体管构成，实现4F2的单元尺寸是可能的。此外，浮置的沟道体的电位控制，利用来自栅极电极的电容耦合，源极也是固定电位。就是说，读出/写入的控制，可以用字线WL和位线BL进行，是简单的。再有，由于存储单元MC基本上是非破坏读出，故无须在每一条位线上都设置读出放大器，使读出放大器的布局变得容易起来。再有，由于是电流读出方式，故也不怕噪声，例如即便是开路位线方式也可以读出。此外，存储单元的制造工艺也是简单的。
此外，SOI构造，在考虑今后的逻辑LSI(Large Scale Integratedcircuit：大规模集成电路)的性能提高时将成为重要的技术。本发明的DRAM，在进行与这样的SOI构造的逻辑LSI的混合装配的情况下也是非常有希望的。这是因为与使用电容器的现有的DRAM不同，不需要与逻辑LSI的工艺不同的工艺，制造工序变得简单的缘故。
再有，本发明的SOI构造的DRAM，与把现有的1个晶体管/1个电容器型的DRAM作成为SOI构造的情况比较，具有可以得到优良的存储保持特性的优点。就是说，如果把现有的1个晶体管/1个电容器型的DRAM作成为SOI构造，则晶体管的阈值会因在浮置的沟道体内积累空穴而下降，晶体管的亚阈值电流将增加。这将使存储保持特性劣化。对此，如采用本发明的仅仅一个晶体管的存储单元，则不存在使存储电荷减少的晶体管通路，数据保持特性纯粹仅仅由pn结的反向漏流决定，不存在亚阈值反向漏流的问题。
在迄今为止所说明的基本的存储单元中，作为沟道体的电位差进行存储的数据‘0’、‘1’的阈值电压差究竟可以取得多大，对于存储特性来说是重要的。根据对于这一点进行模拟的结果，在进行伴随有由来自栅极的电容耦合而实施的沟道体的电位控制的数据写入之际，与刚刚写入后的‘0’、‘1’数据的沟道体电位差比较，可以看出在之后的数据保持状态下的‘0’、‘1’数据的沟道体电位差减小。以下说明该模拟结果。
器件条件为：栅极长度Lg＝0.35微米、p型硅层12厚度tSi＝100nm、受主浓度NA＝5×1017/cm3、源极14和漏极15的施主浓度ND＝5×1020/cm3、栅极氧化膜厚度tox＝10nm。
图16示出了‘0’数据写入和之后的数据保持以及数据读出(分别以瞬时表示)中的栅极电位Vg、漏极电位Vd和沟道体的电位VB。图17与此相同示出了‘1’数据写入和之后的数据保持以及数据读出(分别以瞬时表示)中的栅极电位Vg、漏极电位Vd和沟道体的电位VB。
此外，当为了观看时刻t6-t7的数据读出动作中的‘0‘数据的阈值电压Vth0和’1‘数据的阈值电压Vth1，而画出该时间的漏极电流Ids和栅极-源极间电压Vgs时，则变成为图18所示的那样。但是，把沟道宽度W和L设定为W/L＝0.175微米/0.35微米，把漏极-源极间电压设定为Vds＝0.2V。
由图18可知，‘0’数据写入单元的阈值电压Vth0和’1’写入单元的阈值电压Vth1之差ΔVth，变成为ΔVth＝0.32V。由以上的解析结果可知，成为问题的，是在图16和图17中，在’0’刚刚写入后(时刻t3)的沟道体电位为VB＝-0.77V，在’1’刚刚写入后的沟道体电位VB＝0.85V，其差为1.62V，而在数据保持状态(时刻t6)时，’0’写入单元的沟道体电位VB＝-2.04V、’1’写入单元的体电位VB＝-1.6V，其差为0.44V，比刚刚写入后的还小。
像这样地与刚刚写入后比较，在之后的数据保持状态下的沟道体电位的数据所产生的差变小的因素，被认为有2个。
其一是因为从栅极向沟道体的电容耦合因数据而异。在刚刚写入‘0’之后(t3-t4)，漏极为-1.5V但是刚刚写入‘1’之后漏极为2V。因此，在之后栅极电位Vg下降时，在‘1’写入单元中，沟道就容易消失，使栅极-沟道体间的电容明显化在沟道体中空穴逐渐积累使电容变大。另一方面，在‘0’写入单元中，沟道不容易消失，栅极-沟道体间电容不会明显化。
人们想：如果在栅极电位开始下降之前，使漏极电位复位到200mV，上边所说的不平衡也许会解除。但是，在该情况下，在已进行了‘0’写入的单元中，在已形成了沟道的状态下，由于漏极电位上升，由3极管动作所产生的电流就会流动。这样一来，因‘0’写入而进行折角下降的沟道体电位，就会通过n型的漏极和沟道反型层与p型沟道体之间的电容耦合而上升，不能令人满意。
另一个因素，是在写入后的时刻t4-t5之间，沟道体电位受源极或漏极与沟道体之间的pn结的电容的影响，该影响将在减少‘0’、‘1’数据的信号量的方向上起作用。
于是，对于上述基本存储单元，除去用来进行沟道形成的控制的栅极(第1栅极)之外，还附加有用来通过电容耦合电位控制沟道体的栅极(第2栅极)。为了确保第2栅极与沟道体之间的电容，要在第2栅极一侧的表面上，形成与沟道体导电类型相同的高浓度区域使得保持积累状态(累加状态)，而无须形成沟道反型层。这样一来，第2栅极，就用例如比第1栅极还低的电位或相同电位，与第1栅极同步地进行驱动。或者，第2栅极，例如，也可以是提供给源极的基准电位或比之还低的电位(如果是n沟的情况下，为负电位)。
以下，说明具体的实施例。
[实施例1]
图19A与图1对应地示出了本发明的实施例1的存储单元MC构造。基本构造与图1是同样的，与图1不同之处是：除去进行沟道控制的第1栅极13之外，还向氧化膜11内埋入在硅层12内中间存在着栅极绝缘膜19相向地进行电容耦合的第2栅极20这一点，和在硅层12的第2栅极20一侧的表面上，形成有不能形成沟道反型层那种程度的高浓度的p+型层21这一点。就是说，在硅层12内形成有与该硅层12导电类型相同，而且，具有比硅层12的杂质浓度还高的杂质浓度的p+型层21。由于存在着该p+型层21，故即便是在给第1栅极13和第2栅极20加上正电位进行写入的情况下，也会变成为在第1栅极13一侧的沟道体内形成沟道而在第2栅极20一侧的沟道体内不会形成沟道。
另外，在本实施例的存储单元MC中，栅极绝缘膜19要作成为与第1栅极13一侧的栅极绝缘膜16相同的膜厚。
在实际的单元阵列构成中，把图19A所示的存储单元MC排列成多个矩阵，第1栅极13，作为第1字线WL1连续地形成，第2栅极20则被配设为与字线并行的第2字线WL2。
图19B示出了把这样的存储单元MC排列成多个矩阵的存储单元阵列的等效电路。排列成一个方向的多个存储单元MC的第1栅极(G1)13，连接在第1字线WL1上，第2栅极20(G2)则连接在第2字线WL2上。在与这些字线WL1、WL2进行交叉的方向上，配设连接存储单元MC的漏极的位线BL。全部存储单元MC的源极15连接在固定电位线(接地电位线VSS)上。
图19C示出了存储单元阵列的布局，图19D、19E分别示出了图19C的A-A’、B-B’剖面。P型硅层12通过硅氧化膜22的埋入图形形成为网格状。就是说，共有漏极14的2个晶体管的区域，在字线WL1、WL2的方向上被排列成用硅氧化膜22进行器件隔离。或者也可以采用对硅层12进行刻蚀的办法进行横向方向的器件隔离来取代硅氧化膜22的埋入。第1栅极13和第2栅极20，在一个方向上连续地形成，它们将成为字线WL1、WL2。源极15，在字线WL1、WL2的方向上连续地形成，它将成为固定电位线(公共源极线)。晶体管上边用层间绝缘膜17被覆起来，在其上边形成位线(BL)18，并配设为使得与2个所共有的漏极14接触，与字线WL1、WL2进行交叉。
通过此，本身为各个晶体管的沟道体的硅层12，底面和沟道宽度方向的侧面就通过氧化膜而彼此隔离，在沟道长度方向上，则通过pn结彼此进行隔离，因而得以保持悬浮状态。
这样一来，在该存储单元阵列的情况下，设用最小加工尺寸F的节距形成字线WL1、WL2和位线BL，则单位单元面积，如在图19中用虚线表示的那样，将变成为2F×2F＝4F2。
作为这样的构成，首先进行与用基本存储单元所说明同样的动作。这时，第2字线WL2，与第1字线WL1同步，用比第1字线WL1还低的电位进行驱动。如上所述，采用与第1栅极13一起驱动第2栅极20的办法，就可以进行阈值电压差大的‘0’、‘1’数据的写入。就是说，在保持数据的状态下，采用使第2栅极20变成为负电位，边良好地保持‘1’数据的累加状态，边在数据写入时使其电位上升的办法，通过电容耦合使沟道体电位上升，就可以确实地进行数据写入。
就是说，在‘0’数据写入的情况下，虽然要给第1栅极13加上正电位，但是，这样一来，在沟道体的第1栅极13一侧将形成沟道反型层。但是，当形成了沟道反型层时，该沟道反型层将成为妨碍因素，使得向由第1栅极13形成的沟道体进行的电容耦合减弱。为此，即便是给第1栅极13加上正电位也不能使沟道体的电位充分地上升。
但是，在本实施例的情况下，采用给第2栅极20也加上正电位的办法，就可以使沟道体的电位充分地上升。这是因为已经形成了p+型层21，在沟道体的第2栅极20一侧不会形成沟道反型层，因此，采用给第2栅极20加上正电位的办法，就可以通过电容耦合使沟道体的电位充分地上升的缘故。为此，就可以进行的确的‘0’数据写入。
此外，虽然采用降低非被选的第1字线WL1的电位的办法进行数据保持，但是，由于因这时与之成对的第2字线WL2的电位也降低而把沟道体电位控制得低，故在连接到同一条位线上的别的单元中进行‘0’数据写入的情况下，就可以确实地防止在保持‘1’数据的非被选单元中的数据遭到破坏。再有，在连接到‘1’写入位线上的非被选的‘0’数据单元中，虽然存在着因表面击穿或GIDL电流引起的数据破坏的悬念，但是，在本实施例的情况下，采用的是通过第1字线使沟道体电位降低的办法，故这些悬念也得以消除。
还有，在‘0’写入时，当位线的电位下降得大时，虽然电流会从源极向位线流，但是，在本实施例的情况下，由于沟道体电位通过第2栅极20上升，故没有必要使位线电位下降那么大。例如，使位线电位变成为与源极的基准电位相同的程度，就可以抑制电流从源极向位线流。
此外，在数据读出时，必须使之不会错误地变成为‘1’写入那样地进行3极管动作。为此，位线电位虽然比‘1’写入时还低，但是漏极与沟道体之间的耗尽层的延伸却会因此而比写入时还小，因此，位线与沟道体之间的电容耦合增大。因在写入时向沟道体中注入的载流子进行容量再分配，这一增大将成为沟道体电位下降的根源。在本实施例中，归因于由第2栅极20进行的控制，而得以良好地保持沟道体的多数载流子积累状态。
另外，在以上的说明中，虽然规定为相对于第1栅极13用低的电位驱动第2栅极20。但是由于在第2栅极20一侧的沟道体表面上已经形成了p+型层21，故即便是用与第1栅极13相同的电位驱动第2栅极20也不会形成沟道反型层，因而可以用大的电容耦合对沟道体进行电位控制。
此外，第1栅极13一侧的栅极绝缘膜16和第2栅极20一侧的栅极绝缘膜19，厚度也可以是不同的，也可以根据所需要的电容耦合的大小分别进行最佳设定。
此外，在本实施例中，虽然使第1栅极13和第2栅极20面向硅层12的上下面，但是，也可以作成为面向同一个面。具体地说，采用把第1栅极和第2栅极配设成一体，在一部分沟道体内形成防止沟道反型层的形成的高浓度区的办法，就可以防止出现与上述实施例同样的动作。也可以把第1栅极和第2栅极分别配置在硅层的同一个面上。
图19F的斜视图示出了使第1栅极13和第2栅极20变成为一体的存储单元MC的构成，图19G示出了图19F的A-A’剖面，图19H示出了图19F的B-B’剖面。
由这些图可知，在该例子的情况下，没有形成第2栅极20，第1栅极13起着与第2栅极20同样的作用。为此，在硅层12的表面一侧一半的区域内，形成有高浓度的p+型层21。就是说，在该例子中，硅层12被形成为杂质浓度低的p-型区，p+型层21则被形成为杂质浓度比之高的p+型区。
p+型层21，在其平面视图中，在硅层12的大体上一半的区域内形成。p+型层21的深度，被形成为一直到栅极绝缘膜16与氧化膜11之间的位置。或者说，即便是到达氧化膜11也不要紧。形成该p+型层21的大小是任意的，在驱动第1栅极13的情况下，只要作成为使得不能形成沟道反型层，只要对于沟道体可以用大的电容耦合进行电位控制即可。
图19I示出了把图19F所示的存储单元MC配置成矩阵状的存储单元阵列的布局，该图与图19C对应。图19J示出了图19I的A-A’剖面，图19K示出了图19I的B-B’剖面，图19L示出了图19I的C-C’剖面。
由这些图可知，栅极13在一个方向上连续地形成，变成为一个字线WL。但是，在该例子中，由于不存在上边所说的第2栅极20，故没有形成第2字线WL2。位线18被配设为与2个晶体管所共有的漏极14接触，并与字线WL交叉。然后，在漏极14与源极15之间的沟道体的字线WL一侧的一部分上形成p+型层21。
另外，在该存储单元MC中，如图19H所示，p+型层21在其B-B’剖面方向上，被形成为使得漏区14和源区15接连。但是，p+型层21也不一定非要与漏区14和源区15接连不可。
图19M和图19N示出了这样的例子。图19M的斜视图示出了存储单元MC的构成，该图与图19F对应。图19N示出了图19M的B-B’剖面，该图与图19H对应。图19M的A-A’剖面，与先前所示的图19G是同样的。
如这些图19M和图19N所示，p+型层21不与漏区14和源区15接连。通过此，就可以避免该存储单元MC的保持时间变短的现象。说得更为详细点，就是在给pn结加上反向偏置的情况下的耗尽层的延伸减小了。于是，电场强度就将增大，pn结部分的反向漏流就会增加，本身为存储单元MC可以保持数据的时间的保持时间就会缩短。
对此，如图19M和图19N所示，采用把p+型层21形成为使得不与漏区14和源区15接连的办法，就可以避免这样的事态。即，和p+型层21与漏区14和源区15接连的情况比较起来，可以加长存储单元MC的保持时间。
[实施例2]
图20是实施例2的存储单元MC的构造。与图19的实施例不同，在本实施例中，第2栅极20，并不作为布线进行图形化，而是作为共同的栅极(信号板)被配设为使得把多个存储单元被覆起来。就是说，第2栅极20在位于该存储单元MC内的所有的MIS晶体管内公共地进行设置。要是作成为这样的构造，则不再需要进行第2栅极20和第1栅极13的位置对准，使制造工序变得简化起来。
作为这样的构成，把第2栅极20例如固定为源极电位或比之还低的电位，进行与在先前的基板存储单元中所说明的同样的动作。在该情况下，也可以采用增大第1栅极13(字线WL)的振幅的办法来增大‘0’、‘1’数据的信号差。就是说，当用固定电位使第2栅极20与沟道体进行电容耦合时，与基板存储单元MC的情况下比较，来自第1栅极13的对沟道体的电容耦合，将归因于电容分割而减小。但是，采用使第1栅极13的驱动振幅上升与该减小的量相对应地量的办法，就可以以对于‘0’、‘1’数据没有大的差的状态控制由第1栅极13提供的沟道体的电位，使得在数据保持状态下增大‘0’、‘1’数据的阈值电压差成为可能。
[实施例3]
图21示出了实施例3的存储单元阵列的布局，图22示出了其A-A’剖面。相对于在迄今为止的实施例中，为了制作具有悬浮的沟道体而使用SOI衬底，在本实施例中，利用所谓的SGT(Surrounding GateTransistor，环绕栅极晶体管)构造，用具有悬浮的沟道体的新型MIS晶体管，构成存储单元。
通过RIE，加工纵横地行走的沟，在硅衬底10上排列形成p型柱状硅30。把第1栅极13和第2栅极20形成为使得与这些各个柱状硅30的两侧面相向。第1栅极13和第2栅极20，在图22的剖面中，交互地被埋入到柱状硅30之间。第1栅极13，通过侧壁残存技术，隔离形成为在相邻的柱状硅30之间对于相邻的柱状硅30独立的栅极电极。而第2栅极20则被埋入为在相邻的柱状硅30之间共有它们。第1、第2栅极13、20分别作为第1、第2字线WL1、WL2连续地图形化形成。
在柱状硅30的上表面上形成n型漏极扩散层14，在下部形成全部单元共有的n型源极扩散层15。此外，在柱状硅层30的第2栅极20的侧面上，形成p+型层21。通过此，就可以构成由各个沟道体为浮置的纵式晶体管构成的存储单元MC。在已埋入了栅极13、20的衬底上形成层间绝缘膜17，在其上边配设位线18。
采用本实施例也可以进行与先前的各个实施例同样的动作。倘采用本实施例，则不需要使用SOI衬底，因此可以仅仅使存储单元具有由纵式晶体管的悬浮的沟道体，而单元阵列以外的读出放大器、传送门、行/列译码器等的外围电路则可以使用通常的平面型晶体管。为此，就不必像使用SOI衬底的情况下那样，为了消除由沟道体悬浮效果产生的电路的不稳定，必须形成用来固定外围电路晶体管的沟道体电位的接触，因而可以与去掉该接触的量相对应地缩小外围电路部分的面积。
[实施例4]
图23和图24与图21和图22对应地示出了使用与实施例3同样的构造的实施例的单元阵列的布局及其A-A’剖面。与实施例3之间的不同，是栅极13和20一体地环绕在柱状硅层30的周围，作为公共的字线WL进行配设。在柱状硅层30的栅极20所面向的侧面上，与实施例3同样，形成有p+型层21。
在本实施例的情况下，结果变成为栅极13、20作为字线WL用相同电位一体地进行驱动。栅极20一侧，由于存在着p+型层21，故不会形成沟道反型层，因此，可以用大的电容把字线WL耦合到沟道体上，控制其电位。可以形成该p+型层21的面，并不限于柱状硅层30的一个面，也可以在2个面、3个面上形成。即，p+型层21可以在柱状硅层30的一个以上的面上形成。
[实施例5]
图25A与图1对应地示出了可以改善‘0’数据写入的可靠性的实施例的存储单元MC的构造。本实施例的存储单元构造与图1不同之处在于栅极13对于漏极14具有偏移。就是说，在沟道体一侧的源极15上边，中间存在着栅极绝缘膜地形成栅极13。即，栅极13对源极15的重叠量为正。对此，在漏极14上边则未形成栅极13。即，栅极13对漏极14的重叠量为负。
如图25A所示，采用使漏极14和源极15的离子注入变成为斜向离子注入的办法，这是可以容易地实现的。或者不使用斜向离子注入，而采用仅仅在漏极一侧的栅极侧壁上形成侧壁绝缘膜的状态下进行通常的离子注入的办法，也可以得到同样的偏移构造。除此之外，与图1没有什么不同。
在上边所说的实施例中的存储单元的情况下，‘0’写入，向漏区14和沟道体之间提供正偏压，使沟道体的多数载流子向漏区14放出。在该情况下，在图1所示的通常的晶体管构造中，将形成沟道反型层，该沟道反型层变成为栅极13与沟道体之间的屏蔽层，增大沟道反型层与沟道体之间的电容耦合。结果，在使漏区14从负电位返回到0V时，沟道体电位就有可能通过沟道反型层与沟道体的电容耦合而上升，变得不可能充分地进行‘0’写入。此外，由于存在着沟道反型层使得栅极13与沟道体之间的电容减小，故变得易于更大地受位线的影响。还有，当形成了沟道反型层后，将会流动沟道电流(在n沟的情况下为电子电流)。该沟道电流对于写入动作是无用的电流，不仅会招致写入功率的增大，如果产生了碰撞离子化，还将变成为‘1’写入模式，使‘0’写入的可靠性降低。
对此，如图25A所示，如果在漏极一侧具有偏移构造，则在把正电位提供给漏区14以使漏极结变成为反向偏置的通常的晶体管动作的情况下，如图25B所示，从漏区14开始进行扩展的耗尽层DL将一直延伸到栅极13的正下边。为此，采用给栅极13加上正电压的办法，在从漏区14扩展过来的耗尽层DL与源区15之间形成沟道反型层CH，结果变成为在漏区14与源区15之间流动沟道电流的状态。即，图25A所示的存储单元MC，如图26所示，作为MIS晶体管进行正常动作。该图26示出了表示加到漏区14上的电压Vd与在源极/漏极间流动的电流Id之间的关系的曲线。示出了使加到栅极13上的电压Vg变化时的特性。
但是，在把负电位提供给漏区14的情况下，作为晶体管动作，源极和漏极的功能将颠倒过来，如图25C所示，耗尽层DL在源区15一侧形成，同时沟道反型层CH则形成为与源区14脱离开来。为此，如图26所示，在漏区14与源区15之间几乎没有沟道电流流动。
因此，倘采用本实施例，则在‘0’写入时(即，如图25C所示，在向漏区14与沟道体之间提供正偏压时)，就可以抑制因漏区14与沟道体之间的无用的电容耦合而引起的沟道体电位的上升，就可以提高‘0’写入宽容度。此外，在‘0’写入时还可以抑制无用的沟道电流，降低在位线BL上流动的写入电流，降低写入功率。
以上，虽然讲的是在反方向上几乎没有电流流动的情况，但是采用使沟道电流具有差为10％以上的轻的非对称性的办法，则同样地可以得到降低电流的效果。此外，之所以要使漏区14一侧具有偏移，是因为这是使源极和漏极颠倒时的沟道电流变成为非对称的手段之一，为了赋予源极、漏极的正反颠倒时的沟道电流非对称，还可以应用其它的手法。就是说，只要使得MIS晶体管在沟道电流从源区15向漏区14流的情况下和从漏区14向源区15向源区14流的情况下，即便是给予栅极13相同电位，也具有不同的特性即可。
[实施例6]
图27和图28分别示出了对于图19A和图20的存储单元MC同样地导入了栅极偏移构造的实施例。采用本实施例也可以降低‘0’写入时的无用的电流。
图29A和图29B，示出了对于使用SGT构造的存储单元MC同样地导入了栅极偏移构造的实施例。图29A的平面图示出了用这样的存储单元MC构成的存储单元阵列的布局，图29B示出了图29A的A-A’剖面。如这些图19A和图29B所示，栅极13是把柱状硅层30围在里边的一体性的栅极。此外，在柱状硅层30上未形成p+型层21的高浓度区。
如图29B所示，在柱状硅层30的沟道体一侧的源极15的周围，中间存在着栅极绝缘膜地形成栅极13。即，栅极13对源极15的重叠量是正的。对此，在柱状硅层30的漏极14的周围没有形成栅极13。即栅极13对漏极14的重叠量是负的。
图30A的平面图示出了在图21和图22的实施例3中用导入了栅极偏移构造的存储单元构成的存储单元阵列的布局。图30B示出了图30A中的A-A’剖面。如这些图30A和图30B所示，第1栅极13，被形成为向源区15一侧移动。就是说，在柱状硅层30中的源极15的侧面上，中间存在着栅极绝缘膜地形成第1栅极13。即，第1栅极13对源极15的重叠量是正的。对此，在柱状硅层30中的漏极14的侧面上，未形成第1栅极13，即，第1栅极13对漏极14的重叠量是负的。除此之外的构成与上边所说的实施例3是同样的，第1栅极13和第2栅极20，作为各自的字线进行配设。
图30C的平面图示出了在图23和图24的实施例4中用导入了栅极偏移构造的存储单元构成的存储单元阵列的布局。图30D示出了图30C中的A-A’剖面。如这些图30C和图30D所示，第1栅极13，被形成为向源区15一侧移动。就是说，在柱状硅层30中的源极15的侧面上，中间存在着栅极绝缘膜地形成第1栅极13。即，第1栅极13对源极15的重叠量是正的。对此，在柱状硅层30中的漏极14的侧面上，未形成第1栅极13，即，第1栅极13对漏极14的重叠量是负的。除此之外的构成与上边所说的实施例4是同样的，第1栅极13和第2栅极20，作为公共的字线进行配设。
采用本实施例6也同样地可以消除‘0’写入时的无用的电流。
[实施例7]
在迄今为止的实施例中，在‘1’写入时，都是利用在漏极结附近进行的碰撞离子化所产生的衬底电流，但是也可以利用由栅极感应出来的漏极反向漏流，即所谓的GIDL电流来取代碰撞离子化。图31示出了用栅极长度为0.175微米/10微米的MISFET得到的栅极电压-漏极电流特性。当栅极长度变短时，则如图所示，当在栅极电压Vg为负的区域内加上正的Vd，则可以流动大的衬底电流。该电流就是GIDL电流，通过该电流，就可以进行‘1’写入。
图32示出了利用GIDL电流的‘1’写入/读出的动作波形。和利用碰撞离子化的情况不同，在‘1’写入时，要使栅极电压Vg变成为负，使漏极电压Vd变成为正。通过此，就可以通过GIDL电流向沟道体内注入并积累空穴。
另外，利用GIDL电流的‘1’写入方式，图1所示的基本构造自不待言，在图19A以下所示的各个实施例的存储单元构造的情况下，也同样地可以适用。
[实施例8]
图33、图34A和图34B，是在绝缘膜上边把硅层12形成为凸型的条带状的实施例。图33的平面图示出了用这样的存储单元形成的存储单元阵列的布局，图34A示出了图33中的A-A’剖面，图34B示出了图33中的B-B’剖面。
在该情况下，栅极13可以叫做使上述各个实施例的第1栅极和第2栅极形成为一体的栅极，使之与凸型硅层12的上表面和两侧面相向。具体地说，该构造可以这样得到：是器件隔离绝缘层24的埋入时，埋入成使硅层12突出出来的状态。然后，在硅层12的栅极13所相向的3个面之内，例如，在两侧面上形成p+型层21，把该处当作不会形成沟道反型层的电容耦合部分。另外，p+型层21，只要在由硅层12的是表面和两侧面构成的3个面之内的一个以上的面上形成即可。
通过此，就可以进行与先前的各个实施例同样的动作。
[实施例9]
倘采用上边所说的各个实施例，则可以以1个MIS晶体管为1位的存储单元MC，构成可以动态地进行存储的存储单元阵列。于是，如上所述，在单独形成第1栅极13和第2栅极20的情况下，第1字线WL1和第2字线WL2既可以用不同的电位同步驱动，也可以用相同电位同步驱动。
图35A和图35B，示出了数据写入时的字线WL1、WL2和位线BL的电压波形。构成一对的第1字线WL1和第2字线WL2同步驱动。图35A，示出的是在单独地形成第1栅极13和第2栅极20的情况下，用比第1栅极13还低的电位控制第2栅极20，使得可以在沟道体的第2栅极20一侧积累多数载流子的情况。另一方面，图35B示出的则是用相同电位驱动第1栅极13和第2栅极20，使得可以在沟道体的第2栅极20一侧积累多数载流子的情况。图35B的电压波形，在公共地形成第1栅极13和第2栅极20的情况下，也可以同样地使用。
在图35A的情况下，在‘1’数据写入时，向被选中的第1字线WL1提供比基准电位VSS高的正电位VWL1H，同时，向被选中的第2字线WL2提供比之还低的电位VWL2H(在图的例子的情况下，是比基准电位VSS高的正电位)，向被选中的位线BL提供比基准电位VSS高的正电位VBLH。通过此，在被选中的存储单元MC中，发生由5极管动作引起的碰撞离子化，空穴得以在沟道体中进行积累。
数据保持，向第1字线WL1提供比基准电位VSS低的负的电位VWL1L，向第2字线WL2提供比之更低的电位VWL2L。通过此，在沟道体中保持本身为积累有过剩空穴的状态的‘1’数据。
在‘0’数据写入时，向被选中的第1和第2字线WL1和WL2分别与‘0’写入时同样的电位VWL1H和VWL2H，向被选中的位线BL提供比基准电位VSS低的负电位VBLL。通过此，在被选中的存储单元MC中，漏极结就变成为正向偏置，向漏极14排出沟道体的空穴，因而可以写入本身为沟道体电位的低的状态的‘0’数据。
在图35B的情况下，在‘1’数据写入时，向被选中的第1字线WL1和第2字线WL2提供比基准电位VSS高的正电位VWLH，向被选中的位线BL提供比基准电位VSS高的正电位VBLH。通过此，在被选中的存储单元MC中，发生由5极管动作引起的碰撞离子化，空穴得以在沟道体中进行积累。
数据保持，向第1字线WL1和第2字线WL2提供比基准电位VSS低的负的电位VWLL。通过此，在沟道体中保持本身为积累有过剩空穴的状态的‘1’数据。
在‘0’数据写入时，向被选中的第1和第2字线WL1和WL2分别与‘1’写入时同样的电位VWLH，向被选中的位线BL提供比基准电位VSS低的负电位VBLL。通过此，在被选中的存储单元MC中，漏极结就变成为正向偏置，向漏极14排出沟道体的空穴，因而可以写入本身为沟道体电位的低的状态的‘0’数据。
其次，说明本实施例中的行译码器和字线驱动器的具体的电路构成的一个例子。图35C示出了行译码器的一个例子和用来产生图35B所示的字线WL1、WL2的电压波形的字线驱动器WDDV1的一个例子。
如图35C所示，行译码器RDEC，由NAND(Not AND：″与非″)电路C10构成，字线驱动器WDDV1由反相器电路C11、电平变换电路C12、电平变换电路C13和输出缓冲电路C14构成。倘采用该构成，则被行译码器RDEC选中的字线驱动器WDDV1把高电平电位变换成本身为比正电位VCC还高的电位的VWLH后，供给给字线WL1、WL2。
更为具体地说，向NAND电路C10输入行地址信号RADD和字线允许信号WLEN。向与被选中的字线WL1、WL2对应的字线驱动器WDDV1输入所有高电平的行地址信号RADD和高电平字线允许信号WLEN。因此，与被选中的字线WL1、WL2对应的字线驱动器WDDV1的NAND电路C10的输出，将变成为低电平，即变成为基准电位VSS。NAND电路C10的输出，被输入给反相器电路C11。
该反相器电路C11，使输入进来的信号进行反转后输出。因此，在被选中的字线驱动器WDDV1中，反相器电路C11的输出将变成为高电平，即变成为正的VCC。该反相器电路C11的输出，被输入给电平变换电路C12和电平变换电路C13。此外，还向电平变换电路C12和电平变换电路C13输入NAND电路C10的输出。
该电平变换电路C12和电平变换电路C13的输出，被输入给输出缓冲电路C14。通过电平变换电路C12和输出缓冲电路C14，使本身为反相器电路C11的高电平输出电位的VCC的输出，变换成本身为比VCC还高的正电位的VWLH后，供给给字线WL1、WL2。此外，通过电平变换电路C13和输出缓冲电路C14，使本身为反相器电路C11的低电平输出电位的VSS的输出，变换成本身为比VSS还低的电位的VWLL后，供给给字线WL1、WL2。
在本实施例中，电平变换电路C12的构成为具备p型MOS晶体管PM10、PM11和n型MOS晶体管NM10、NM11。p型MOS晶体管PM10、PM11的源极端子，分别连接到电位VWLH的供给线上，其漏极端子则分别连接到n型MOS晶体管NM10、NM11的漏极端子上。此外，p型MOS晶体管PM10的栅极端子，连接到p型MOS晶体管PM11和n型MOS晶体管NM11之间的节点上，p型MOS晶体管PM11的栅极端子则连接到p型MOS晶体管PM10和n型MOS晶体管NM10之间的节点上。
向n型MOS晶体管NM10的栅极端子，输出反相器电路C11的输出，向n型MOS晶体管NM11的棚极端子，输出NAND电路C10的输出。这些n型MOS晶体管NM10、NM11的源极端子，分别连接到电位VSS的供给线上。
另一方面，电平变换电路C13的构成为具备p型MOS晶体管PM12、PM13和n型MOS晶体管NM12、NM13。p型MOS晶体管PM12、PM13的源极端子，分别连接到电位VCC的供给线上，其漏极端子则分别连接到n型MOS晶体管NM12、NM13的漏极端子上。此外，向p型MOS晶体管PM12的栅极端子，输入反相器电路C11的输出，向p型MOS晶体管PM13的栅极端子，输入NAND电路C10的输出。
n型MOS晶体管NM12的栅极端子，连接到p型MOS晶体管PM13与n型MOS晶体管NM13之间的节点上，n型MOS晶体管NM13的栅极端子，则连接到p型MOS晶体管PM12和n型MOS晶体管NM12之间的节点上。此外，这些n型MOS晶体管NM12、NM13的源极端子，分别连接到电位VWLL的供给线上。
输出缓冲电路C14，采用把p型MOS晶体管PM14、PM15和n型MOS晶体管NM14、NM15串联地连接起来的办法构成。
p型MOS晶体管PM14的源极端子，连接到电位VWLH的供给线上，其栅极端子则连接到电平变换电路C12的p型MOS晶体管PM11的栅极端子上。p型MOS晶体管PM14的漏极端子，连接到p型MOS晶体管PM15的源极端子上。向该p型MOS晶体管PM15的源极端子，输入电位VSS。为此，p型MOS晶体管PM15变成为常态导通的MOS晶体管。此外，p型MOS晶体管PM15的漏极端子，连接到n型MOS晶体管PM14的漏极端子上。从这些p型MOS晶体管PM15和n型MOS晶体管PM14之间的节点，输出用来驱动字线WL1、WL2的电压。
向n型MOS晶体管PM14的栅极端子，供给电位VCC。为此，n型MOS晶体管PM14变成为常态导通的MOS晶体管。n型MOS晶体管PM14的源极端子，连接到n型MOS晶体管PM15的漏极端子上。该n型MOS晶体管PM15的栅极端子，连接到电平变换电路C13的n型MOS晶体管PM13的棚极端子上。此外，n型MOS晶体管PM15的源极端子，连接到电位VWLH的供给线上。
用这样的构成的行译码器RDEC和字线驱动器WDDV1，产生图35B所示的电位VWLH、VWLL，供给给字线WL1、WL2。另外，在图35C中，虽然在各个MOS晶体管中都进行了背面栅极连接，但是并不是非这样做不可。
另外，该字线驱动器WDDV1的输出缓冲电路C14，虽然具备常态导通的MOS晶体管PM15、NM14，但是，这是为了作成为使得不直接给MOS晶体管PM14、NM15加上电位VWLH与电位VWLL的电位差而这么做的。就是说，通过常态导通的MOS晶体管PM15、NM14，使电位差减少与其阈值跌落的量相应的量那么大的电压。因此，只要是该电位差也可以直接加到MOS晶体管PM14、PM15上的话，如图35D所示，MOS晶体管PM15、NM14也可以省略。
图35E示出了把在这些图35C或图35D中所示的行译码器RDEC和字线驱动器WDDV1配置到存储单元阵列MCA中的布局。如该图35E所示，在字线驱动器WDDV1的布局节距与字线WL1、WL2的布线节距一致的情况下，就可以把行译码器RDEC和字线驱动器WDDV1配置到存储单元阵列MCA的单侧。
对此，字线驱动器WDDV1的布局面积变大，在不能使字线驱动器WDDV1的布局节距与字线WL1、WL2的布线节距一致的情况下，就可以考虑图35F所示的那种布局。就是说，变成为把行译码器RDEC和字线驱动器WDDV1配置到存储单元阵列MCA的两侧，例如，用存储单元阵列MCA的左侧的行译码器RDEC和字线驱动器WDDV1，进行奇数号的字线WL1、WL2的译码和驱动，用存储单元阵列MCA的右侧的行译码器RDEC和字线驱动器WDDV1，进行偶数数号的字线WL1、WL2的译码和驱动。
其次，说明与图35A对应的行译码器和字线驱动器的电路构成。图35G示出了行译码器的一个例子和用来产生图35A所示的字线WL1、WL2的电压波形的字线驱动器WDDV2的一个例子。
如该图35G所示，行译码器RDEC由NAND电路C10构成，字线驱动器WDDV2由反相器电路C11、电平变换电路C22、电平变换电路C23、输出缓冲电路C24、电平变换电路C25和输出缓冲电路C26构成。
其中的电压的高低关系，遵从图35A的例子，
VWL1H＞VWL2H＞VSS＞VWL1L＞VWL2L。
以下，说明与图35C的不同之处。电平变换电路C22基本上与图35C的电平变换电路C12是同样的构成，具备p型MOS晶体管PM20、PM21和n型MOS晶体管NM20、NM21。但是，p型MOS晶体管PM20、PM21的源极端子连接到电位VWL1H的供给线上。
电平变换电路C23的构成，基本上也与图35C的电平变换电路C13的构成是同样的，具备p型MOS晶体管PM22、PM23和n型MOS晶体管NM22、NM23。但是，n型MOS晶体管NM22、NM23的源极端子连接到电位VWL1L的供给线上。
输出缓冲电路C24的构成，基本上也与图35C的输出缓冲电路C14的构成是同样的，具备串联连接起来的p型MOS晶体管PM24、PM25和n型MOS晶体管NM24、NM25。但是，p型MOS晶体管PM24的源极端子连接到电位VWL1H的供给线上。n型MOS晶体管NM25的源极端子连接到电位VWL1L的供给线上。
除此之外，图35G的字线驱动器WDDV2还包括电平变换电路C25和输出缓冲电路C26。电平变换电路C25的构成与电平变换电路C23的构成是同样的，具备p型MOS晶体管PM26、PM27和n型MOS晶体管NM26、NM27。但是，n型MOS晶体管NM26、NM27的源极端子连接到电位VWL2L的供给线上。
输出缓冲电路C26的构成，虽然与输出缓冲电路C24的构成是同样的，但是却由p型MOS晶体管PM28和n型MOS晶体管NM28这2个MOS晶体管构成。而p型MOS晶体管PM28的源极端子连接到电位VWL2H的供给线上。n型MOS晶体管NM28的源极端子连接到电位VWL2L的供给线上。
之所以没有插入常态导通的MOS晶体管，是因为如下的理由：由于由图35A可知，电位VWL2H与电位VWL2L只的电位差不那么大，故即便是直接给MOS晶体管PM28、NM28加上该电位差也不会产生什么问题。
由该构成可知，输出缓冲电路C24的输出，在电位VWL1H和电位VWL1L之间摆动，通过此，驱动第1字线WL1。此外，输出缓冲电路C26的输出，在电位VWL2H和电位VWL2L之间，与输出缓冲电路C24的输出同步地进行摆动，通过此，驱动第2字线WL2。另外，在图35C中，在各个MOS晶体管中，虽然背面栅极已经连接起来，但是，并非一定要这么做不可。
此外，与图35D所示的字线驱动器WDDV1同样，如图35H所示，在字线驱动器WDDV2中，也可以省略p型MOS晶体管PM25和n型MOS晶体管NM24。
图35I示出了把在这些图35G或图35H中所示的行译码器RDEC和字线驱动器WDDV1配置到存储单元阵列MCA中的布局。在图35G或图35H所示的字线驱动器WDDV2中，出于用不同的电位同步地驱动第1字线WL1和第2字线WL2的关系，其布局面积变得比图36C和图35D所示的字线驱动器WDDV1还大。因此，要使字线驱动器WDDV2的布线节距与字线WL1、WL2的布线节距一致，被认为是困难的。为此，在图35I所示的布局中，在存储单元阵列MCA的两侧，配置行译码器RDEC和WDDV2。就是说，用存储单元阵列MCA的左侧的行译码器RDEC和字线驱动器WDDV1，进行奇数号的字线WL1、WL2的译码和驱动，用存储单元阵列MCA的右侧的行译码器RDEC和字线驱动器WDDV1，进行偶数数号的字线WL1、WL2的译码和驱动。
此外，如图35J所示，例如，也可以把第1字线WL1用的字线驱动器WDDDV3配置在存储单元阵列MCA的左侧，把第2字线WL2的字线驱动器WDDV4配置在存储单元阵列MCA的右侧。通过这样地进行配置，就可以方便地进行电源布线的引绕。就是说，仅仅在具有第1字线WL1用的字线驱动器WDDV3的存储单元阵列MCA的左侧，才进行电位VWL1H和电位VWL1L的电位供给线的布线，仅仅在具有第2字线WL2用的字线驱动器WDDV4的存储单元阵列MCA的右侧，才进行电位VWL2H和电位VWL2L的电位供给线的布线。
但是，在该布局的情况下，在字线驱动器WDDV3和字线驱动器WDDV4双方，都需要单独的行译码器。图35K示出了这样的字线驱动器WDDV3的例子，字线驱动器WDDV4的例子示于图35L。
如图35K所示，第1字线WL1用的字线驱动器WDDV3，具备通过反相器电路C11连接到行译码器RDEC上的电平变换电路C22、直接连接到行译码器RDEC上的电平变换电路C23、和输出缓冲电路C24。它们的构成与上边所说的图35G的字线驱动器WDDV2是一样的。
另一方面，如图35L所示，第2字线WL2用的字线驱动器WDDV4，具备行译码器RDEC、反相器电路C11、电平变换电路C25、和电平变换电路C26。电平变换电路C25和电平变换电路C26的构成，与上边所说的图35G的字线驱动器WDDV2是同样的。但是，由于字线驱动器WDDV4设置在存储单元阵列MCA的右侧，由于不能与字线驱动器WDDV3公用行译码器RDEC，故单独地设有行译码器RDEC的反相器电路C11。
由于同步地向字线驱动器WDDV3的行译码器RDEC和WWDDV4的行译码器RDEC输入行地址信号RADD和字线允许信号WLEN，故从结果上看，可以输出用不同的电压振幅进行同步的字线驱动电位。
另外，在图35K和图35L中，在各个MOS晶体管中虽然都把背面栅极连接起来，但是并非一定要如此不可。此外，在图35K所示的字线驱动器WDDV3中，如图35M所示，也可以省略p型MOS晶体管PM25和n型MOS晶体管NM24。

Claims (26)

1.一种半导体存储器件，具有用来构成存储单元(MC)的多个MIS晶体管其特征在于：各MIS晶体管包括：
半导体层(12)；
在上述半导体层上形成的源区(15)；
在上述半导体层上与上述源区分离而形成的漏区(14)，上述源区与上述漏区之间的上述半导体层为浮置状态的沟道体；
用来在上述沟道体上形成沟道的第1栅极(13)；
用来通过电容耦合控制上述沟道体电位的第2栅极(20)；和
在上述沟道体的上述第2栅极一侧形成的高浓度区(21)，即具有比上述沟道体的杂质浓度还高的杂质浓度的高浓度区，
上述MIS晶体管存储把上述沟道体设定为第1电位的第1数据状态和把上述沟道体设定为第2电位的第2数据状态。
2.根据权利要求1所述的半导体存储器件，其特征在于：
上述第1数据状态是采用使上述MIS晶体管进行五极管动作而在漏极结附近产生碰撞离子化来进行写入的状态，
上述第2数据状态是采用在通过来自上述第1栅极的电容耦合而提供规定电位的上述沟道体和上述漏区之间施加正向偏置来进行写入的状态。
3.根据权利要求1所述的半导体存储器件，其特征在于：上述第1栅极(13)和上述第2栅极(20)在结构上是彼此独立的。
4.根据权利要求3所述的半导体存储器件，其特征在于：上述多个MIS晶体管排列成矩阵，在第1方向上排列的MIS晶体管的漏区(14)连接在位线上，在第2方向上排列的MIS晶体管的第1栅极(13)连接在第1字线(WL1)上，上述MIS晶体管的源区(15)连接在固定电位上，在上述第2方向上排列的上述MIS晶体管的第2栅极(20)连接在第2字线(WL2)上，构成存储单元阵列。
5.根据权利要求3所述的半导体存储器件，其特征在于：上述多个MIS晶体管排列成矩阵，在第1方向上排列的MIS晶体管的漏区(14)连接在位线上，在第2方向上排列的MIS晶体管的第1栅极(13)连接在字线(WL)上，上述MIS晶体管的源区(15)连接在第1固定电位上，上述MIS晶体管的第2栅极(20)作为全部MIS晶体管的公共板极而连接在第2固定电位上，构成存储单元阵列。
6.根据权利要求3所述的半导体存储器件，其特征在于：上述半导体层(12)通过绝缘膜(11)隔离而形成在半导体衬底上，
上述第1栅极(13)和上述第2栅极(20)分别形成在半导体层的上部和下部，其中，上述第1栅极(13)作为第1字线(WL1)而连续地配设在上述半导体层的上部，上述第2栅极(20)作为与上述第1字线平行的第2字线(WL2)而连续地配设在上述半导体层(12)的下部。
7.根据权利要求3所述的半导体存储器件，其特征在于：
上述半导体层是形成在半导体衬底上的柱状半导体(30)，
上述第1栅极(13)被形成为与上述柱状半导体层的一个侧面相对，上述第2栅极(20)被形成为与上述柱状半导体层的和上述第1栅极相反一侧的侧面上形成的上述高浓度区(21)相对，上述漏区(14)形成在上述柱状半导体的上表面上，上述源区(15)形成在上述柱状半导体的下部。
8.根据权利要求3所述的半导体存储器件，其特征在于：
上述第1栅极(13)对上述源区(15)的重叠量为正，对上述漏区(14)的重叠量为负。
9.根据权利要求5所述的半导体存储器件，其特征在于：
上述第1栅极(13)对上述源区(15)的重叠量为正，对上述漏区(14)的重叠量为负。
10.根据权利要求7所述的半导体存储器件，其特征在于：
上述第1栅极(13)对上述源区(15)的重叠量为正，对上述漏区(14)的重叠量为负。
11.根据权利要求3所述的半导体存储器件，其特征在于：
还包括：驱动上述第1栅极(13)和上述第2栅极(20)的驱动电路(WDDV2)，即用比上述第1栅极(13)还低的电位来同步驱动上述第2栅极(20)的驱动电路。
12.根据权利要求3所述的半导体存储器件，其特征在于：
还包括用相同电位同步驱动上述第1栅极(13)和上述第2栅极(20)的驱动电路(WDDV1)。
13.根据权利要求1所述的半导体存储器件，其特征在于：
上述第1栅极和上述第2栅极被构成为共同形成的公共栅极。
14.根据权利要求13所述的半导体存储器件，其特征在于：
上述高浓度区(21)形成在上述沟道体中的上述公共栅极一侧表面的一部分上。
15.根据权利要求14所述的半导体存储器件，其特征在于：
上述高浓度区(21)与上述源区(15)和上述漏区(14)连接。
16.根据权利要求14所述的半导体存储器件，其特征在于：
上述高浓度区(21)与上述源区(15)和上述漏区(14)中的任意一方都不接连。
17.根据权利要求13所述的半导体存储器件，其特征在于：
上述半导体层是形成在半导体衬底上的柱状半导体层(30)，
上述公共栅极被形成为使其包围上述柱状半导体层的周围，在上述柱状半导体层(30)的一个以上的侧面上形成上述高浓度区(21)，上述漏区(14)形成在上述柱状半导体的上表面上，上述源区(15)形成在上述柱状半导体的下部。
18.根据权利要求17所述的半导体存储器件，其特征在于：
上述公共栅极(13、20)对上述源区(15)的重叠量为正，对上述漏区(14)的重叠量为负。
19.根据权利要求13所述的半导体存储器件，其特征在于：
上述半导体层(12)是形成在半导体衬底上的凸型半导体层，
上述公共栅极(13)被形成为使其与上述凸型半导体层的上表面和两个侧面相对，在上述凸型半导体层的上述公共栅极相对的一个以上的侧面上形成有上述高浓度区(21)，夹着上述公共栅极而在上述凸型半导体层(12)上形成上述漏区(14)和源区(15)。
20.根据权利要求1所述的半导体存储器件，其特征在于：
上述第1数据状态是通过由施加了负电位的上述第1栅极(13)感应出的漏极漏电流来进行写入的状态，
上述第2数据状态是采用在通过来自上述第1栅极的电容耦合而施加了规定电位的上述半导体层与上述漏区之间施加正偏压来进行写入的状态。
21.一种半导体存储器件，具有用来构成存储单元(MC)的多个MIS晶体管，其特征在于：各MIS晶体管包括：
半导体层(12)；
形成在上述半导体层上的源区(15)；
与上述源区分离开而形成在上述半导体层上的漏区(14)，上述源区与上述漏区之间的上述半导体层为浮置状态的沟道体；和
用来在上述沟道体上形成沟道的第1栅极(13)，
上述MIS晶体管在沟道电流从上述源区(15)向上述漏区(14)流动的情况下和在沟道电流从上述漏区(14)向上述源区(15)流动的情况下，即使在向上述第1栅极提供相同电位的情况下也具有不同的特性，而且，
上述MIS晶体管通过在漏极结附近产生碰撞离子化或者由上述第1栅极感应出的漏极漏电流，来存储把上述半导体层设定为第1电位的第1数据状态和使上述漏区与上述沟道体之间流动正向偏置电流来把上述半导体层设定为第2电位的第2数据状态。
22.根据权利要求21所述的半导体存储器件，其特征在于：
上述第1栅极(13)对上述源区(15)的重叠量为正，对上述漏区(14)的重叠量为负。
23.根据权利要求22所述的半导体存储器件，其特征在于：
上述MIS晶体管即使在给上述第1栅极(13)加上相同电位的情况下，从上述漏区(14)向上述源区(15)流动的沟道电流也比从上述源区(15)向上述漏区(14)流动的沟道电流多。
24.根据权利要求21所述的半导体存储器件，其特征在于：
上述MIS晶体管除了上述第1栅极(13)之外，还包括用来通过电容耦合来控制上述沟道体的电位的第2栅极(20)。
25.根据权利要求24所述的半导体存储器件，其特征在于：
上述MIS晶体管还包括：形成在上述沟道体中的上述第2栅极一侧的表面上且与上述沟道体为同一导电类型并且具有比上述半导体层还高的杂质浓度的高浓度区(21)。
26.一种半导体存储器件，具有用来构成存储单元(MC)的多个MIS晶体管，其特征在于：各MIS晶体管包括：
半导体层(12)；
形成在上述半导体层上的源区(15)；
与上述源区分离开而形成在上述半导体层上的漏区(14)，上述源区与上述漏区之间的上述半导体层为浮置状态的沟道体；和
用来在上述沟道体上形成沟道的第1栅极(13)，
上述MIS晶体管通过给栅极(13)加上负电位而使感应出的漏极漏电流流动，据此来存储把上述半导体层设定为第1电位的第1数据状态和使上述漏区(14)与上述沟道体之间流动正向偏置电流而把上述沟道体设定为第2电位的第2数据状态。
CNB021071845A 2001-03-15 2002-03-13 半导体存储器件 Expired - Fee Related CN1215560C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP074236/2001 2001-03-15
JP2001074236 2001-03-15

Publications (2)

Publication Number Publication Date
CN1375874A CN1375874A (zh) 2002-10-23
CN1215560C true CN1215560C (zh) 2005-08-17

Family

ID=18931539

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021071845A Expired - Fee Related CN1215560C (zh) 2001-03-15 2002-03-13 半导体存储器件

Country Status (5)

Country Link
US (1) US6548848B2 (zh)
EP (1) EP1241708A3 (zh)
KR (1) KR100525138B1 (zh)
CN (1) CN1215560C (zh)
TW (1) TW508793B (zh)

Families Citing this family (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3884266B2 (ja) * 2001-02-19 2007-02-21 株式会社東芝 半導体メモリ装置及びその製造方法
US6759282B2 (en) * 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
TWI230392B (en) * 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
EP1355316B1 (en) * 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
EP1357603A3 (en) * 2002-04-18 2004-01-14 Innovative Silicon SA Semiconductor device
JP3959335B2 (ja) * 2002-07-30 2007-08-15 株式会社東芝 磁気記憶装置及びその製造方法
US7710771B2 (en) * 2002-11-20 2010-05-04 The Regents Of The University Of California Method and apparatus for capacitorless double-gate storage
US7541614B2 (en) * 2003-03-11 2009-06-02 Semiconductor Energy Laboratory Co., Ltd. Integrated circuit, semiconductor device comprising the same, electronic device having the same, and driving method of the same
US6714436B1 (en) 2003-03-20 2004-03-30 Motorola, Inc. Write operation for capacitorless RAM
US20040228168A1 (en) 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US6912150B2 (en) * 2003-05-13 2005-06-28 Lionel Portman Reference current generator, and method of programming, adjusting and/or operating same
US7085153B2 (en) * 2003-05-13 2006-08-01 Innovative Silicon S.A. Semiconductor memory cell, array, architecture and device, and method of operating same
US7200050B2 (en) * 2003-05-26 2007-04-03 Semiconductor Energy Laboratory Co., Ltd. Memory unit and semiconductor device
US7335934B2 (en) * 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US7184298B2 (en) * 2003-09-24 2007-02-27 Innovative Silicon S.A. Low power programming technique for a floating body memory transistor, memory cell, and memory array
JP4559728B2 (ja) * 2003-12-26 2010-10-13 株式会社東芝 半導体記憶装置
JP3898715B2 (ja) * 2004-09-09 2007-03-28 株式会社東芝 半導体装置およびその製造方法
US7476939B2 (en) * 2004-11-04 2009-01-13 Innovative Silicon Isi Sa Memory cell having an electrically floating body transistor and programming technique therefor
US7251164B2 (en) * 2004-11-10 2007-07-31 Innovative Silicon S.A. Circuitry for and method of improving statistical distribution of integrated circuits
JP4721256B2 (ja) * 2004-11-17 2011-07-13 ルネサスエレクトロニクス株式会社 半導体記憶装置
WO2006065698A2 (en) * 2004-12-13 2006-06-22 William Kenneth Waller Sense amplifier circuitry and architecture to write data into and/or read data from memory cells
US7301803B2 (en) * 2004-12-22 2007-11-27 Innovative Silicon S.A. Bipolar reading technique for a memory cell having an electrically floating body transistor
US20070013007A1 (en) * 2005-07-15 2007-01-18 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
US7709313B2 (en) * 2005-07-19 2010-05-04 International Business Machines Corporation High performance capacitors in planar back gates CMOS
US20070023833A1 (en) * 2005-07-28 2007-02-01 Serguei Okhonin Method for reading a memory cell having an electrically floating body transistor, and memory cell and array implementing same
KR100673012B1 (ko) * 2005-09-02 2007-01-24 삼성전자주식회사 이중 게이트형 수직 채널 트랜지스터들을 구비하는다이내믹 랜덤 억세스 메모리 장치 및 그 제조 방법
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7355916B2 (en) 2005-09-19 2008-04-08 Innovative Silicon S.A. Method and circuitry to generate a reference current for reading a memory cell, and device implementing same
US20070085140A1 (en) * 2005-10-19 2007-04-19 Cedric Bassin One transistor memory cell having strained electrically floating body region, and method of operating same
US7683430B2 (en) 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
US7542345B2 (en) * 2006-02-16 2009-06-02 Innovative Silicon Isi Sa Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same
US7882334B2 (en) * 2006-02-20 2011-02-01 International Business Machines Corporation Processor pipeline architecture logic state retention systems and methods
US7492632B2 (en) * 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
US7460422B2 (en) * 2006-04-12 2008-12-02 International Business Machines Corporation Determining history state of data based on state of partially depleted silicon-on-insulator
US7397718B2 (en) * 2006-04-13 2008-07-08 International Business Machines Corporation Determining relative amount of usage of data retaining device based on potential of charge storing device
US7606098B2 (en) 2006-04-18 2009-10-20 Innovative Silicon Isi Sa Semiconductor memory array architecture with grouped memory cells, and method of controlling same
WO2007128738A1 (en) 2006-05-02 2007-11-15 Innovative Silicon Sa Semiconductor memory cell and array using punch-through to program and read same
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
US7668008B2 (en) * 2006-07-21 2010-02-23 Hynix Semiconductor Inc. 1-transistor type DRAM cell, a DRAM device and manufacturing method therefore, driving circuit for DRAM, and driving method therefor
WO2008090475A2 (en) 2007-01-26 2008-07-31 Innovative Silicon S.A. Floating-body dram transistor comprising source/drain regions separated from the gated body region
US8518774B2 (en) 2007-03-29 2013-08-27 Micron Technology, Inc. Manufacturing process for zero-capacitor random access memory circuits
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
JP2009032384A (ja) * 2007-06-29 2009-02-12 Toshiba Corp 半導体記憶装置の駆動方法および半導体記憶装置
FR2918747A1 (fr) * 2007-07-12 2009-01-16 St Microelectronics Sa Microcapteur de pression
WO2009039169A1 (en) 2007-09-17 2009-03-26 Innovative Silicon S.A. Refreshing data of memory cells with electrically floating body transistors
US7913193B2 (en) * 2007-10-26 2011-03-22 International Business Machines Corporation Determining relative amount of usage of data retaining device based on potential of charge storing device
US7791968B2 (en) * 2007-10-26 2010-09-07 International Business Machines Corporation Determining history state of data in data retaining device based on state of partially depleted silicon-on-insulator
US7719869B2 (en) * 2007-11-19 2010-05-18 Qimonda Ag Memory cell array comprising floating body memory cells
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US20090179262A1 (en) * 2008-01-16 2009-07-16 Qimonda Ag Floating Body Memory Cell with a Non-Overlapping Gate Electrode
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7937560B2 (en) * 2008-05-15 2011-05-03 International Business Machines Corporation Processor pipeline architecture logic state retention systems and methods
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
KR101585615B1 (ko) * 2009-02-26 2016-01-14 삼성전자주식회사 반도체 장치
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
US8748959B2 (en) 2009-03-31 2014-06-10 Micron Technology, Inc. Semiconductor memory device
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
CN102005242B (zh) * 2009-08-28 2013-05-29 中芯国际集成电路制造(上海)有限公司 电阻随机存储器及其驱动方法
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US9379028B2 (en) * 2009-11-16 2016-06-28 Globalfoundries Inc. SOI CMOS structure having programmable floating backplate
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
FR2953636B1 (fr) * 2009-12-08 2012-02-10 Soitec Silicon On Insulator Procede de commande d'une cellule memoire dram sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
JP2011165830A (ja) * 2010-02-08 2011-08-25 Elpida Memory Inc 半導体装置及びその製造方法
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
EP3511982A1 (en) 2010-03-15 2019-07-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8394700B2 (en) * 2010-04-22 2013-03-12 Semiconductor Components Industries, Llc Device including memory array and method thereof
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
JP2012151453A (ja) * 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
US8704206B2 (en) * 2011-11-21 2014-04-22 Avalanche Technology Inc. Memory device including transistor array with shared plate channel and method for making the same
US9508854B2 (en) 2013-12-06 2016-11-29 Ecole Polytechnique Federale De Lausanne (Epfl) Single field effect transistor capacitor-less memory device and method of operating the same
US9735173B1 (en) * 2016-03-17 2017-08-15 International Business Machines Corporation Reduced parasitic capacitance and contact resistance in extremely thin silicon-on-insulator (ETSOI) devices due to wrap-around structure of source/drain regions
US11469319B2 (en) * 2020-04-10 2022-10-11 Nanya Technology Corporation Semiconductor device with recessed access transistor and method of manufacturing the same
WO2022168219A1 (ja) * 2021-02-04 2022-08-11 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体素子を用いたメモリ装置
JP7057035B1 (ja) * 2021-02-02 2022-04-19 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2022219762A1 (ja) * 2021-04-15 2022-10-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド メモリ素子を有する半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2582794B2 (ja) 1987-08-10 1997-02-19 株式会社東芝 半導体装置及びその製造方法
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
US5258635A (en) 1988-09-06 1993-11-02 Kabushiki Kaisha Toshiba MOS-type semiconductor integrated circuit device
JPH03218666A (ja) * 1989-08-31 1991-09-26 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
JPH03171768A (ja) 1989-11-30 1991-07-25 Toshiba Corp 半導体記憶装置
JPH07321332A (ja) * 1994-05-21 1995-12-08 Sony Corp Ｍｉｓ型半導体装置及びその製造方法
JP2848272B2 (ja) 1995-05-12 1999-01-20 日本電気株式会社 半導体記憶装置
JP2877103B2 (ja) * 1996-10-21 1999-03-31 日本電気株式会社 不揮発性半導体記憶装置およびその製造方法
KR100257765B1 (ko) * 1997-12-30 2000-06-01 김영환 기억소자 및 그 제조 방법
US6391658B1 (en) * 1999-10-26 2002-05-21 International Business Machines Corporation Formation of arrays of microelectronic elements

Also Published As

Publication number Publication date
EP1241708A2 (en) 2002-09-18
CN1375874A (zh) 2002-10-23
US6548848B2 (en) 2003-04-15
EP1241708A3 (en) 2009-07-29
KR20020073416A (ko) 2002-09-26
US20020130341A1 (en) 2002-09-19
TW508793B (en) 2002-11-01
KR100525138B1 (ko) 2005-11-02

Similar Documents

Publication Publication Date Title
CN1215560C (zh) 半导体存储器件
CN1242486C (zh) 半导体存储器件及其制造方法
CN1217415C (zh) 半导体存储器件
CN1196198C (zh) 半导体存储装置
CN1494157A (zh) 半导体存储器件及其控制方法
CN1292480C (zh) 非易失性半导体存储装置及其制造方法和半导体集成电路及系统
CN1276436C (zh) 在多个存储单元间共有存取元件的薄膜磁性体存储器
CN1045502C (zh) 读出放大器电路和半导体存储器件
CN1490820A (zh) 半导体存储器件
CN1691204A (zh) 使用栅控二极管的存储器单元及其使用方法
CN1265459C (zh) 低消耗功率金属－绝缘体－半导体半导体装置
CN1542847A (zh) 半导体存储器件
CN1933178A (zh) 半导体器件
CN1627435A (zh) 栅控二极管存储器单元及其写入方法
CN1281258A (zh) 半导体集成电路装置及其制造方法和动作方法
CN1388586A (zh) 半导体器件
CN1658330A (zh) 非易失性半导体存储器件
CN1866544A (zh) 非易失性半导体存储装置
CN100347786C (zh) 设有不需要刷新操作的存储器单元的半导体存储装置
CN1450559A (zh) 半导体存储器
CN1172374C (zh) 半导体存储器
CN1211077A (zh) 存储单元及备有该存储单元的非易失性半导体存储器
CN1262012C (zh) 半导体集成电路
CN1211079A (zh) 非易失性半导体存储器
CN1452179A (zh) 具有存储部件的存储器

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050817

Termination date: 20120313