CN1226697A - 算术单元和数据处理单元 - Google Patents

Abstract

对于每个数据,连续发生数据匹配的次数与不匹配的数据一起被写入一个存储器,从该存储器读出数据,以连续地执行随后的数据处理并同时检测最后写入存储器的数据。为此,在一个数据寄存器中设置一个希望值并发出一条比较指令,由该比较指令将在该寄存器中设置的值与在第二个寄存器中设置的值进行比较,并将连续发生数据匹配的次数与不匹配的数据一起输出;当一个检索计数器的输出达到一个预定值时,比较指令被停止,此时,连续匹配的次数、不匹配的数据及一个结束标志信号被写入存储器内相同地址的位置。

Description

算术单元和数据处理单元

本发明涉及数字信号处理器之类中安装的算术单元和数据处理单元。

以下将描述现有技术的用于执行数据比较的处理单元。以下描述的现有技术的处理单元主要用作在离散余弦变换后对图象信息等执行可变长编码时的一个专用电路。现有技术的数据处理单元具有的电路例如图16所示，图中的标注符1x是存储器(8位数据存储器，地址0～63),2x是读控制电路，3x是零持续计数器(zero run counter),4x是零解码器，5x是存储器数据，6x是存储器读控制信号，7x是选通信号，8x是零解码信号，9x是零持续计数信号。此外，标注符10x是执行可变长编码的可变长编码器。

这样配置的数据处理单元的操作将在下文结合图17的波形图描述(所示标注符与图16中的对应)。图17中，典型的存储器读出地址信号被表示成存储器读出控制信号6x。

图17中的波形1w用作图16的数据处理单元的操作时钟(CLK)。图16中的读控制电路2x在选通信号7x处于高电平(以下简称H电平)时读出由存储器读出控制信号6x规定的地址的存储器数据5x(在示意例中，地址生成的顺序是0、1、2、…、63)。

零解码器4x解码存储器数据4x，并且当存储器数据显示数值0时，将零解码信号8x置到H电平。此时，零持续计数器3x递增计数，这样就连续地计算0的出现次数。当零解码信号8x处于低电平(以下简称L电平)时，零持续计数器显示数值0。

这样生成的零持续计数信号9x和零解码信号8x与存储器数据5x一起被输出；可变长编码器电路10x在随后阶段当零解码信号8x处于L电平时用零持续计数信号9x和存储器数据5x执行数据处理。可变长编码是这样一个过程，在该过程中，数据是通过将连续的数据零的数目和数据零后继的非零数据当作一个数据集合而被压缩的。严格地说，量化是在可变长编码之前执行的。在示意例中，零持续计数信号9x表示连续的数据零的数目，存储器数据5x表示非零数据。

由于诸如零持续计数器3x和零解码器4x等专门电路被用于顺序检测和输出连续零的数目以及在数据零之后的非零数据，现有技术的数据处理单元缺乏多用性，例如不能检测不是零的连续数据值的数目；此外，例如当除了顺序检测和输出连续零的数目和数据零后继的非零数据外有必要执行加法或比较时，只好要增加额外的电路来执行加法或比较。

此外，现有技术的数据处理单元，如果是作为专用电路安装在数字信号处理器等中的，则当零连续地出现在存储器数据中时，就不能用零持续计数信号9x和存储器数据5x来连续地执行数据处理。其理由是，数据压缩的执行要用连续零的数目和非零数据，所以不可能在每个周期都生成零持续计数器3x的输出和非零数据的输出。

现有技术的数据处理单元还有缺乏多用性和处理时间增加的问题。缺乏多用性的原因是它是设计用于对固定的数据(上面的例子中是数据零)执行数据处理的；处理时间增加的原因是数据检索总是通过全部存储器执行，即使当一定存储器区间以外位置的数据可能都是零时也是如此。

本发明的一个目的是提供一种有充分多用性的算术单元，它不仅能执行顺序检测和输出连续数据零的数目和数据零后继的非零数据，也能执行其它处理。

本发明的另一个目的是提供一种有充分多用性的算术单元，它不仅能执行顺序检测和输出连续数据零的数目和数据零后继的非零数据，也能对值不为零的数据执行类似的处理。

本发明的再一个目的是提供一种能连续执行数据处理的数据处理单元。

本发明的再另一个目的是提供一种能缩短处理数据所需时间的数据处理单元。

本发明还有一个目的是提供一种增加数据处理程序的自由度的数据处理单元。

本发明的第一个算术单元包含一个比较器电路、一个移位器、一个加法器电路、一个寄存器、一个选择电路。比较器电路将输入的第一数据作为比较基准数据，第二数据作为与第一数据比较的数据，执行第一与第二数据之间的比较；当比较结果是第一与第二数据匹配时，比较器电路输出数值1并将匹配信号设定为活动，而当比较结果是第一与第二数据不匹配时，比较器电路输出第二数据并将匹配信号设定为不活动。移位器在其输入端接受比较器电路的输出并根据比较器电路提供的匹配信号的状态，对比较器电路的输出移位或不移位。加法器电路在其一个输入端接受移位器的输出。寄存器在其输入端接受加法器电路的输出。选择电路在其一个输入端接受数值0，在另一个输入端接受寄存器的输出，并根据一个选择信号将其一个或另一个输入连接到加法器电路的另一个输入端。

选择电路根据选择信号要么选择数值0要么选择寄存器的输出，当第一与第二数据不匹配时，与第一数据不匹配的第二数据与一个计数成对输出，其中该计数是自第二数据与第一数据上一次不匹配后第二数据与第一数据匹配的次数。

根据上述配置，配备比较器电路用于执行第一与第二数据之间的比较；移位器用于在其输入端接受比较器电路的输出并根据比较器电路提供的匹配信号的状态，对比较器电路的输出移位或不移位；加法器电路用于累加移位器的输出；选择电路不仅能执行顺序检测和输出连续数据零的数目和数据零后继的非零数据的处理，也能对值不为零数据执行类似的处理。

也可能通过控制移位器、加法器电路和选择电路而只使用比较器电路的功能，通过控制比较器电路、加法器电路和选择电路而只使用移位器的功能，或是通过控制比较器电路、移位器和选择电路而只使用加法器电路的功能。这就极大增加了算术单元的多用性。

本发明的第二个算术单元包含一个比较器电路、一个标志寄存器、一个第一寄存器、一个移位器、一个第二寄存器、一个第三寄存器、一个选择电路。比较器电路将输入的第一数据作为比较基准数据，第二数据作为与第一数据比较的数据，执行第一与第二数据之间的比较；当比较结果是第一与第二数据匹配时，比较器电路输出数值1并将匹配信号设定为活动，而当比较结果是第一与第二数据不匹配时，比较器电路输出第二数据并将匹配信号设定为不活动。标志寄存器在其输入端接受匹配信号。第一寄存器在其输入端接受比较器电路的输出。移位器在其输入端接受第一寄存器的输出并根据标志寄存器提供的匹配信号的状态，对第一寄存器的输出移位或不移位。第二寄存器在其输入端接受移位器的输出。加法器电路在其一个输入端接受第二寄存器的输出。第三寄存器在其输入端接受加法器电路的输出。选择电路在其一个输入端接受数值0，在另一个输入端接受第三寄存器的输出，并根据一个选择信号将其一个或另一个输入连接到加法器电路的另一个输入端。

选择电路根据选择信号要么选择数值0要么选择第三寄存器的输出，当第一与第二数据不匹配时，与第一数据不匹配的第二数据与一个计数成对输出，其中该计数是自第二数据与第一数据上一次不匹配后第二数据与第一数据匹配的次数。

根据上述的配置，除了取得与第一个算术单元同样的效果外，在比较器电路、移位器和加法器电路之间设置的第一、第二寄存器和标志寄存器还提供额外的效果；就是说，在这种安排下，如果比较器电路、移位器和加法器电路的操作速度不快，则不仅能执行顺序检测和输出连续数据零的数目和数据零后继的非零数据的处理，也能对值不为零的数据执行类似的处理。

根据本发明的第一个数据处理单元包含：一个控制单元，当执行指令时，控制单元输出存储器读控制信号、存储器写控制信号、指令执行信号、比较基准数据设置信号以及结束标志信号；一个第一存储器，向其输入存储器读控制信号；一个第一数据寄存器，向其输入比较基准数据设置信号，以在其中设置比较基准数据；一个存储来自第一存储器的数据的第二数据寄存器；一个检索次数计数器，向该计数器输入指令执行信号，并向控制单元输出一个表示已经在第一存储器上执行的数据检索的次数的计数值；一个执行单元，向它输入指令执行信号和第一数据寄存器及第二数据寄存器的输出数据，并输出一个比较信号和一个执行数据信号；一个第二存储器，向它输入存储器写控制信号、执行单元的执行数据信号和结束标志信号。

在以上的配置中，当执行比较指令时，第一数据寄存器及第二数据寄存器的输出数据被指令执行信号装入执行单元用于数据比较，与此同时，检索次数计数器被控制递增计数，其中结束标志信号在检索次数计数器的输出达到一个预定值之前保持在非活动状态，当检索次数计数器的输出达到该预定值时，控制单元停止比较指令并将结束标志信号设置为活动，而比较信号则从执行单元输出到控制单元去控制向第二存储器的写，以便在结束标志信号处于非活动时并且也在结束标志信号置于活动时，指示输出数据匹配次数和不与比较基准数据匹配的第一存储器数据的结束标志信号和执行数据信号被写入第二存储器。

根据上述的配置，通过在第一数据寄存器设定希望的比较基准数据，能为任何给定数值执行比较指令，并且比较指令能被为在比较范围内执行的检索次数计数的检索次数计数器的动作停止，结束标志信号于是能被写入第二存储器，以便只要读一下第二存储器中写入的数据就能检测最后写入的数据。

如上所述，由于比较数据匹配的次数、不匹配的数据以及结束标志信号被写入第二存储器，并且由于在以后的每个周期都能(按数据写入的顺序)读出第二存储器中的数据，于是就能无中断地执行随后的数据处理，诸如可变长编码。此外，通过在第一数据存储器设置任意给定数值，任何数据都能处理，这就使多用性得到加强。

此外，由于将比较数据匹配的次数、不匹配的数据以及结束标志信号写入第二存储器，可变长编码指令于是能在任何时刻执行，而不是局限于在可变长编码基于的比较数据匹配的次数计数与不匹配数据被锁存的时刻执行。

此外，当执行单元被配置为具有不是检测数值0的个数的其它功能时，由于它有一条籍以在第二存储器存储数据的通路，所以这种配置的执行单元也能被使用而不失其多用性。

当用专用电路为可变长编码生成数据时，例如现有技术中的那样，则不可能执行为可变长编码生成数据之外的算术操作；如果除了为可变长编码生成数据，还要执行加法和比较等其它操作，就必须在设计为可变长编码生成数据的专用电路之外还提供加法器和比较器之类的通用电路，集成电路的芯片面积就要增加。但是在本发明中，因为为可变长编码生成数据配备的电路可以设计为具有多用性，所以用同一电路也能执行加法和比较等其它操作。所以，它与为可变长编码生成数据专门设计的配置相比，不需要增加集成电路的芯片面积，就不仅能执行为可变长编码生成数据的处理，也能执行其它处理。

此外，由于可变长编码之前的数据被保存在第二存储器中，于是就有可能通过将可变长编码的数据与第二存储器中保存的数据进行比较而检验可变长编码的数据是否已被正确地转换，所以能对可变长编码数据进行调试。

前面提及的最后写入数据指的是当比较第一存储器中例如从某个地址到某个地址的数据时写入最后地址位置的数据。一旦检测到最后写入数据，比较指令的执行就停止，结束标志信号被写入第二存储器。

当执行可变长编码之类的处理时，由比较指令写入的数据被读出，并且通过读出含有结束标志信号的最后写入数据，可以检测到数据的结束，这样就可能得以毫无问题地执行可变长编码。

本发明的第二个数据处理单元包含：一个控制单元，当执行指令时，控制单元输出存储器读控制信号、存储器写控制信号、指令执行信号、比较基准数据设置信号以及结束标志信号；一个第一存储器，向其输入存储器读控制信号；一个第一数据寄存器，向其输入比较基准数据设置信号，以在其中设置比较基准数据；一个存储来自第一存储器的数据的第二数据寄存器；一个检索次数计数器，向其输入指令执行信号，并向控制单元输出一个表示已经在第一存储器上执行的数据检索的次数的计数值；一个执行单元，向它输入指令执行信号和第一数据寄存器及第二数据寄存器的输出数据，并输出一个比较信号和一个执行数据信号；一个第二存储器，向它输入存储器写控制信号、来自执行单元的执行数据信号；一个第三数据寄存器，向它输入结束标志信号，并存储在第二存储器中存储的数据的地址。

在以上的配置中，当执行比较指令时，第一数据寄存器及第二数据寄存器的输出数据被指令执行信号装入执行单元用于数据比较，与此同时，检索次数计数器被控制递增计数，其中结束标志信号在检索次数计数器的输出达到一个预定值之前保持在非活动状态，当检索次数计数器的输出达到该预定值时，控制单元停止比较指令并将结束标志信号设置为活动，而比较信号则从执行单元输出到控制单元去控制向第二存储器的写，以便在结束标志信号处于非活动时并且也在结束标志信号置于活动时，指示输出数据匹配次数和不与比较基准数据匹配的第一存储器数据的结束标志信号和执行数据信号被写入第二存储器，以便当结束标志信号被设置为活动时，最后写入第二存储器的地址被存储在第三数据寄存器中。

根据上述的配置，通过在第一数据寄存器设定希望的比较基准数据，能为任何给定数值执行比较指令，并且比较指令能被为在比较范围内执行的检索次数计数的检索次数计数器的动作停止，结束标志信号于是能被生成，并且存储器地址能被存入作为存储器地址设置寄存器的第三数据存储器；这样只要通过从第三数据寄存器读数据，就能检测最后写入的数据的存储器地址。

如上所述，由于比较数据匹配的次数和不匹配的数据被写入第二存储器，并且由于在以后的每个周期都能读出第二存储器中的数据，于是就能无中断地执行数据处理，诸如可变长编码。此外，由于最后写入的数据的存储器地址保存在第三寄存器中而不是将结束标志信号写入第二存储器，所以就能减少第二存储器的位数。对于第一个数据处理单元来说，需要一个额外的位来保存结束标志。但是在第二个数据处理单元中，存储最后写入数据的地址通过读第三寄存器就能找到。

此外，通过在第一数据寄存器设置任意给定数值，任何数据都能处理，这就使多用性得到加强。

其它效果与用第一个数据处理单元所能取得的效果一样。

本发明的第三个数据处理单元包含：一个控制单元，当执行指令时，控制单元输出存储器读控制信号、存储器写控制信号、指令执行信号、比较基准数据设置信号、结束标志信号以及检索次数设置信号；一个第一存储器，向其输入存储器读控制信号；一个第一数据寄存器，向其输入比较基准数据设置信号，以在其中设置比较基准数据；一个存储来自第一存储器的数据的第二数据寄存器；一个检索次数计数器，向该计数器输入指令执行信号，并输出一个表示已经在第一存储器上执行的数据检索的次数的计数值；一个第三数据寄存器，向其输入检索次数设置信号，以在其中为检索次数设置一个结束值；一个执行单元，向它输入指令执行信号和第一数据寄存器及第二数据寄存器的输出数据，并输出一个比较信号和一个执行数据信号；一个第二存储器，向它输入存储器写控制信号、来自执行单元的执行数据信号和结束标志信号；一个匹配检测电路，向它输入检索次数计数器的输出和在第三寄存器中设置的值，并向控制单元输出匹配信号。

在以上的配置中，当执行比较指令时，第一数据寄存器及第二数据寄存器的输出数据被指令执行信号装入执行单元用于数据比较，与此同时，检索次数计数器被控制递增计数，其中结束标志信号在匹配检测电路输出匹配信号之前保持在非活动状态，当匹配检测电路输出匹配信号时，控制单元停止比较指令并将结束标志信号设置为活动，而比较信号则从执行单元输出到控制单元去控制向第二存储器的写，以便在结束标志信号处于非活动时并且也在结束标志信号置于活动时，指示输出数据匹配次数和不与比较基准数据匹配的第一存储器中的数据的结束标志信号和执行数据信号被写入第二存储器。

根据上述的配置，第三数据处理单元通过在第一数据寄存器设定希望的比较基准数据，能为任何给定数值执行比较指令，并且能在第三数据寄存器中任意设定要在比较范围内执行的检索次数，以便比较指令能在执行一个任意次数的检索后停止。由于结束标志信号能这样写入第二存储器，所以只要通过读出写入第二存储器的数据，就能检测最后写入的数据。

如上所述，由于比较数据匹配的次数和不匹配的数据以及结束标志信号被写入第二存储器，并且由于在以后的每个周期都能读出第二存储器中的数据(以数据写入的顺序)，于是就能无中断地执行数据处理，诸如可变长编码。此外，通过在第三数据寄存器和第二存储器中设置所希望的值，任何数据都能处理，这就使多用性得到加强。

其它效果与用第一个数据处理单元所能取得的效果一样。

本发明的第四个数据处理单元包含：一个控制单元，当执行指令时，控制单元输出存储器读控制信号、存储器写控制信号、指令执行信号、比较基准数据设置信号、结束标志信号、检索次数设置信号以及选择信号；一个第一存储器，向其输入存储器读控制信号；一个第一数据寄存器，向其输入比较基准数据设置信号，以在其中设置比较基准数据；一个存储来自第一存储器的数据的第二数据寄存器；一个第三数据寄存器，向其输入检索次数设置信号，以在其中为检索次数设置一个初始值；一个检索次数计数器，向该计数器输入指令执行信号和第三数据寄存器的输出数据，并输出一个表示要在第一存储器上执行的数据检索的剩余次数的计数值；一个执行单元，向它输入指令执行信号和第一数据寄存器及第二数据寄存器的输出数据，并输出一个比较信号和一个执行数据信号；一个加法器，向它输入检索次数计数器的输出和执行数据信号中包含的一个匹配次数数据信号；一个选择器，它根据由控制单元根据执行数据信号中包含的匹配次数数据信号生成的选择信号，或者选择加法器的输出或者选择匹配次数数据信号；一个第二存储器，向它输入存储器写控制信号、与比较基准数据不匹配并包含在执行数据信号中的第一存储器数据、选择器的输出和结束标志信号。

在以上的配置中，当执行比较指令时，第一数据寄存器及第二数据寄存器的输出数据被指令执行信号装入执行单元用于数据比较，与此同时，检索次数计数器被控制递减计数，其中结束标志信号在检索次数计数器的输出达到第一预定值或者执行数据信号中包含的匹配次数数据信号达到第二预定值之前保持在非活动状态，当检索次数计数器的输出达到第一预定值或者执行数据信号中包含的匹配次数数据信号达到第二预定值时，控制单元停止比较指令并将结束标志信号设置为活动，而比较信号则从执行单元输出到控制单元去控制向第二存储器的写，以便在结束标志信号处于非活动时并且也在结束标志信号置于活动时，指示输出数据匹配次数和不与比较基准数据匹配的第一存储器的数据的结束标志信号和执行数据信号被写入第二存储器，以便当执行数据信号中包含的匹配次数数据信号达到预定值时，其余所有待比较的数据被假定为与比较基准数据匹配，并将加法器的输出、第一存储器的匹配数据以及结束标志信号写入第二存储器。

根据上述的配置，第四数据处理单元通过在第一数据寄存器设定希望的比较基准数据，能为任何给定数值执行比较指令，并且能在第三数据寄存器中任意设定要在比较范围内执行的检索次数，以便比较指令能在执行一个任意次数的检索后停止。此外，当数据匹配连续发生时，通过假定其余数据也与比较基准数据匹配，也能停止比较指令，以缩短整体检索时间。由于结束标志信号这样被写入第二存储器，所以只要通过读出写入第二存储器的数据，就能检测最后写入的数据。

如上所述，由于比较数据匹配的次数、不匹配的数据以及结束标志信号被写入第二存储器，并且由于在以后的每个周期都能(按数据写入的顺序)读出第二存储器中的数据，于是就能无中断地执行数据处理，诸如可变长编码。此外，当数据匹配连续发生时，通过假定其余数据也与比较基准数据匹配，能停止比较指令，这有助于缩短整体检索时间，因此缩短处理时间。此外，通过在检索次数计数器和第一数据存储器中设置所希望的值，任何数据都能处理，这就使多用性得到加强。

其它效果与用第一个数据处理单元所能取得的效果一样。

本发明的第五个数据处理单元包含：一个控制单元，当执行指令时，控制单元输出存储器读控制信号、存储器写控制信号、指令执行信号、比较基准数据设置信号、结束标志信号、检索次数设置信号、连续匹配次数设置信号以及选择信号；一个第一存储器，向其输入存储器读控制信号；一个第一数据寄存器，向其输入比较基准数据设置信号，以在其中设置比较基准数据；一个存储来自第一存储器的数据的第二数据寄存器；一个第三数据寄存器，向其输入检索次数设置信号，以在其中为检索次数设置一个初始值；一个第四数据寄存器，向其输入连续匹配次数设置信号，以设置数据匹配可能连续发生的次数；一个检索次数计数器，向该计数器输入指令执行信号和第三数据寄存器的输出数据，并输出一个表示要在第一存储器上执行的数据检索的剩余次数的计数值；一个执行单元，向它输入指令执行信号和第一数据寄存器及第二数据寄存器的输出数据，并输出一个比较信号和一个执行数据信号；一个加法器，向它输入检索次数计数器的输出和执行数据信号中包含的一个匹配次数数据信号；一个匹配检测电路，向其输入匹配次数数据信号和第四数据寄存器的输出，用于检测二者之间的数据匹配；一个选择器，它根据由控制单元根据匹配检测电路的输出生成的选择信号，或者选择加法器的输出或者选择匹配次数数据信号；一个第二存储器，向它输入存储器写控制信号、与比较基准数据不匹配并包含在执行数据信号中的第一存储器的数据、选择器的输出和结束标志信号。

在以上的配置中，当执行比较指令时，第一数据寄存器及第二数据寄存器的输出数据被指令执行信号装入执行单元用于数据比较，与此同时，检索次数计数器被控制递减计数，其中结束标志信号在检索次数寄存器的输出达到第一预定值或者匹配检测电路的输出表示一次匹配之前保持在非活动状态，当检索次数计数器的输出达到第一预定值时或者匹配检测电路的输出表示一次匹配时，控制单元停止比较指令并将结束标志信号设置为活动，而比较信号则从执行单元输出到控制单元去控制向第二存储器的写，以便在结束标志信号处于非活动时并且也在结束标志信号置于活动时，指示输出数据匹配次数和不与比较基准数据匹配的第一存储器数据的结束标志信号和执行数据信号被写入第二存储器，以便当匹配检测电路的输出表示一次匹配时，其余所有待比较的数据被假定为与比较基准数据匹配，并将加法器的输出、第一存储器的匹配数据以及结束标志信号写入第二存储器。

根据上述的配置，第五数据处理单元通过在第一数据寄存器设定希望的比较基准数据，能为任何给定数值执行比较指令，并且能在第三数据寄存器中任意设定要在比较范围内执行的检索次数，以便比较指令能在执行一个任意次数的检索后停止。此外，通过在第四数据寄存器中预设希望的匹配次数，当数据匹配连续发生的次数达到预设次数时，通过假定其余数据也与比较基准数据匹配，也能停止比较指令，以缩短整体检索时间。由于结束标志信号这样被写入第二存储器，所以只要通过读出写入第二存储器的数据，就能检测最后写入的数据。

如上所述，由于比较数据匹配的次数、不匹配的数据以及结束标志信号被写入第二存储器，并且由于在以后的每个周期都能(按数据写入的顺序)读出第二存储器中的数据，于是就能无中断地执行数据处理，诸如可变长编码。此外，通过在第四数据寄存器中预设希望的匹配次数，当数据匹配连续发生预定的次数时，通过假定其余数据也与比较基准数据匹配，能停止比较指令，这就有可能缩短整体检索时间，因此缩短处理时间。此外，通过在检索次数计数器和第一数据存储器中设置所希望的值，任何数据都能处理，这就使多用性得到加强。

其它效果与用第一个数据处理单元所能取得的效果一样。

本发明的第六个数据处理单元与本发明的第一个、第二个、第三个、第四个、第五个数据处理单元相同，其中的执行单元包含：一个比较器电路，它输入的第一数据是第一数据寄存器的输出，用作比较基准数据，输入的第二数据是第二数据寄存器的输出，用作与第一数据进行比较，该比较器电路将第一数据和第二数据进行比较，如果比较结果是第一数据与第二数据匹配，则输出数值1并设置匹配信号为活动，如果第一数据与第二数据不匹配，则输出第二数据并设置匹配信号为不活动；一个移位器，向它输入比较器电路的输出，并根据比较器电路提供的匹配信号的状态，对比较器电路的输出移位或不移位；一个加法器电路，它的一个输入端接受移位器的输出；一个寄存器，它的输入端接受加法器电路的输出；一个选择电路；它的一个输入端接受数值0，另一个输入端接受寄存器的输出，并根据一个选择信号将其一个或另一个输入连接到加法器电路的另一个输入端。

选择电路根据选择信号要么选择数值0要么选择寄存器的输出，当第一与第二数据不匹配时，与第一数据不匹配的第二数据通过与一个次数计数配对而被作为执行数据信号输出，其中该计数是自第二数据与第一数据上一次不匹配后第二数据与第一数据匹配的次数。

根据上述配置，除了本发明的第一个、第二个、第三个、第四个、第五个数据处理单元取得的效果外，还能取得与本发明的第一算术单元所取得的效果相同的效果。

本发明的第七个数据处理单元与本发明的第一个、第二个、第三个、第四个、第五个数据处理单元相同，其中的执行单元包含：一个比较器电路，它输入的第一数据是第一数据寄存器的输出，用作比较基准数据，输入的第二数据是第二数据寄存器的输出，用作与第一数据进行比较，该比较器电路将第一数据和第二数据进行比较，如果比较结果是第一数据与第二数据匹配，则输出数值1并设置匹配信号为活动，如果第一数据与第二数据不匹配，则输出第二数据并设置匹配信号为不活动；一个标志寄存器，向它输入匹配信号；一个第一寄存器，向它输入比较器电路的输出；一个移位器，向它输入第一寄存器的输出，并根据标志寄存器提供的匹配信号的状态，对第一寄存器的输出移位或不移位；一个第二寄存器，向它输入移位器的输出；一个加法器电路，它的一个输入端接受第二寄存器的输出；一个第三寄存器，它的输入端接受加法器电路的输出；一个选择电路；它的一个输入端接受数值0，另一个输入端接受第三寄存器的输出，并根据一个选择信号将其一个或另一个输入连接到加法器电路的另一个输入端。

选择电路根据选择信号要么选择数值0要么选择第三寄存器的输出，当第一与第二数据不匹配时，与第一数据不匹配的第二数据通过与一个次数计数配对而被作为执行数据信号输出，其中该计数是自第二数据与第一数据上一次不匹配后第二数据与第一数据匹配的次数。

根据上述配置，除了本发明的第一个、第二个、第三个、第四个、第五个数据处理单元取得的效果外，还能取得与本发明的第二算术单元所取得的效果相同的效果。

图1是表示根据本发明的第一和第二实施例的算术单元的配置的框图。

图2是表示根据本发明的第一实施例的算术单元的操作波形图的图。

图3是表示根据本发明的第二实施例的算术单元的操作波形图的图。

图4是表示根据本发明的第三实施例的数据处理单元的配置的框图。

图5是表示根据本发明的第三实施例的数据处理单元的操作波形图的图。

图6是表示在根据本发明的第三实施例的数据处理单元中当完成写数据时存储器配置的简略图。

图7是表示根据本发明的第四实施例的数据处理单元的配置的框图。

图8是表示根据本发明的第四实施例的数据处理单元的操作波形图的图。

图9是表示根据本发明的第五实施例的数据处理单元的配置的框图。

图10是表示根据本发明的第五实施例的数据处理单元的操作波形图的图。

图11是表示根据本发明的第六实施例的数据处理单元的配置的框图。

图12是表示根据本发明的第六实施例的数据处理单元的操作波形图的图。

图13是表示在根据本发明的第六实施例的数据处理单元中当完成写数据时存储器配置的简略图。

图14是表示根据本发明的第七实施例的数据处理单元的配置的框图。

图15是表示根据本发明的第七实施例的数据处理单元的操作波形图的图。

图16是表示现有技术的数据处理单元的配置的框图。

图17是表示现有技术的数据处理单元的操作波形图的图。

以下结合图1和2描述根据本发明的第一实施例的算术单元(数字以十六进制表示)。

图1是表示根据本发明的第一实施例的算术单元的配置的框图。图1中，标注符1A是一个比较器电路，2A是一个8位的第一寄存器，3A是一个标志寄存器，4A是一个移位器，5A是一个9位的第二寄存器，6A是一个选择电路，7A是一个执行累加的加法器电路，8A是一个14位的第三寄存器。

下面描述该算术电路的操作。比较器电路1A执行第一数据(图2中的波形3B，值为OHEX)与第二数据(图2中的波形2B)之间的比较，其中第二数据的输出与操作时钟的上升沿(图2中的波形1B)同步，当第二数据为0时，将一个匹配信号置于高电平并将其输出到标志寄存器3A，后者与操作时钟的上升沿同步地将其锁存(图2中的波形7B)。同时，比较器电路1A将数值1输出(图2中的波形4B)到第一寄存器2A，后者与操作时钟的上升沿同步地将其锁存(图2中的波形6B)。

另一方面，当第一与第二数据不匹配时，则比较器电路1A将匹配信号(图2中的波形5B)置于低电平并将其输出到标志寄存器3A，后者与操作时钟的上升沿同步地将其锁存(图2中的波形7B)。同时，比较器电路1A将第二数据输出(图2中的波形4B)到第一寄存器2A，后者与操作时钟的上升沿同步地将其锁存(图2中的波形6B)。

当匹配信号(图2中的波形7B)处于高电平时，移位器4A将第一寄存器2A的值(图2中的波形6B)左移8位，将结果值100(十六进制，图2中的波形8B)输出到第二移位寄存器5A(图2中的波形8B)，后者与操作时钟的上升沿同步地将其锁存(图2中的波形9B)。另一方面，当匹配信号处于低电平时，移位器4A不对第一寄存器2A的值(图2中的波形6B)移位，而是将第一寄存器2A的值(图2中的波形8B)原封不动地输出到第二寄存器5A，后者与操作时钟的上升沿同步地将其锁存(图2中的波形9B)。

当选择信号(图2中的波形12B)处于低电平时，选择电路6A输出数值0(图2中的波形10B)；当选择信号处于高电平时，则选择第三寄存器8A的输出(图2中的波形11B)。第三寄存器总是与操作时钟的上升沿同步地锁存加法器电路7A的输出。

加法器电路7A以第二寄存器5A的输出(图2中的波形9B)和选择电路6A的输出(图2中的波形10B)作为输入，将它们相加，并将相加结果输出到用于累加的第三寄存器8A。此处，第三寄存器8A必须在执行一系列算术操作之前先被初始化，当选择信号处于低电平时的值作为算术单元计算的结果被输出。在算术单元计算的结果的14位中，低位的8位表示非零数据，高位的6位代表连续零的个数的计数值。

这个算术单元不仅能对数值零的数据执行上述操作，也能通过改变第一数据的值对其它各数据执行上述操作。它也能通过控制移位器4A、加法器电路7A及选择电路6A，只使用比较器电路1A的功能；或通过控制比较器电路1A、加法器电路7A及选择电路6A，只使用移位器4A的功能；或通过控制比较器电路1A、移位器4A及选择电路6A，只使用加法器电路7A的功能。这就大大增加了算术单元的多用性。

此外，由于设置了第一与第二移位寄存器2A与5A和标志寄存器3A，如果比较器电路1A、移位器4A和加法器电路7A的操作速度不快，则不仅能执行顺序检测和输出连续数据零的数目和数据零后继的非零数据的处理，也能对值不为零的数据执行类似的处理。

在上述实施例中，第一寄存器2A和标志寄存器3A设置在比较器电路1A与移位器4A之间，第二寄存器5A在移位器4A与加法器电路7A之间；但是如果设计上要进一步缩小算术单元，提高比较器电路1A、移位器4A和加法器电路7A的操作速度，则可以去掉第一寄存器2A、标志寄存器3A及第二寄存器5A。这样，从比较器电路1A向移位器4A施加的信号就能减掉经过第一寄存器2A和标志寄存器3A上的一个周期的延迟，从移位器4A向加法器电路7A施加的信号就能减掉经过第二寄存器5A上的一个周期的延迟。

以下结合图1和3描述根据本发明的第二实施例的算术单元(数字以十六进制表示)。

图1是表示根据本发明的第二实施例的算术单元的配置的框图。其配置与第一实施例描述的基本相同，唯一区别是，第一实施例中第二寄存器5A是9位的，在第二实施例中则是14位的。

下面描述该算术单元的操作。比较器电路1A执行第一数据(图3中的波形3C，值为0HEX)与第二数据(图3中的波形2C)之间的比较，其中第二数据的输出与操作时钟的上升沿(图3中的波形1C)同步，当第二数据为0时，将一个匹配信号置于高电平并将其输出到标志寄存器3A，后者与操作时钟的上升沿同步地将其锁存(图3中的波形7C)。同时，比较器电路1A将数值1输出(图3中的波形4C)到第一寄存器2A，后者与操作时钟的上升沿同步地将其锁存。

另一方面，当第一与第二数据不匹配时，则比较器电路1A将匹配信号(图3中的波形5C)置于低电平并将其输出到标志寄存器3A，后者与操作时钟的上升沿同步地将其锁存(图3中的波形7C)。同时，比较器电路1A将第二数据(图3中的波形4C)输出到第一寄存器2A，后者与操作时钟的上升沿同步地将其锁存。

当匹配信号(图3中的波形7C)处于低电平时，移位器4A将第一寄存器2A的值(图3中的波形6C)左移6位，将结果值(十六进制，图3中的波形8C)输出到第二寄存器5A(图3中的波形8C)，后者与操作时钟的上升沿同步地将其锁存(图3中的波形9C)。另一方面，当匹配信号处于高电平时，移位器4A不对第一寄存器2A的值(图3中的波形6C)移位，而是将第一寄存器2A的值(图3中的波形8C)，即值1，原封不动地输出到第二寄存器5A，后者与操作时钟的上升沿同步地将其锁存(图3中的波形9C)。

当选择信号(图3中的波形12C)处于低电平时，选择电路6A输出数值0(图3中的波形10C)；当选择信号处于高电平时，则选择第三寄存器8A的输出(图3中的波形11C)。第三寄存器总是与操作时钟的上升沿同步地锁存加法器电路7A的输出。

加法器电路7A以第二寄存器5A的输出(图3中的波形9C)和选择电路6A的输出(图3中的波形10C)作为输入，将它们相加，并将相加结果输出到用于累加的第三寄存器8A。此处，第三寄存器8A必须在执行一系列算术操作之前先被初始化，当选择信号处于低电平时的值作为算术单元计算的结果被输出。在算术单元计算的结果的14位中，高位的8为表示非零数据，低位6位代表连续零的个数的计数值。

该算术单元与前面第一实施例的算术单元一样，大大增加了多用性。

通过设置第一与第二寄存器2A与5A和标志寄存器3A所取得的效果与在第一实施例中取得的一样。

此外，与第一实施例一样，第二实施例也有潜力能去掉第一和第二寄存器2A和5A以及标志寄存器3A。这时，就能减掉经过第一第二寄存器2A和5A以及标志寄存器3A上的一个周期的延迟，这与第一实施例的情况相同。

下文将描述采用第一和第二实施例的算术单元作为执行单元的主要构造成分的数据处理单元的诸实施例。

下面结合图4～6描述根据本发明的第三实施例的数据处理单元。

图4是表示根据本发明的第三实施例的数据处理单元的配置的框图。图4中，标注符1是控制单元，2是执行单元，3是第一存储器，4是第二存储器，5是作为8位比较基准数据设置寄存器的第一数据寄存器，6是作为8位存储器数据寄存器的第二数据寄存器，7是检索次数计数器。图1中算术单元的第一数据暂存于第一数据寄存器5，同样，第二数据暂存于第二数据寄存器5。

此外，标注符8是指令执行信号，9是比较基准数据设置信号，10是存储器读控制信号，11是结束标志信号，12存储器写控制信号，13是比较信号，14是检索次数计数器7的输出信号，15是存储器数据信号，16是第一数据寄存器5的输出信号，17是第二数据寄存器6的输出信号，18是执行数据信号。比较信号13对应于图1中的算术单元的比较器电路1A的输出或标志寄存器3A的输出。

在第三实施例的数据处理单元中，第一存储器3的结构是地址0～63的8位数据存储器，第二存储器4的结构是地址0～63的15位数据存储器，检索次数计数器7的计数范围是0～64。图5是表示根据本发明的第三实施例的数据处理单元的操作波形图的图。图6是表示当完成写数据时第二存储器4的内容的示意图，其中1z表示存储器地址(十进制)，2z表示存储器数据，3z表示匹配次数，4z表示结束标志。存储器数据2z是图1算术单元中未经移位的写入数据，匹配次数3z是在图1算术单元中被移位以后写入的数据。此处，根据算术单元中移位器的设置方式，存储器数据2Z的位置可以与匹配次数3z的位置掉换。

下面结合图4～6描述如此配置的数据处理单元的操作。

图5中的波形1w将被用作图4数据处理单元的操作时钟(CLK)，图4数据处理单元将被描述为与操作时钟1w的上升沿同步地操作。控制单元1设置指令执行信号8(图5中的波形2w)为H电平以执行比较指令。控制单元1输出存储器读控制信号10，根据该信号，位于由控制信号10包含的存储器读地址信号(图5中的波形3w)指定的地址的存储器数据信号15被从第一存储器3读出并存储到第二数据寄存器6(图5中的波形4w)。在执行比较指令之前，用比较基准数据设置信号(图5中的波形5w；比较基准数据的值为0)在第一数据寄存器5中设置比较基准数据。

根据含有比较指令的指令执行信号8，执行单元2比较第二数据寄存器6的输出信号17(图5中的波形4w)与第一数据寄存器5的输出信号16(图5中的波形5w)，如果它们匹配，就将比较信号13输出到控制单元1，由此将将要从控制单元1输出的存储器写控制信号12(图5中的波形6w)设置为H电平，目的是禁止写入第二存储器4并计算连续匹配的次数。另一方面，如果它们不匹配，则执行单元2将其结果信号(图5中的波形7w)作为执行数据信号18，连同结束标志信号11(图5中的波形9w)一起，写入第二存储器4中位于由存储器写控制信号12包含的存储器写地址信号(图5中的波形8w)指定的地址(单一地址)的位置。

当检索次数计数器7的输出信号14(图5中的波形10w)指示64时，控制单元1设置指令执行信号8为L电平，目的是停止比较指令，与此同时，还设置结束标志信号11为H电平。

图6中，存储器地址1z对应于图5中的波形8w，比特位置0～7的8位存储器数据2z对应于图5中的波形4w，比特位置8～13的6位匹配计数(匹配次数)数据3z对应于图5中的波形7w，第14个比特位置的结束标志4z对应于图5中的波形9w。

这样，在根据第三实施例的数据处理单元中，就能为任何给定值执行比较指令，方法是在作为比较基准数据设置寄存器的第一数据寄存器5中设置希望的比较基准数据，并且比较指令能被为在比较范围内执行的检索的次数进行计数的检索次数计数器7的动作停止，结束标志信号11于是就能被写入第二存储器4，这样只要读第二存储器中写入的数据就能检测最后写入的数据。

如上所述，由于比较数据匹配的次数、不匹配的数据以及结束标志信号11被写入第二存储器4，并且由于在以后的每个周期都能(按数据写入的顺序)读出第二存储器4的数据，所以就能无中断地执行诸如可变长编码的数据处理。此外，通过在第一数据存储器5设定任意给定值，任何数据都能处理，这就使多用性得到加强。

此外，由于将比较数据匹配的次数、不匹配的数据以及结束标志信号11写入第二存储器4，任何时刻都能执行一条可变长编码指令，而不是局限于在可变长编码基于的比较数据匹配的次数计数与不匹配数据被锁存的时刻执行。

此外，当执行单元2被配置为具有除检测数值0的个数以外的其它功能时，由于它有一条籍以在第二存储器4存储数据的通路，所以这样配置的执行单元2也能被使用而不失其多用性。

当用专用电路为可变长编码生成数据时，例如现有技术中的那样，则不可能执行为可变长编码生成数据之外的算术操作；如果除了为可变长编码生成数据，还要执行加法和比较等其它操作，就必须在设计为可变长编码生成数据的专用电路之外还提供加法器和比较器之类的通用电路，集成电路的芯片面积就要增加。但是在本发明中，因为为可变长编码生成数据配备的电路可以设计为具有多用性，所以用同一电路也能执行加法和比较等其它操作。所以，它与为可变长编码生成数据专门设计的配置相比，不需要增加集成电路的芯片面积，就不仅能执行为可变长编码生成数据的处理，也能执行其它处理。

此外，由于可变长编码之前的数据被保存在第二存储器4中，于是就有可能通过将可变长编码数据与第二存储器4中保存的数据进行比较而检验可变长编码数据是否已被正确地转换，所以能对可变长编码数据进行调试。

前面提及的最后写入数据指的是当比较第一存储器3中例如从某个地址到某个地址的数据时写入最后地址位置的数据。一旦检测到最后写入数据，比较指令的执行就停止，结束标志信号11被写入第二存储器4。

在执行可变长编码之类的处理时，由比较指令写入的数据被读出，并且通过读出含有结束标志信号11的最后写入数据，可以检测到数据的结束，这样就能执行可变长编码。

应当注意如果用其它某个存储器的数据作为比较基准数据输入到第一数据寄存器5，该数据处理单元也是同样可以实现的。就是说，在上述配置中，第一存储器3的数据与数据寄存器5的值进行比较；这意味着其它某个存储器的数据可以写入数据寄存器5，第一寄存器5的数据就能与该其它存储器的值进行比较。

下面结合图7和8描述根据本发明的第四实施例的数据处理单元。

图7是表示根据本发明的第四实施例的数据处理单元的配置的框图。图7中，标注符4a是第二存储器，19是作为6位存储器地址存储寄存器的第三数据寄存器。

在第四实施例的数据处理单元中，控制单元1、执行单元2、第一存储器3、第一数据寄存器5、第二数据寄存器6及检索次数计数器7与图4所示第三实施例中对应成分的配置基本相同。与第三实施例的区别是，第二存储器4a是地址0～63的14位数据存储器，用作存储器地址存储寄存器的第三数据寄存器19是新增的。图8是表示根据本发明的第四实施例的数据处理单元的操作波形的图。

下面结合图7和8描述如此配置的数据处理单元的操作。

图8中的波形1w将被用作图7数据处理单元的操作时钟(CLK)，图7数据处理单元将被描述为与操作时钟1w的上升沿同步地操作。控制单元1设置指令执行信号8(图8中的波形2w)为H电平以执行比较指令。控制单元1输出存储器读控制信号10，根据该信号，位于由控制信号10包含的存储器读地址信号(图8中的波形3w)指定的地址的存储器数据信号15被从第一存储器3读出并存储到第二数据寄存器6(图8中的波形4w)。在执行比较指令之前，用比较基准数据设置信号(图8中的波形4w；比较基准数据的值为0)在第一数据寄存器5中设置比较基准数据。

根据含有比较指令的指令执行信号8，执行单元2比较第二数据寄存器6的输出信号17(图8中的波形4w)与第一数据寄存器5的输出信号16(图8中的波形5w)，如果它们匹配，就将比较信号13输出到控制单元1，由此将将要从控制单元1输出的存储器写控制信号12(图8中的波形6w)设置为H电平，目的是禁止写入第二存储器4a并计算连续匹配的次数。另一方面，如果它们不匹配，则执行单元2将其结果信号(图8中的波形7w)作为执行数据信号18，连同结束标志信号11(图8中的波形9w)一起，写入第二存储器4a中位于由存储器写控制信号12包含的存储器写地址信号(图8中的波形8w)指定的地址(单一地址)的位置。

当检索次数计数器7的输出信号14(图8中的波形10w)指示64时，控制单元1将存储器写控制信号12包含的存储器写地址信号(图8中的波形8w)当时指示的地址存入第三数据存储器19(图8中的波形11w)，设置指令执行信号8为L电平，目的是停止比较指令，与此同时，还设置结束标志信号11(图8中的波形9w)为H电平。

这样，在根据第四实施例的数据处理单元中，就能为任何给定值执行比较指令，方法是在作为比较基准数据设置寄存器的第一数据寄存器5中设置希望的比较基准数据，并且比较指令能被为在比较范围内执行的检索的次数进行计数的检索次数计数器7的动作停止，从而产生结束标志信号11，并且此时的存储器地址被存储在作为存储器地址设置寄存器的第三数据寄存器19中，这样只要读第三数据寄存器19的数据就能检测最后写入的数据的存储地址。

如上所述，由于比较数据匹配的次数以及不匹配的数据被写入第二存储器4a，并且由于在以后的每个周期都能读出第二存储器4a的数据，所以就能无中断地执行诸如可变长编码的数据处理。此外，由于将最后写入数据的存储器地址保存在第三数据寄存器19中而不是将结束标志信号写入第二存储器4a，所以可以减少第二存储器4a的位数。在前面的第三实施例中，需要额外一位来保存结束标志(由图6中的4z表示)。但是在第四实施例中，通过读第三寄存器19就能找到最后写入数据的存储器地址。

此外，通过在第一数据存储器5设定任意给定值，任何数据都能处理，这就使多用性得到加强。

其它效果与在第三实施例中描述的相同。

还应当认识到，如果用其它某个存储器的数据作为比较基准数据输入到第一数据寄存器5，该数据处理单元也是同样可以实现的。

下面结合图9和10描述根据本发明的第五实施例的数据处理单元。

图9是表示根据本发明的第五实施例的数据处理单元的配置的框图。图9中，标注符1a是控制单元，20是作为7位检索计数设置寄存器的第三数据寄存器，21是匹配检测电路，22是检索计数设置信号，23是第三数据寄存器20的输出信号，24是匹配检测信号。

在第五实施例的数据处理单元中，执行单元2、第一存储器3、第二存储器4、第一数据寄存器5、第二数据寄存器6及检索次数计数器7与图4所示第三实施例中对应成分的配置基本相同。与第三实施例的区别是，控制单元1a以匹配检测信号24而不是检索次数计数器7的输出信号14作为输入，控制单元1a另外还输出检索计数设置信号22，并且增加了第三数据寄存器20和匹配检测电路21。图10是表示根据本发明的第五实施例的数据处理单元的操作波形的图。

下面结合图9和10描述如此配置的数据处理单元的操作。

图10中的波形1w将被用作图9数据处理单元的操作时钟(CLK)，图9数据处理单元将被描述为与操作时钟1w的上升沿同步地操作。控制单元1a设置指令执行信号8(图10中的波形2w)为H电平以执行比较指令。控制单元1a输出存储器读控制信号10，根据该信号，位于由控制信号10包含的存储器读地址信号(图10中的波形3w)指定的地址的存储器数据信号15被读出并存储到第二数据寄存器6(图10中的波形4w)。在执行比较指令之前，用比较基准数据设置信号(图10中的波形5w；比较基准数据的值为0)在第一数据寄存器5中设置比较基准数据，并且用检索计数设置信号22(图10中的波形12w；检索计数是64)在第三数据寄存器20中设置检索计数(检索次数的结束值)。

根据比较指令执行信号8，执行单元2比较第二数据寄存器6的输出信号17(图10中的波形4w)与第一数据寄存器5的输出信号16(图10中的波形5w)，如果它们匹配，就将比较信号13输出到控制单元1a，由此将将要从控制单元1a输出的存储器写控制信号12(图10中的波形6w)设置为H电平，目的是禁止写入第二存储器4并计算连续匹配的次数。另一方面，如果它们不匹配，则执行单元2将其结果信号(图10中的波形7w)作为执行数据信号18，连同结束标志信号11(图10中的波形9w)一起，写入第二存储器4中位于由存储器写控制信号12包含的存储器写地址信号(图10中的波形8w)指定的地址(单一地址)的位置。

匹配检测电路21检测检索次数计数器7的输出信号14(图10中的波形10w)是否与第三数据寄存器20的输出信号23匹配，如果输出信号14与输出信号23二者均指示64，则将匹配检测信号24置于H电平用于输出(图10中的波形13w)，根据该匹配检测信号24，控制单元1a设置指令执行信号8为L电平，目的是停止比较指令，与此同时，还设置结束标志信号11(图10中的波形9w)为H电平。

这样，在根据第五实施例的数据处理单元中，就能为任何给定值执行比较指令，方法是在作为比较基准数据设置寄存器的第一数据寄存器5中设置希望的比较基准数据，并能在作为检索计数设置寄存器的第三数据寄存器20中任意设置一个要在比较范围内执行的检索数，以便比较指令能在执行了一个任意检索次数后被停止。由于结束标志信号11能这样写入第二存储器4，所以只要读第二存储器4中写入的数据就能检测最后写入的数据。

如上所述，由于比较数据匹配的次数、不匹配的数据以及结束标志信号11被写入第二存储器4，并且由于在以后的每个周期都能(按数据写入的顺序)读出第二存储器4的数据，所以就能无中断地执行诸如可变长编码的数据处理。此外，通过在第三数据寄存器20和第一数据存储器5中设定希望的值，任何数据都能处理，这就使多用性得到加强。

其它效果与在第三实施例中描述的相同。

还应当认识到，如果用其它某个存储器的数据作为比较基准数据输入到第一数据寄存器5，该数据处理单元也是同样可以实现的。

下面结合图11～13描述根据本发明的第六实施例的数据处理单元。

图11是表示根据本发明的第六实施例的数据处理单元的配置的框图。图11中，标注符1b是控制单元，7a是检索次数计数器，14是检索次数计数器7a的输出信号，18a是执行数据信号18含有的匹配次数数据信号，18b是不匹配数据信号，20a是作为6位检索计数设置寄存器的第三数据寄存器，22是检索计数设置信号，23是第三数据寄存器20a的输出信号，25是加法器，26是加法器25的输出信号，27是选择器，28是选择器的输出信号，29是用于选择器27的选择信号。

在第六实施例的数据处理单元中，执行单元2、第一存储器3、第二存储器4、第一数据寄存器5及第二数据寄存器6与图9所示第五实施例中对应成分的配置基本相同。与第五实施例的区别是，控制单元1b以检索次数计数器7a的输出信号14和匹配次数数据信号18a作为输入；控制单元1b还另外输出选择信号29；作为检索计数设置寄存器的第三数据寄存器20a的位数是6；第三数据寄存器20a的输出信号23被装入配置成递减计数器的检索次数计数器7a；并且增加了加法器25和选择器27。此处，检索计数(检索次数)的初始值存储在第三数据存储器20a中。图12是表示根据本发明的第六实施例的数据处理单元的操作波形的图。图13是表示当完成写数据时第二存储器4的内容的示意图，其中1z表示存储器地址(十进制)，2z表示存储器数据，3z表示匹配次数，4z表示结束标志。存储器数据2z是图1算术单元中未经移位的写入数据，匹配次数3z是图1算术单元中被移位以后写入的数据。此处，根据算术单元中移位器的设置方式，存储器数据2Z的位置可以与匹配次数3z的位置掉换。

下面结合图11～13描述如此配置的数据处理单元的操作。

图12中的波形1w将被用作图11数据处理单元的操作时钟(CLK)，图11数据处理单元将被描述为与操作时钟1w的上升沿同步地操作。控制单元1b设置指令执行信号8(图12中的波形2w)为H电平以执行比较指令。控制单元1b输出存储器读控制信号10(图12中的波形3w)，根据该信号，位于指定地址的存储器数据信号15被读出并存储到第二数据寄存器6(图12中的波形4w)。在执行比较指令之前，用比较基准数据设置信号9(图12中的波形5w；比较基准数据的值为0)在第一数据寄存器5中设置比较基准数据，并且用检索计数设置信号22(图12中的波形12w；检索计数是63)在第三数据寄存器20a中设置检索计数(检索次数的初始值)。

根据比较指令执行信号8，执行单元2比较第二数据寄存器6的输出信号17(图12中的波形4w)与第一数据寄存器5的输出信号16(图12中的波形5w)，如果它们匹配，就将比较信号13输出到控制单元1b，由此将将要从控制单元1b输出的存储器写控制信号12(图12中的波形6w)设置为H电平，目的是禁止写入第二存储器4并计算连续匹配的次数。另一方面，如果它们不匹配，则执行单元2将其结果信号(图12中的波形7w)作为执行数据信号18(不匹配数据信号18b和匹配次数数据信号18a)，连同结束标志信号11(图12中的波形9w)一起，写入第二存储器4中位于由存储器写控制信号12包含的存储器写地址信号(图12中的波形8w)指定的地址(单一地址)的位置。

控制单元1b通过指令执行信号8设置检索次数计数器7a(第三数据寄存器20a的输出值)的初始值，计数器7a开始递减计数。当检索次数计数器7a的输出信号14(图12中的波形10w)变为0时，控制单元1b设置指令执行信号8为L电平，目的是停止比较指令，与此同时，还设置结束标志信号11为H电平。或者，当连续匹配次数达到一个预定值(图12中的波形7w，在本示意例中其值为700)时，选择信号29(图12中的波形14w)被设置为H电平一表示假定其余检索范围内的数据也都与比较基准数据匹配，并且当检索次数计数器输出信号14(图12中的波形10w)和执行单元结果信号的低位8位都全部是0时，这两个信号的高位6位就被加法器25执行相加，然后将加法器的输出数据26(图12中的波形15w)-而不是匹配次数18a-写入第二存储器4，此时，比较指令被停止，结束标志信号11被设置为H电平。

在图13中，存储器地址1z对应于图12中的波形8w，比特位置0～7的8位存储器数据2z对应于图12中的波形4w，比特位置8～13的6位匹配计数数据(匹配计数)3z对应于图12中的波形7w，第14个比特位置的结束标志4z对应于图12中的波形9w。

这样，在根据第六实施例的数据处理单元中，就能为任何给定值执行比较指令，方法是在作为比较基准数据设置寄存器的第一数据寄存器5中设置希望的比较基准数据，并能在作为检索计数设置寄存器的第三数据寄存器20a中任意设置一个要在比较范围内执行的检索数，以便比较指令能在执行了一个任意检索次数后被停止。此外，当数据匹配连续发生时，通过假定其余数据也与比较基准数据匹配，也能停止比较指令，以缩短整体检索时间。由于结束标志信号11能这样写入第二存储器4，所以只要读第二存储器4中写入的数据就能检测最后写入的数据。

如上所述，由于比较数据匹配的次数、不匹配的数据以及结束标志信号11被写入第二存储器4，并且由于在以后的每个周期都能(按数据写入的顺序)读出第二存储器4的数据，所以就能无中断地执行诸如可变长编码的数据处理。此外，当数据匹配连续发生时，通过假定其余数据也与比较基准数据匹配，也能停止比较指令，这有助于缩短整体检索时间，从而缩短处理时间。此外，通过在检索次数计数器7a和第一数据存储器5中设定希望的值，任何数据都能处理，这就使多用性得到加强。

其它效果与在第三实施例中描述的相同。

还应当认识到，如果用其它某个存储器的数据作为比较基准数据输入到第一数据寄存器5，该数据处理单元也是同样可以实现的。

下面结合图14和15描述根据本发明的第七实施例的数据处理单元。

图14是表示根据本发明的第七实施例的数据处理单元的配置的框图。图14中，标注符1c是控制单元，30是作为匹配次数设置寄存器的第四数据寄存器，31是匹配检测电路，32是连续匹配次数设置信号，33是第四数据寄存器30的输出信号，34是匹配检测信号。

在第七实施例的数据处理单元中，执行单元2、第一存储器3、第二存储器4、第一数据寄存器5、第二数据寄存器6、第三数据寄存器20a、加法器25及选择器27都与图11所示第六实施例中对应成分的配置基本相同。与第六实施例的区别是，控制单元1c以匹配检测信号34而不是匹配次数数据信号18a作为输入；控制单元1c还另外输出连续匹配次数设置信号32；并且增加了作为匹配次数设置寄存器的第四数据寄存器30和匹配检测电路31。图15是表示根据本发明的第七实施例的数据处理单元的操作波形的图。

下面结合图14和15描述如此配置的数据处理单元的操作。

图15中的波形1w将被用作图14数据处理单元的操作时钟(CLK)，图14数据处理单元将被描述为与操作时钟1w的上升沿同步地操作。控制单元1c设置指令执行信号8(图15中的波形2w)为H电平以执行比较指令。控制单元1c输出存储器读控制信号10(图15中的波形3w)，根据该信号，位于指定地址的存储器数据信号15被读出并存储到第二数据寄存器6(图15中的波形4w)。在执行比较指令之前，用比较基准数据设置信号9(图15中的波形5w；比较基准数据的值为0)在第一数据寄存器5中设置比较基准数据，并且用检索计数设置信号22(图15中的波形12w；检索计数是63)在第三数据寄存器20a中设置检索计数(检索次数的初始值)，用连续匹配次数设置信号32在第四数据寄存器30中设置匹配次数(波形16w，匹配次数为7)。

根据比较指令执行信号8，执行单元2比较第二数据寄存器6的输出信号17(图15中的波形4w)与第一数据寄存器5的输出信号16(图15中的波形5w)，如果它们匹配，就将比较信号13输出到控制单元1c，由此将将要从控制单元1c输出的存储器写控制信号12(图15中的波形6w)设置为H电平，目的是禁止写入第二存储器4并计算连续匹配的次数(图15中的波形7w)。另一方面，如果它们不匹配，则执行单元2将其结果信号(图15中的波形7w)作为执行数据信号18(不匹配数据信号18b和匹配次数数据信号18a)，连同结束标志信号11(图15中的波形9w)一起，写入第二存储器4中位于由存储器写控制信号12包含的存储器写地址信号(图15中的波形8w)指定的地址(单一地址)的位置。

控制单元1c通过指令执行信号8设置检索次数计数器7a(第三数据寄存器20a的输出值)的初始值，计数器7a开始递减计数。当检索次数计数器7a的输出信号14变为0时，控制单元1c设置指令执行信号8为L电平，目的是停止比较指令，与此同时，还设置结束标志信号11为H电平。或者，当连续匹配次数等于第四数据寄存器30中设置的值、并且匹配检测信号上升到H电平(图15中的波形17w，在本示意例中其值为700)时，选择信号29(图15中的波形14w)被设置为H电平-表示假定其余检索范围内的数据也都与比较基准数据匹配，并且当检索次数计数器7a输出信号14和执行单元结果信号的低位8位都全部是0时，这两个信号的高位6位就被加法器25执行相加，然后将加法器的输出数据26(图15中的波形15w)-而不是匹配次数18a-写入第二存储器4，此时，比较指令被停止，结束标志信号11被设置为H电平。

这样，在根据第七实施例的数据处理单元中，就能为任何给定值执行比较指令，方法是在作为比较基准数据设置寄存器的第一数据寄存器5中设置希望的比较基准数据，并能在作为检索计数设置寄存器的第三数据寄存器20a中任意设置一个要在比较范围内执行的检索次数，以便比较指令能在执行了一个任意检索次数后被停止。此外，通过在作为匹配次数设置寄存器的第四数据寄存器30中预设希望的匹配次数，当数据匹配连续发生达到该预设次数时，通过假定其余数据也与比较基准数据匹配，也能停止比较指令，以缩短整体检索时间。由于结束标志信号11能这样写入第二存储器4，所以只要读第二存储器4中写入的数据就能检测最后写入的数据。

如上所述，由于比较数据匹配的次数、不匹配的数据以及结束标志信号11被写入第二存储器4，并且由于在以后的每个周期都能(按数据写入的顺序)读出第二存储器4的数据，所以就能无中断地执行诸如可变长编码的数据处理。此外，通过在第四数据寄存器30中预设希望的匹配次数，当数据匹配连续发生达到该预设次数时，通过假定其余数据也与比较基准数据匹配，也能停止比较指令，这就有可能缩短整体检索时间，从而缩短处理时间。此外，通过在检索次数计数器7a和第一数据寄存器5中设定希望的值，任何数据都能处理，这就使多用性得到加强。

其它效果与在第三实施例中描述的相同。

还应当认识到，如果用其它某个存储器的数据作为比较基准数据输入到第一数据寄存器5，该数据处理单元也是同样可以实现的。

Claims (9)

1．一种算术单元，它包含一个比较器电路、一个移位器、一个加法器电路、一个寄存器、一个选择电路；比较器电路将输入的第一数据作为比较基准数据，第二数据作为与第一数据比较的数据，执行第一与第二数据之间的比较；当比较结果是第一与第二数据匹配时，比较器电路输出数值1并将匹配信号设定为活动，而当比较结果是第一与第二数据不匹配时，比较器电路输出第二数据并将匹配信号设定为不活动；向移位器输入比较器电路的输出，并根据比较器电路提供的匹配信号的状态，对比较器电路的输出移位或不移位；加法器电路在其一个输入端接受移位器的输出；向寄存器输入加法器电路的输出；选择电路在其一个输入端接受数值0，在另一个输入端接受寄存器的输出，并根据一个选择信号将其一个或另一个输入连接到加法器电路的另一个输入端；其中：

选择电路根据选择信号要么选择数值0要么选择寄存器的输出，当第一与第二数据不匹配时，与第一数据不匹配的第二数据通过与一个计数配对而被输出，其中该计数是自第二数据与第一数据上一次不匹配后第二数据与第一数据匹配的次数。

2．一种算术单元，它包含一个比较器电路、一个标志寄存器、一个第一寄存器、一个移位器、一个第二寄存器、一个第三寄存器、一个选择电路；比较器电路将输入的第一数据作为比较基准数据，第二数据作为与第一数据比较的数据，执行第一与第二数据之间的比较；当比较结果是第一与第二数据匹配时，比较器电路输出数值1并将匹配信号设定为活动，而当比较结果是第一与第二数据不匹配时，比较器电路输出第二数据并将匹配信号设定为不活动；向标志寄存器输入匹配信号；向第一寄存器输入比较器电路的输出；向移位器输入第一寄存器的输出并根据标志寄存器提供的匹配信号的状态，对第一寄存器的输出移位或不移位；向第二寄存器输入移位器的输出；加法器电路在其一个输入端接受第二寄存器的输出；向第三寄存器输入加法器电路的输出；选择电路在其一个输入端接受数值0，在另一个输入端接受第三寄存器的输出，并根据一个选择信号将其一个或另一个输入连接到加法器电路的另一个输入端；其中：

选择电路根据选择信号要么选择数值0要么选择第三寄存器的输出，当第一与第二数据不匹配时，与第一数据不匹配的第二数据通过与一个计数配对而被输出，其中该计数是自第二数据与第一数据上一次不匹配后第二数据与第一数据匹配的次数。

3．一种数据处理单元，它包含：一个控制单元，当执行指令时，控制单元输出存储器读控制信号、存储器写控制信号、指令执行信号、比较基准数据设置信号以及结束标志信号；一个第一存储器，向其输入存储器读控制信号；一个第一数据寄存器，向其输入比较基准数据设置信号，以在其中设置比较基准数据；一个存储来自第一存储器的数据的第二数据寄存器；一个检索次数计数器，向该计数器输入指令执行信号，并向控制单元输出一个表示已经在第一存储器上执行的数据检索的次数的计数值；一个执行单元，向它输入指令执行信号和第一数据寄存器及第二数据寄存器的输出数据，并输出一个比较信号和一个执行数据信号；一个第二存储器，向它输入存储器写控制信号、来自执行单元的执行数据信号和结束标志信号；其中：

当执行比较指令时，第一数据寄存器及第二数据寄存器的输出数据被指令执行信号装入执行单元用于数据比较，与此同时，检索次数计数器被控制递增计数，其中结束标志信号在检索次数计数器的输出达到一个预定值之前保持在非活动状态，当检索次数计数器的输出达到该预定值时，控制单元停止比较指令并将结束标志信号设置为活动，而比较信号则从执行单元输出到控制单元去控制向第二存储器的写，以便在结束标志信号处于非活动时并且也在结束标志信号置于活动时，指示输出数据匹配次数和不与比较基准数据匹配的第一存储器的数据的结束标志信号和执行数据信号被写入第二存储器。

4．一种数据处理单元，它包含：一个控制单元，当执行指令时，控制单元输出存储器读控制信号、存储器写控制信号、指令执行信号、比较基准数据设置信号以及结束标志信号；一个第一存储器，向其输入存储器读控制信号；一个第一数据寄存器，向其输入比较基准数据设置信号，以在其中设置比较基准数据；一个存储来自第一存储器的数据的第二数据寄存器；一个检索次数计数器，向该计数器输入指令执行信号，并向控制单元输出一个表示已经在第一存储器上执行的数据检索的次数的计数值；一个执行单元，向它输入指令执行信号和第一数据寄存器及第二数据寄存器的输出数据，并输出一个比较信号和一个执行数据信号；一个第二存储器，向它输入存储器写控制信号、来自执行单元的执行数据信号；一个第三数据寄存器，向它输入结束标志信号，并存储在第二存储器中存储的数据的地址；其中：

当执行比较指令时，第一数据寄存器及第二数据寄存器的输出数据被指令执行信号装入执行单元用于数据比较，与此同时，检索次数计数器被控制递增计数，其中结束标志信号在检索次数计数器的输出达到一个预定值之前保持在非活动状态，当检索次数计数器的输出达到该预定值时，控制单元停止比较指令并将结束标志信号设置为活动，而比较信号则从执行单元输出到控制单元去控制向第二存储器的写，以便在结束标志信号处于非活动时并且也在结束标志信号置于活动时，指示输出数据匹配次数和不与比较基准数据匹配的第一存储器的数据的结束标志信号和执行数据信号被写入第二存储器，以便当结束标志信号被设置为活动时，最后写入第二存储器的地址被存储在第三数据寄存器中。

5．一种数据处理单元，它包含：一个控制单元，当执行指令时，控制单元输出存储器读控制信号、存储器写控制信号、指令执行信号、比较基准数据设置信号、结束标志信号以及检索次数设置信号；一个第一存储器，向其输入存储器读控制信号；一个第一数据寄存器，向其输入比较基准数据设置信号，以在其中设置比较基准数据；一个存储来自第一存储器的数据的第二数据寄存器；一个检索次数计数器，向该计数器输入指令执行信号，并输出一个表示已经在第一存储器上执行的数据检索的次数的计数值；一个第三数据寄存器，向其输入检索次数设置信号，以在其中为检索次数设置一个结束值；一个执行单元，向它输入指令执行信号和第一数据寄存器及第二数据寄存器的输出数据，并输出一个比较信号和一个执行数据信号；一个第二存储器，向它输入存储器写控制信号、来自执行单元的执行数据信号和结束标志信号；一个匹配检测电路，向它输入检索次数计数器的输出和在第三寄存器中设置的值，并向控制单元输出匹配信号；其中：

当执行比较指令时，第一数据寄存器及第二数据寄存器的输出数据被指令执行信号装入执行单元用于数据比较，与此同时，检索次数计数器被控制递增计数，其中结束标志信号在匹配检测电路输出匹配信号之前保持在非活动状态，当匹配检测电路输出匹配信号时，控制单元停止比较指令并将结束标志信号设置为活动，而比较信号则从执行单元输出到控制单元去控制向第二存储器的写，以便在结束标志信号处于非活动时并且也在结束标志信号置于活动时，指示输出数据匹配次数和不与比较基准数据匹配的第一存储器的数据的结束标志信号和执行数据信号被写入第二存储器。

6．一种数据处理单元，它包含：一个控制单元，当执行指令时，控制单元输出存储器读控制信号、存储器写控制信号、指令执行信号、比较基准数据设置信号、结束标志信号、检索次数设置信号以及选择信号；一个第一存储器，向其输入存储器读控制信号；一个第一数据寄存器，向其输入比较基准数据设置信号，以在其中设置比较基准数据；一个存储来自第一存储器的数据的第二数据寄存器；一个第三数据寄存器，向其输入检索次数设置信号，以在其中为检索次数设置一个初始值；一个检索次数计数器，向该计数器输入指令执行信号和第三数据寄存器的输出数据，并输出一个表示要在第一存储器上执行的数据检索的剩余次数的计数值；一个执行单元，向它输入指令执行信号和第一数据寄存器及第二数据寄存器的输出数据，并输出一个比较信号和一个执行数据信号；一个加法器，向它输入检索次数计数器的输出和执行数据信号中包含的一个匹配次数数据信号；一个选择器，它根据由控制单元根据执行数据信号中包含的匹配次数数据信号生成的选择信号，或者选择加法器的输出或者选择匹配次数数据信号；一个第二存储器，向它输入存储器写控制信号、与比较基准数据不匹配并包含在执行数据信号中的第一存储器的数据、选择器的输出和结束标志信号；其中：

当执行比较指令时，第一数据寄存器及第二数据寄存器的输出数据被指令执行信号装入执行单元用于数据比较，与此同时，检索次数计数器被控制递减计数，其中结束标志信号在检索次数寄存器的输出达到第一预定值或者执行数据信号中包含的匹配次数数据信号达到第二预定值之前保持在非活动状态，当检索次数计数器的输出达到第一预定值或者执行数据信号中包含的匹配次数数据信号达到第二预定值时，控制单元停止比较指令并将结束标志信号设置为活动，而比较信号则从执行单元输出到控制单元去控制向第二存储器的写，以便在结束标志信号处于非活动时并且也在结束标志信号置于活动时，指示输出数据匹配次数和不与比较基准数据匹配的第一存储器的数据的结束标志信号和执行数据信号被写入第二存储器，以便当执行数据信号中包含的匹配次数数据信号达到预定值时，其余所有待比较的数据被假定为与比较基准数据匹配，并将加法器的输出、第一存储器的匹配的数据以及结束标志信号写入第二存储器。

7．一种数据处理单元，它包含：一个控制单元，当执行指令时，控制单元输出存储器读控制信号、存储器写控制信号、指令执行信号、比较基准数据设置信号、结束标志信号、检索次数设置信号、连续匹配次数设置信号以及选择信号；一个第一存储器，向其输入存储器读控制信号；一个第一数据寄存器，向其输入比较基准数据设置信号，以在其中设置比较基准数据；一个存储来自第一存储器的数据的第二数据寄存器；一个第三数据寄存器，向其输入检索次数设置信号，以在其中为检索次数设置一个初始值；一个第四数据寄存器，向其输入连续匹配次数设置信号，以设置数据匹配可能连续发生的次数；一个检索次数计数器，向该计数器输入指令执行信号和第三数据寄存器的输出数据，并输出一个表示要在第一存储器上执行的数据检索的剩余次数的计数值；一个执行单元，向它输入指令执行信号和第一数据寄存器及第二数据寄存器的输出数据，并输出一个比较信号和一个执行数据信号；一个加法器，向它输入检索次数计数器的输出和执行数据信号中包含的一个匹配次数数据信号；一个匹配检测电路，向其输入匹配次数数据信号和第四数据寄存器的输出，用于检测二者之间的数据匹配；一个选择器，它根据由控制单元根据匹配检测电路的输出生成的选择信号，或者选择加法器的输出或者选择匹配次数数据信号；一个第二存储器，向它输入存储器写控制信号、与比较基准数据不匹配并包含在执行数据信号中的第一存储器的数据、选择器的输出和结束标志信号；其中：

当执行比较指令时，第一数据寄存器及第二数据寄存器的输出数据被指令执行信号装入执行单元用于数据比较，与此同时，检索次数计数器被控制递减计数，其中结束标志信号在检索次数寄存器的输出达到第一预定值或者匹配检测电路的输出表示一次匹配之前保持在非活动状态，当检索次数寄存器的输出达到第一预定值时或者匹配检测电路的输出表示一次匹配时，控制单元停止比较指令并将结束标志信号设置为活动，而比较信号则从执行单元输出到控制单元去控制向第二存储器的写，以便在结束标志信号处于非活动时并且也在结束标志信号置于活动时，指示输出数据匹配次数和不与比较基准数据匹配的第一存储器的数据的结束标志信号和执行数据信号被写入第二存储器，以便当匹配检测电路的输出表示一次匹配时，其余所有待比较的数据被假定为与比较基准数据匹配，并将加法器的输出、第一存储器的匹配数据以及结束标志信号写入第二存储器。

8．根据权利要求3、4、5、6或7的数据处理单元，其中的执行单元包含：一个比较器电路，它输入的第一数据是第一数据寄存器的输出，用作比较基准数据，输入的第二数据是第二数据寄存器的输出，用作与第一数据进行比较，该比较器电路将第一数据和第二数据进行比较，如果比较结果是第一数据与第二数据匹配，则输出数值1并设置匹配信号为活动，如果第一数据与第二数据不匹配，则输出第二数据并设置匹配信号为不活动；一个移位器，向它输入比较器电路的输出，并根据比较器电路提供的匹配信号的状态，对比较器电路的输出移位或不移位；一个加法器电路，它的一个输入端接受移位器的输出；一个寄存器，它的输入端接受加法器电路的输出；一个选择电路；它的一个输入端接受数值0，另一个输入端接受寄存器的输出，并根据一个选择信号将其一个或另一个输入连接到加法器电路的另一个输入端；其中：

选择电路根据选择信号要么选择数值0要么选择寄存器的输出，当第一与第二数据不匹配时，与第一数据不匹配的第二数据通过与一个次数计数配对而被作为执行数据信号输出，其中该计数是自第二数据与第一数据上一次不匹配后第二数据与第一数据匹配的次数。

9．根据权利要求3、4、5、6或7的数据处理单元，其中的执行单元包含：一个比较器电路，它输入的第一数据是第一数据寄存器的输出，用作比较基准数据，输入的第二数据是第二数据寄存器的输出，用作与第一数据进行比较，该比较器电路将第一数据和第二数据进行比较，如果比较结果是第一数据与第二数据匹配，则输出数值1并设置匹配信号为活动，如果第一数据与第二数据不匹配，则输出第二数据并设置匹配信号为不活动；一个标志寄存器，向它输入匹配信号；一个第一寄存器，向它输入比较器电路的输出；一个移位器，向它输入第一寄存器的输出，并根据标志寄存器提供的匹配信号的状态，对第一寄存器的输出移位或不移位；一个第二寄存器，向它输入移位器的输出；一个加法器电路，它的一个输入端接第二寄存器的输出；一个第三寄存器，它的输入端接受加法器电路的输出；一个选择电路；它的一个输入端接受数值0，另一个输入端接受第三寄存器的输出，并根据一个选择信号将其一个或另一个输入连接到加法器电路的另一个输入端；其中：

选择电路根据选择信号要么选择数值0要么选择第三寄存器的输出，当第一与第二数据不匹配时，与第一数据不匹配的第二数据通过与一个次数计数配对而被作为执行数据信号输出，其中该计数是自第二数据与第一数据上一次不匹配后第二数据与第一数据匹配的次数。

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