CN1228919C - 储存装置及射频系统用的极低抖动时钟产生装置及方法 - Google Patents

Abstract

本案为一种时钟产生装置，其包含一延迟锁相回路，及复数可编程计数器。该复数可编程计数器耦合至该延迟锁相回路，各该可编程计数器有个别输出。该延迟锁相回路架构以产生复数相位延迟线输出。一硬盘机包含该延迟锁相回路及该复数可编程计数器，其产生诸如读、写、伺服及系统时序信号的多时序信号。本发明并提供一方法，以经由可编程计数器产生复数时序脉冲。

Description

储存装置及射频系统用的极低抖动时钟产生装置及方法

技术领域

本案涉及一种时钟产生系统，尤指一种用于减低信号抖动并产生时钟信号的装置及其方法。

背景技术

一般而言，在一硬盘系统中使用读取、写入及伺服信道时，可能需要三个不同的时钟来源。读取磁头及写入磁头需要彼此分立的时钟信号，用以分别将一电子信号转换为一磁性信号及将一磁性信号转换为一电子信号。而对于伺服动作亦需要不同的时钟信号，用以正确地在硬盘磁盘表面上定位磁头的位置。在上述各各系统中，其所需的时序脉冲均为非常高频的时间脉冲。

对于读取、写入及伺服信道的时序管理工作，可由一多时序合成组件来处理，该多时序合成组件在一宽广的频带上具有一可编程的输出频率。然而某些多时序合成组件则具有一操作上的考虑重点，即当这些多时序合成组件在配置以时序脉冲时，必须消耗大量的电源。对于具有大量可编程频率的频带的多时序合成组件，可利用需要高电压偏差的成对晶体管达成高操作频率的需求。再者，某些其内包含时序合成组件的振荡器可被引入构装及积聚相位误差。而该相位误差则可能降低某些时序合成组件操作性能。

发明内容

因此，如何发展一种可避免上述缺点，并提供一种减低信号抖动并产生时钟信号的装置及其方法，实为目前迫切需要解决的问题。

本发明涉及一种关于高频宽带的时序产生装置及一种降低电压及程序变量敏感度，同时减低信号抖动并产生时钟信号的方法。本案较佳实施例的时序产生装置包含一延迟锁相回路及复数可编程计数器。其中该复数可编程计数器，直接耦合至该延迟锁相回路中的共同输入点上，而各该复数可编程计数器均包含不同输出。该延迟锁相回路是用以配置以产生一多相位延迟输出。而在本案较佳实施例的储存装置则包含一延迟锁相回路以及复数可编程计数器。其中该复数可编程计数器是用以配置以产生不同时序脉冲，即如一读取、写入、伺服及一系统时序脉冲。

根据本发明的时钟产生装置，其结构至少包含：一延迟锁相回路，用以组配产生多相位输出，包含复数相位延迟线；以及复数可编程计数器，各皆直接耦合至该延迟锁相回路中的该复数相位延迟线上；其中该复数可编程计数器包含共享输入及不同输出，用以配置以产生分立式时序脉冲；而该复数可编程计数器包含多相位计数器、相位累加器或该多相位计数器及该相位累加器的组合。

根据本发明的应用于硬盘机的时钟产生方法，其包含：延迟一输入信号，其通过一可编程延迟完成；产生复数相位信号，其借助使用一延迟锁相回路所完成；以及分配复数时钟信号，其中该复数时钟信号通过耦合至该延迟锁相回路的复数多相位计数器、复数相位累加器或该多相位计数器及该相位累加器的组合而产生。

本案较佳实施例的时序产生方法是借助一可编程延迟程序来延迟一输入信号。其中复数延迟信号是借助一延迟锁相回路所生成；而另复数时序脉冲则是借助复数可编程计算组件。借助特殊处理模块的导入，可简化处理流程、提高处理效益，并有效避免习知技艺所产生的问题。

硬式磁盘驱动器，其为一种电子化机械装置，该装置可由一磁盘读取或写入数据，而该磁盘则由一可储存数据的材料所制成，或镀覆有一层该同质材料。当然一硬式磁盘驱动器也包含一由磁盘所支撑的磁轴、一用以趋动磁盘的马达、至少一读取/写入磁头、一磁头定位机构、一电源供应装置及一控制组件。而该硬式磁盘驱动器则是借助许多时序脉冲流来组配其操作流程。举例而言，读取和写入时序脉冲均可协同作动该读取/写入磁头，用以将储存于一磁盘上的扇区转换改变为交换电子信号；相反地亦可将一交换电子信号转换改变储存于一磁盘的扇区。又当预补偿作用被引用时，该写入时序脉冲会进一步进行时序偏移以补偿磁性记录时的位偏移效应。而在一伺服装置中，则是利用不同时序脉冲正确无误地将该读取/写入磁头定位在该硬盘磁盘之上。

附图说明

图1：其揭示本案第一较佳实施例的功能示意图；

图2：其揭示本案第二较佳实施例的功能示意图；

图3：其揭示本案第二较佳实施例的分离组件的功能示意图；以及

图4：其揭示本案第三较佳实施例的功能示意图。

具体实施方式

请参阅图1。图1揭示本案第一较佳实施例的功能示意图。该第一较佳实施例的时序产生装置102包含一延迟锁相回路的合成器104及一多层次计数器106。在实际应用上，该延迟锁相回路的合成器104可产成一输入信号的延迟变化形式，而该输入信号则通过一输入端108接收。如图1所示，一具有复数相位延迟线的延迟锁相回路(Delay-Locked Loop，DLL)104可决定一输入信号，该输入信号针对一控制延迟线(n相输出)110的n相输出而形成。换句话说，在实际应用上，该延迟锁相回路104可驱动多或n个相迟延的输出线。更进一步设想，该延迟锁相回路104可以在该输入信号和一内部反馈回授信号间插入多可编程延迟。而此一实施例中，多相位延迟线路可延迟该n相输出110的输出信号，其中该输出信号自该输入信号起进行了三百六十度的相位延迟。换句话说，该输入信号及该内部反馈回授信号本质上为同相，但却约有一周期或一全循环的延迟。根据上述实施例的构想，当该内部反馈回授信号与该输入信号对准时，该延迟锁相回路会“锁住”。“锁住”的情况发生时即说明了该输入信号与该内部反馈回授信号在本质上仅有微小的差异。

根据上述实施例的构想，该延迟锁相回路104的输出可趋动至少一计数器。而在本案的较佳实施结果，该计数器为一多相位计数器106，可追踪该延迟锁相回路104的n相输出110的相位角度。该多相位计数器106可对n相输出110进行多量测，且进一步与先前已决定或已编程的值进行比较。在本案较佳的量测模式中，该多相位计数器106可计数该n相输出110的相转变。在实际应用上，对该n相输出的电压门槛与其斜度的监测为可调的，即较佳的多相位计数器106可以追踪一具宽广区域的信号震幅与频率。当该多相位计数器106在量测或计数一已先行决定的相位数时，该多相位计数器106在重新初始化其各自的计数前，即会产生输出。在实际应用上，多相位计数器106的输出为时序脉冲，该时序脉冲则自一包含有该延迟锁相回路104的单一时序来源中精确地产生。

为在一读取时钟114、一伺服时钟116、一系统时钟118及一写入时钟120间得到不同的时钟频率，各多相位计数器106具有至少一已先行决定或可编程的区域范畴或参考计数。当达到该参考计数时，该多相位计数器则会产生一或多个时序脉冲，而该时序脉冲可与其它电流函数做最完善的协调配合。在实际应用上，当达到不同的参考计数时，各多相位计数器106可以被组配或编程去追踪一或多个计数，同时可产生输出。根据上述构想，各多相位计数器106可以产生许多动态时序函数。举例来说，该写入时钟输出120也可以产生动态”时序偏移”的时序脉冲，该时序脉冲可用于进行时序偏移以补偿磁性记录时的位偏移效应。另一方面，借助实时或于写入循环中，再编程该区域范畴或该参考计数，本案较佳实施的发明可以将写入的数据“时序位移”，以补偿位偏移，其中该位偏移可能发生在一磁性媒体上，像是镀覆有磁性物质的磁盘。藉此，该区域范畴或参考计数可被编程，宛如该多相位计数器106可以实时计数相的发生。

根据上述构想，该延迟锁相回路104并不会积聚相位误差。此外，该延迟锁相回路104可以提供精确的时钟条件。如上所述，该延迟锁相回路104可以决定一包含有锁相回路204的合成组件的输出。请参阅图2，如图所示，在本案第二较佳实施例的时序产生装置202中，该延迟锁相回路104可以决定一中等频率合成组件(锁相回路)204的输出。在本实施例中，一锁相回路204生成一具有固定复数输入频率的输入信号，该输入信号自输入端108接收而得。而该输入信号可为一模拟信号或一数字信号。

如上所述的实施例，可应用于一数字电路或一模拟电路。当上述实施例应用于一数字电路时，该装置将具有低噪声感应度、低电源消耗度及具有一有效率抖动的操作特性。而当上述实施例应用于一模拟电路时，该装置可以得到良分辨率。请参阅图3，如图所示，其揭示本案于一合成器的模拟应用，该合成器做频率倍增器之用。在此实施例300中的装置，一频率倍增信号由一延迟锁相回路104所决定的中级频率信号所组成。

如图3所示，一n倍除频计数器302被设置于一负反馈回授回路304之内，其位于一压控振荡器(Voltage-Controlled Oscillator，VCO)306与一相检测组件308之间。相检测组件308会先接收一参考信号及一由该n倍除频计数器302所产生的输出信号。接着，该相检测组件308会比较该参考信号及该n倍除频计数器302所产生的输出信号；并且产生一直流电(Direct Current，DC)信号，该直流电信号正比于输入信号间的相位差。一回路过滤器310，尤以低通率过滤为佳，可从该相检测组件308输出中移除高频率的内容。该压控振荡器306则在接收已过滤的输入信号，并且产生一调谐振荡信号。在实际应用上，该n倍除频计数器302依据该压控振荡器306的多相位输出来产生其输出信号。此一作法可增加该n倍除频计数器302反馈回授的分辨率。藉此，于图3中所揭示的本案较佳实施例的合成器可产生多输入参考信号。如上所述，该中级频率信号为一接受自输入点108的多输入参考信号。

根据本案的构想，该相检测组件308由一模拟信号或一数字信号所趋动。在前述较佳实施例中，该压控振荡器306更可包含一固定式或可调式的电感电容调谐振荡器，而该电感电容调谐振荡器则可具有狭窄或宽广的调谐振荡范围。该压控振荡器306并不需要限制其逻辑速度，如前所述的实施例，本案的装置可应用于一无线射频的频宽带或一微波射频的频宽带，亦可使用于产生一载波频率。当然，相锁回路及某些与此类压控振荡器共组的其它较佳实施例更具有一无线射频或一微波射频的相检测组件。再者，在此所讲述的各调谐振荡器均包含至少一可变电容、可变电感、调节二极管(即一变容二极管)或由前述的组件所组成，其可以手动调节或自动调节。该调节二极管可通过一调节信号来调节或以一外部来源的实用电压调节。

如前所述的实施例，亦可进行细部的改组而进行其它方向的应用。举例而言，在该压控振荡器(Voltage-Controlled Oscillator，VCO)306与该相检测组件308之间可组设至少一延迟组件于该负反馈回授回路304之内。再者，该压控振荡器306与该相检测组件308之间亦可再组设至少一n倍除频计数器。如在该压控振荡器306与该相检测组件308之间串联组构至少一n倍除频计数器302时，其输出可得到一多输入信号。

进一步而言，本案的发明并未受限于某种计数器，任何适用的计数器均可被导入。举例而言，一相位聚积组件可用以量测该延迟锁相回路104输出的发生或重复，其中该延迟锁相回路104的多相位延迟线及/或一相位聚积组件可与前述图3及图4中所揭示实施例中的该负反馈回授回路304相连结。为产生一固定频率或可变频率时序脉冲，一即知的相位增加固定常值可与各多相位谐调振荡输出被加入该相位累加器计数。较佳者，当该相位累加器达到预先指定值，即一多程序计数值时，该相位累加器会产生一时序脉冲或一时序脉动。例如，当该相位累加器达到预先指定值时，即当一时序脉冲或一时序脉动产生时，该相位累加器也会再度初始化。根据上述说明，一相位累加器可以在一时间范畴内生成一时序脉冲，其中该时间范畴对应于频率范畴中两相邻相位或不同相位的时间差。在上述所有述的实施例中，该时序脉冲可以借助一计数器或由一外部电路，如一搜寻窗体等而求得。当然其它型式的计数器也可以被引入使用。举例而言，一非整数除法器或一可编程非整数除法器可被引入使用，以生成时序脉冲。较佳者，为该可编程非整数除法器的除数为可编程。当用以产生一写入时序120的时序信号时，较佳的除数可实时编程，用以补偿于磁性媒体中发生的位偏移现象。据上所述，该可编程非整数除法器可以生成一动态“时序位移”的时序脉冲，该时序脉冲可应用于一写入预先补偿程序。

请参阅图4，其揭示本案第三个较佳实施例。如图所示，图1实施例的该延迟锁相回路104中的频率合成可如图3的模拟合成器，进行同质应用。根据该实施例，该压控振荡器306转换该相检测组件308的直流电输出电压成为时序衍生相位，其为一频率。在该实施例的时钟产生装置402，该压控振荡器306为一低相位噪声的压控振荡器，其可产生”n”相位。而该压控振荡器306的输出则直接连接至该多相位计数器106，该多相位计数器106可将该输出震幅最大化。而本实施例的变化组合中，许多其它类型的计数器均可被引入使用，当然包含上面所述的各类计数器。本案另一较佳实施例为将一整合锁相回路直接耦合至该输入信号，也可将其直接连接至前述任何计数器。

上述各较佳实施例均可被引入于许多包含无线射频或微波射频电路装置、重复性储存装置、硬式磁盘100和其它机电制动装置中使用。在一硬式磁盘100中，依据前述的实施例说明，可利用该延迟锁相回路104来产生数等距离相位或变化性时序频率，以提供该读取时钟114、该写入时钟120及该伺服时钟116于该硬式磁盘100中使用，就如同一系统时钟118、一控制器时钟、一微控制器时钟，及/或一接口时钟一般作用。又当写入预补偿作用被引用时，一重复性程序计数器可以对该写入时钟120的时序脉冲信号进行”时序偏移”。根据上述构想，写入预补偿作用可以补偿磁性记录时在硬式磁盘记录媒介(如磁盘)发生的位偏移效应。而在一伺服装置中，则是利用不同时序脉冲正确无误地将该读取/写入磁头定位在该硬盘磁盘之上。如上所述，从一写入循环要至下一写入循环时，该参考计数可再编程。藉此，当可编程计数或区间范畴被引入时，某些程序时钟频率将自动映像该硬式磁盘储存媒介的条件。除了上面所述之外，本案实施例可用于产生一系统时钟118，该系统时钟118可用于趋动外围电路及系统的整体处理速度。据此，上述的硬式磁盘110可生成主系统时钟以供许多电子系统或控制器使用。

本案其中一实质应用为利用一40百万赫(MHz)的参考频率来求得一约100MHz至1亿赫(GHz)的范围的时序频率。在此一示范性的实施例中，一具输出端的延迟线64被闭锁于一约2GHz的信号，其中该信号由一电感电容调谐振荡器而得。该延迟锁相回路产生三十二个输出信号，而该输出信号在两相相间具有约500微微秒(Pico-seconds)/32的间隔差。三个多相位计数器曾被用于产生一约100MHz至1亿赫(GHz)的范围的时序频率。这些时序频率借助计数64至640个相位间完成。然而在本案实施例中，示范性的时序频率可用于提供该读取时钟114、该写入时钟120、读/写时钟、该伺服时钟116及该系统时钟118于该硬式磁盘100中使用，就如同一控制器时钟、一微控制器时钟，及/或一接口时钟一般作用。当被用于产生该写入时钟120或读/写信号时，较佳者为该时钟可以动态地被编程以产生动态”时序偏移”的时序脉冲，进而于一写入预补偿程序中被使用。

上述的较佳实施例的简单说明可了解本案仅借助一单一电路便可产生一高速时序信号的变化。就一可产生多时序脉冲的单一电路而言，其运作时所消耗的能量将小于同质应用的多电路所消耗者。为降低噪声敏感度、改善抖动操作性能及更进一步减少能源消耗，上述数字应用的实施例可被整合于单一集成电路之中。另一方面，模拟应用也可以被应用于另一种实施例之中。

综上所述，本案提供一种时钟产生装置。借助特殊结构模块的导入，可简化处理流程、提高处理效益，并有效避免习知技艺所产生的问题。因此，本案极具产业的价值，爰依法提出申请。本案得由熟悉此技艺的人士任施匠思而为诸般修饰，然皆不脱如附中请范围所欲保护者。

Claims (16)

1.一种时钟产生装置，其结构至少包含：

一延迟锁相回路，用以组配产生多相位输出，包含复数相位延迟线；以及

复数可编程计数器，各皆直接耦合至该延迟锁相回路中的该复数相位延迟线上；其中该复数可编程计数器包含共享输入及不同输出，用以配置以产生分立式时序脉冲；而该复数可编程计数器包含多相位计数器、相位累加器或该多相位计数器及该相位累加器的组合。

2.如权利要求第1项所述的时钟产生装置，其中在量测该延迟锁相回路的至少一输出点时，至少有一可编程计数器为可实时编程的。

3.如权利要求第1项所述的时钟产生装置更包含一锁相回路，耦合至该延迟锁相回路上。

4.如权利要求第1项所述的时钟产生装置更包含一合成器，耦合至该延迟锁相回路上；而该合成器包含一负反馈回授回路及一n倍除频计数器，其中该n倍除频计数器配置于该负反馈回授回路内；而”n”为一整数。

5.如权利要求第4项所述的时钟产生装置更包含一可调式电感电容调谐振荡器，其中该可调式电感电容调谐振荡器耦合至该n倍除频计数器及该延迟锁相回路。

6.如权利要求第5项所述的时钟产生装置，其中该可调式振荡器可调至一射频的频宽带上。

7.如权利要求第6项所述的时钟产生装置，其中该可调式振荡器借助一可调电压来调整。

8.如权利要求第1项所述的时钟产生装置，其中该时钟产生装置用以组配供一重复式储存装置的时钟产生组件使用。

9.如权利要求第1项所述的时钟产生装置，其中该时钟产生装置用以组配供一硬式磁盘的时钟产生组件使用。

10.如权利要求第1项所述的时钟产生装置，其中该延迟锁相回路、耦合至该延迟锁相回路的该锁相回路，及该复数可编程多相位计数器是一集成电路的一单元部分。

11.如权利要求第9项所述的时钟产生装置，其中该复数可编程计数器包含一非整数除数。

12.如权利要求第9项所述的时钟产生装置，其中该分立式输出所生成的读取、写入、伺服及系统时序信号具有相异频率。

13.一种应用于硬盘机的时钟产生方法，其包含：

延迟一输入信号，其通过一可编程延迟完成；

产生复数相位信号，其借助使用一延迟锁相回路所完成；以及

分配复数时钟信号，其中该复数时钟信号通过耦合至该延迟锁相回路的复数多相位计数器、复数相位累加器或该多相位计数器及该相位累加器的组合而产生。

14.如权利要求第13项所述的时钟产生方法更包含：

在该复数计数器中之一，编程一参考计数值，藉以时序位移该复数时钟信号之一。

15.如权利要求第14项所述的时钟产生方法，其中该复数时钟信号包含一读取信号、一写入信号、一伺服信号、一系统信号及一写入时序信号。

16.如权利要求第13项所述的时钟产生方法，其中该计数器包含一可编程非整数除法器；而该方法更包含：编程一非整数除数，而该非整数除数依据一磁性媒体上的数据位置而得。

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