CN1230881C - 制造具有低温多晶硅的顶栅型薄膜晶体管的方法 - Google Patents
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Abstract
本发明提供一种制造多晶硅薄膜晶体管的方法，该方法包括在基板上沉积非晶硅层，使非晶硅层结晶成多晶硅层，将多晶硅层制成一定图形使之形成薄膜晶体管的多晶硅有源层，在真空条件下，在多晶硅有源层上沉积氧化硅以形成栅极绝缘层，在真空条件下对栅极绝缘层进行加热使其退火并在退火的栅极绝缘层上形成栅极。
Description
本申请要求2002年9月4日在韩国申请的第2002-53086号韩国专利申请的权益，该申请在本申请中以引用的形式加以结合。
技术领域
本发明涉及液晶显示装置中使用的薄膜晶体管，更确切地说，本发明涉及制造具有低温多晶硅的顶栅型(top gate type)薄膜晶体管(TFT)的方法。
背景技术
通常，根据硅的结晶状态把硅分成非晶硅和结晶硅。非晶硅可以在玻璃基板上形成薄膜。由于玻璃基板的熔点较低，所以可在低温下将非晶硅沉积到玻璃基板上。非晶硅通常可作为开关元件使用，例如，作为液晶显示板象素中的薄膜晶体管。然而，非晶硅薄膜具有某些缺点，例如，当用于开关装置时，随着其可靠性降低，电特性将下降，而且很难在大面积液晶显示板的每个象素中重复制作。
液晶显示板可用于膝上式计算机、壁装TV或其他商品。然而，由于这些商品需要大尺寸显示器、高分辨率和高彩色图像表现(rendering)能力，所以在每个象素中作为开关装置使用的薄膜晶体管必须具有极好的电特性，例如高场效应迁移率，高频可靠性，和低漏电流。对这种极好电特性的要求迫使薄膜晶体管的制造商研究和开发用于薄膜晶体管的多晶体硅(即，多晶硅)。
近来，在CMOS工艺中的板上系统集成(system-on-panel-integration)方面，低温多晶硅薄膜晶体管(LTPS-TFT)已引起了广泛关注。这种LTPS-TFT可用在有源矩阵型液晶显示装置中。然而，此时需要提高栅极绝缘层的质量以达到改善低温多晶硅薄膜晶体管(LTPS-TFT)工作性能的目的。
图1是表示现有技术中低温多晶硅薄膜晶体管(LTPS-TFT)的剖面图。如图1中所示，LTPS-TFT具有位于基板10上方的多晶硅有源层16和位于多晶硅有源层16上方的栅极20，有源层16和栅极20构成顶栅型薄膜晶体管。由于多晶硅有源层16是通过对非晶硅加热形成的，所以应在形成多晶硅层16之后的后续步骤中形成栅极20以防止栅极20受热。更具体地说，由于栅极20的金属会受到加热的影响，所以需先形成多晶硅层16，然后再在多晶硅有源层16上形成栅极20。在有源层16和栅极20之间，形成氧化硅18(通常称之为栅极绝缘层)。将多晶硅有源层16分成位于中部的有源区16a和位于左右两侧的高掺杂源区/漏区16b。在对应于有源区16a的位置上形成栅极20。在基板10上形成分别与高掺杂源区/漏区16b相接触的源极28和漏极30。
可以用多晶硅作为底栅型薄膜晶体管。底栅型薄膜晶体管通常具有位于基板上的栅极、位于栅极上的栅极绝缘层、和位于栅极绝缘层上特别是处于栅极上方的非晶硅层。然后通过激光结晶使非晶硅层结晶成为多晶硅层。然而，这时存在某些缺点，即，栅极的阶梯会导致多晶硅不均匀。因此，由这种多晶硅构成的底栅型薄膜晶体管会表现出不良的电特性，所以这种多晶硅层很少用于底栅型薄膜晶体管。
图2A-2E是表示现有技术中形成具有顶栅的低温多晶硅薄膜晶体管(LTPS-TFT)的工序步骤剖面图。如图2A中所示，首先将缓冲层12沉积到基板10上。缓冲层12由氮化硅和氧化硅之一形成。缓冲层12可防止基板10中的碱性物质和类似物扩散到随后形成的硅层中。然后，在缓冲层12上连续沉积非晶硅(a-Si:H)层14，接着使其结晶。已有很多使非晶硅结晶的方法，例如，激光结晶。除了激光结晶外，也可以采用其他低温结晶法使非晶硅14产生硅结晶。
参见图2B，将结晶的硅层(即，多晶硅层)制成一定图形以形成岛形有源层16。将多晶硅有源层16分成第一部分16a和第二部分16b。第一部分16a位于多晶硅有源层16的中部，而第二部分16b位于第一部分16a的左右两侧。第一部分16a通常称作有源区，而第二部分16b通常称作欧姆接触区。在缓冲层12上形成盖住多晶硅有源层16的栅极绝缘层18。用氧化硅(SiOx)通过等离子体增强的化学汽相沉积(PECVD)法制成栅极绝缘层。
参见图2C，在限定有源区16a的栅极绝缘层18上形成栅极20。然后，将栅极绝缘层18制成栅极形状的图形，但也可以省略该形成图形的工艺，而使栅极绝缘层18在覆盖多晶硅有源层16的同时保持在缓冲层12上。在有源区16a的正上方形成栅极20后，在第二部分16b中掺入例如P型离子等掺杂离子。由于栅极20设置在第一部分16a的上方并起离子限制器的作用，所以P型离子等掺杂离子不能掺杂到第一部分16a中。掺杂区(即，第二部分16b)变成在后面的步骤中使源极和漏极接触的高掺杂源/漏极接触区。
参见图2D，在整个基板10的上方形成盖住栅极20、栅极绝缘层18以及有源层16的隔层绝缘体22。穿过隔层绝缘体22形成第一接触孔24和第二接触孔26，由此分别暴露多晶硅有源层16的第二部分16b(即，高掺杂的源/漏区)。暴露的第二部分16b是分别形成源极和漏极的源区和漏区。
参见图2E，在隔层绝缘体22上形成源极28和漏极30。源极和漏极28和30通过相应的第一和第二接触孔24和26分别与多晶硅有源层16中暴露的第二部分16b电性接触。这样便制成了具有低温多晶硅层的顶栅型薄膜晶体管。
然而，上述形成低温多晶硅薄膜晶体管的方法存在某些缺点。在多晶硅有源层上形成氧化硅栅极绝缘层，然后在氧化硅栅极绝缘层上形成栅极。此时，在栅极绝缘层和多晶硅有源层之间必然会形成某种界面状态。此外，由于氧化硅栅极绝缘层对F-N应力(Fowler-Nordheim应力)的阻抗较低，所以会使LTPS-TFT的工作性能下降。
图3是表示根据施加到金属-氧化物-半导体(MOS)结构的金属上的栅电压和栅电流密度得出的氧化硅层电流特性的曲线图。如图3中所示，当将栅电压施加到MOS结构的金属上时，施加到氧化硅层上的栅电流密度将分成三个不同的控制(dominant)区：漏电流控制区(与栅极绝缘层质量有关的区域)，具有氧化硅特有电流机理的F-N隧道控制区，和氧化硅层失去其电介质特性的硬击穿区。用漏电流值和隧道电流值的总和表示流过氧化硅层的电流。
为了测试氧化硅层的可靠性，将F-N隧道控制区中的电压和电流电平连续施加到氧化硅层上，由此将F-N应力连续施加到氧化硅层上。随后，测量氧化硅层中击穿的时间点。例如，将F-N隧道控制区中的恒定电流长时间地施加到氧化硅层上。可以用电流密度×电介质击穿的时间＝击穿电荷来表示氧化硅层的击穿时间。随着击穿电荷值变大，氧化硅层的可靠性将增加。通过图2A-2E所示现有技术制作的LTPS-TFT所具有的氧化硅层18展现出对F-N应力具有很低的阻抗。
发明内容
因此，本发明涉及一种制造低温多晶硅薄膜晶体管(LTPS-TFT)的方法，所述方法基本上克服了因现有技术的局限和缺点而造成的一个或多个问题。
本发明的优点在于提供一种制造多晶硅薄膜晶体管的方法，所述晶体管具有改进的氧化硅层。
本发明的另一个优点在于提供一种制造多晶硅薄膜晶体管的方法，该方法提高了氧化硅层的可靠性。
本发明的其它特征和优点将在下面的说明中给出，其中一部分特征和优点可以从说明中明显得出或是通过对本发明的实践而得到。通过在文字说明部分、权利要求书以及附图中特别指出的结构，可以实现和获得本发明的目的和其它优点。
为了得到这些和其它优点并根据本发明的目的，作为具体和广义的描述，本发明提供一种制造多晶硅薄膜晶体管的方法，该方法包括在基板上沉积非晶硅层，使非晶硅层结晶成多晶硅层，将多晶硅层制成一定图形使之形成薄膜晶体管的多晶硅有源层，在真空条件下，在多晶硅有源层上沉积氧化硅以形成栅极绝缘层，在真空条件下对栅极绝缘层进行加热使其退火并在退火的栅极绝缘层上形成栅极，其中，栅极绝缘层的退火温度高于沉积氧化硅的温度。
此外，形成多晶硅薄膜晶体管的方法还进一步包括在沉积非晶硅层之前在基板上形成缓冲层，在多晶硅有源层上掺杂质以形成源区和漏区，形成盖住栅极、栅极绝缘层和源区及漏区的隔层绝缘层，在隔层绝缘体上形成分别暴露部分源区和漏区的源、漏接触孔，并形成源极和漏极。
很显然，上面的一般性描述和下面的详细说明都是示例性和解释性的，其意在对本发明的权利要求作进一步解释。
附图说明
本申请所包含的附图用于进一步理解本发明，其与说明书相结合并构成说明书的一部分，所述附图表示本发明的实施例并与说明书一起解释本发明的原理。
图1是表示现有技术中低温多晶硅薄膜晶体管(LTPS-TFT)的剖面图；
图2A-2E是表示现有技术中形成带有顶栅的低温多晶硅薄膜晶体管(LTPS-TFT)的方法步骤的剖面图；
图3是表示根据施加到金属-氧化物-半导体(MOS)结构的金属上的栅电压和栅电流密度得出的氧化硅层电流特性的曲线图；
图4是表示由标准化准静电C-V(电容-电压)曲线得出的曲线图；
图5是表示在恒流FN应力为(-)25.5μA/cm2的条件下，原来沉积的和后退火的氧化硅Qbd(击穿电荷)特性的曲线图；
图6A-6E是表示按照本发明所述形成顶栅型低温多晶硅薄膜晶体管(LTPS-TFT)方法步骤的剖面图。
具体实施方式
现在将详细说明本发明的实施例，所述实施例的实例示于附图中。在所有附图中，将尽可能用相同的参考标记表示相同或相似的部件。
在本发明的示例性实施例中，通过由SiH4基等离子体增强的化学汽相沉积(PECVD)形成的并且在金属-氧化物-半导体(MOS)电容器中实现的氧化硅层，提高了氧化硅(SiOx)层的可靠性。此外，使用更可靠的氧化硅层(SiOx)将改善低温多晶硅薄膜晶体管(LTPS-TFT)的特性。在沉积氧化硅之后，经过适当的热处理可以提高氧化硅(SiOx)层的完整性和使用了这种良好氧化硅(SiOx)层的装置的可靠性。优选的是，当在基板上沉积氧化硅层之后，在温度小于500℃和压力为500mTorr的条件下对氧化硅层进行退火工序。
例如，用SiH4基的PECVD在p型硅片上形成具有100nm厚的氧化硅层的MOS电容器。沉积氧化硅之后，对沉积的氧化硅进行无真空间歇的升温后退火并与原来沉积的氧化物进行比较。测量氧化硅的整体特性，例如因Fowler-Nordheim应力(FNS)、击穿电荷、和在FNS下电荷俘获等引起的平带(flat band)电压(Vfb)漂移，并在原来沉积的和后退火的氧化硅层之间进行比较。
为了评价在TFT中形成的氧化硅的可靠性，需用CMOS工艺制造栅宽W＝8微米(μm)，栅长L＝6微米(μm)的多晶硅TFT试验装置。用非晶硅(a-Si)前驱物通过受激准分子激光退火来制造多晶硅层。在确立了多晶硅有源区之后，用与上述相同的分条件沉积氧化硅并形成栅极。同样也要相对于可靠性来比较TFT装置的参数，例如场效应迁移率、跨导、亚阈值摆幅和阈值电压(Vth)等。用HP4145半导体参数分析仪测量MOS和CMOS TFT装置的参数。
在FNS之前和之后检验MOS电容-电压(C-V)的特性。图4示出了标准化的准静电C-V曲线的结果。，在室温下向栅极施加恒定电流密度为(-)20nA/cm2的F-N应力约100秒。在施加恒流F-N应力时，可观察到，原来沉积的氧化硅C-V曲线具有严重失真的负漂移。该漂移是由p型硅基板提供的氧化硅薄膜中出现空穴俘获而导致的。然而，C-V曲线的负漂移和其失真可通过后退火的氧化硅而减轻。图4中的插图表示在F-N应力之前和之后的平带电压Vfb和中间间隙界面状态的密度Dit。对于后退火的氧化硅，最初的Vfb和Dit都降低了。通过施加F-N应力，更加大了原来沉积的(或对照的)和后退火氧化硅之间的Vfb和Dit之差。这个结果表示，在F-N应力下，氧化硅的整体可靠性取决于所产生的中间间隙Dit，其可以通过在沉积氧化硅之后进行后退火得到提高。在图4中，可以比较代表原来沉积的氧化硅(SiOx)和后退火氧化硅(SiOx)条件的Vfb和Dit。在首次退火的初始状态下，平带电压Vfb的值约为-2.2V[Vfb(V)≈-2.2V]，而中间间隙界面状态的密度Dit值为1×1012/cm2eV[Dit(1012/cm2eV)＝1×1012/cm2eV]。然而，在本发明的FNS之后，平带电压Vfb的值约为-2.5V[Vfb(V)≈-2.5V]，而中间间隙界面状态的密度Dit值为2.3×1012/cm2eV[Dit(1012/cm2eV)＝2.3×1012/cm2eV]。结果是，在通过加热使栅极绝缘层退火后，初始平带电压[Vfb(初始)]和施加Fowler-Nordheim应力之后的平带电压[Vfb(FNS)]之间的平带电压差(ΔVfb)仅小于0.5V，即，[ΔVfb＝Vfb(初始)-Vfb(FNS)]＜0.5V。
在恒流F-N应力下检验原来沉积的氧化硅层和后退火的氧化硅层的击穿电荷Qbd的特性。图5表示原来沉积的氧化硅和后退火氧化硅的击穿电荷Qbd。后退火氧化硅的击穿电荷Qbd高于原来沉积的氧化物的击穿电荷，而且后退火氧化硅的完整性也高于原来沉积的氧化硅的完整性。通过监视栅电压变化情况，可以根据恒流F-N应力下的电荷俘获特性认识到这一点。插图表示保持恒流应力为(-)1.27μA/cm2时的栅电压变化情况。随着时间的流逝，与后退火的氧化硅相比，原来沉积的氧化物因电荷俘获而导致的栅电压变化更剧烈。这解释了氧化硅的完整性与电荷俘获特性的依赖关系，通过减少电荷俘获可以极大地提高在恒流F-N应力下后退火氧化硅的氧化硅完整性。
在本发明的示例性实施例中，研究的是由SiH4基PECVD形成的适合TFT使用的氧化硅薄膜的特性，并比较了原来沉积的和后退火的氧化硅之间的氧化硅的完整性和可靠性。通过采用后退火，获得了高可靠性的氧化硅(即，高击穿电荷)和较小的由F-N应力所致的平带电压漂移，这可以通过与原来沉积的情况相比减少了电荷俘获和产生较小深能级的界面状态而得到解释。此外，通过在沉积栅极氧化物后进行高温后退火处理，能够得到更可靠的CMOS特性，它可通过增加F-N应力可靠性和热载流子应力抗感性得到解释。氧化硅的完整性、可靠性和CMOS性能的提高为平面显示器的板上系统集成提供了解决办法。
图6A-6E是表示按照本发明的实施例制造具有顶栅的低温多晶硅薄膜晶体管(LTPS-TFT)的方法步骤剖面图。如图6A中所示，首先在基板100上沉积缓冲层102。缓冲层102例如可由氮化硅和氧化硅之一制成。在此，缓冲层102可以防止基板100中的碱性物质和类似物扩散到后形成的硅层中。此后，在缓冲层102上沉积非晶硅(a-Si:H)层104，然后使其结晶。有很多使非晶硅结晶的方法，所述方法包括例如激光结晶法。除了激光结晶之外，也可以采用其他低温结晶法使硅结晶。
参照图6B，将结晶的硅层(即，多晶硅层)制成一定图形使之形成岛形有源层106。将多晶硅有源层106分成第一部分106a和第二部分106b。第一部分106a位于多晶硅有源层106的中部，而第二部分106b位于第一部分106a的右侧和左侧。第一部分106a通常称为有源区，而第二部分106b通常称为欧姆接触区。在缓冲层102上形成覆盖多晶硅有源层106的栅极绝缘层108。栅极绝缘层108例如可用氧化硅(SiOx)在真空腔中采用等离子体增强的化学汽相沉积(PECVD)法制成。
在用PECVD形成氧化硅栅极绝缘层108时，使用了真空腔，由此可在真空条件下将氧化硅沉积到基板100上。沉积完氧化硅之后，在不中断形成氧化硅层时建立的真空的情况下，在真空条件下对沉积的氧化硅层108进行退火工序。在真空腔内，在退火过程中，环境压力保持在50mTorr-5000mTorr，例如为约500mTorr。在退火期间，加热到400-600℃，由此可实现对氧化硅栅极绝缘层108的预期退火处理。在退火期间，可以用N2、H2、O2、N2O和/或NO部分地或完全充满真空腔。如果上述退火工序在H2气氛下进行，则得到的氧化硅栅极绝缘层108可能变得很密实。退火温度通常应高于氧化硅的沉积温度。尽管上述退火工序是在真空环境下进行的，但是也可以在非真空条件下完成退火工序。
参见图6C，在栅极绝缘层108上形成栅极110从而确定有源区106a。随后，将栅极绝缘层108制成栅极形状的图形，但也可以省略该制图工序，而是使栅极绝缘层108在覆盖多晶硅有源层106的同时保持在缓冲层102上。在有源区106a的正上方形成栅极110后，将p型离子(例如，硼离子)掺杂到第二部分106b上。也可以不用p型离子，而是将n型离子(例如，磷离子)加到第二部分106b中。由于栅极110设置在第一部分106a的上方并且起离子限制器的作用，所以p型离子等掺杂物不能掺杂到第一部分106a中。掺杂区，即第二部分106b变成在后面的步骤中使源极和漏极相接触的高掺杂源/漏接触区。
参见图6D，在整个基板100上形成覆盖栅极110、栅极绝缘层108和有源层106的隔层绝缘体112。穿过隔层绝缘体112形成第一接触孔114和第二接触孔116，由此分别暴露多晶硅有源层106的第二部分106b(即，高掺杂的源/漏区)。暴露的第二部分106b是分别形成源极和漏极的源区和漏区。
参见图6E，在隔层绝缘体112上形成源极120和漏极122。源极和漏极120和122通过相应的第一和第二接触孔114和116分别与多晶硅有源层106上暴露的第二部分106b电性接触。至此，便完成了本发明中该实施例所述具有低温多晶硅层和改进的栅极绝缘层的顶栅型薄膜晶体管。
按照上述具有创造性的形成低温多晶硅薄膜晶体管的方法，形成的栅极绝缘层具有高密度并提高了可靠性，由此降低了在多晶硅有源层和栅极绝缘层之间的界面上的界面陷阱密度。此外，LTPS-TFT的工作特性非常可靠，而且提高了对F-N应力(Fowler-Nordheim应力)的抵抗力。
对于熟悉本领域的技术人员来说，很显然，在不脱离本发明构思或范围的情况下，可以对本发明做出各种改进和变型。因此，本发明意在覆盖那些落入本发明所附权利要求及其等同物范围内的改进和变型。
Claims (23)
1.一种制造多晶硅薄膜晶体管的方法，包括：
在基板上沉积非晶硅层；
使非晶硅层结晶成多晶硅层；
将多晶硅层制成一定图形使之形成薄膜晶体管的多晶硅有源层；
在真空条件下，在多晶硅有源层上沉积氧化硅以形成栅极绝缘层；
在真空条件下，对栅极绝缘层进行加热使其退火；和
在退火的栅极绝缘层上形成栅极，
其中，栅极绝缘层的退火温度高于沉积氧化硅的温度。
2.根据权利要求1所述的方法，其特征在于，在沉积氧化硅形成栅极绝缘层和对栅极绝缘层进行加热退火的工序之间不存在真空间歇。
3.根据权利要求1所述的方法，其特征在于，在400-600℃的温度范围内完成对栅极绝缘层的加热退火。
4.根据权利要求1所述的方法，其特征在于，对栅极绝缘层进行加热退火的真空条件要求的压力范围为50-5000mTorr。
5.根据权利要求1所述的方法，其特征在于，沉积氧化硅包括使用等离子体增强的化学汽相沉积法。
6.根据权利要求1所述的方法，其特征在于，使非晶硅层结晶包括用受激准分子激光对非晶硅层进行加热。
7.根据权利要求1所述的方法，其特征在于，加热是在包含N2、H2、O2、N2O和NO中至少一种物质的真空腔环境下进行的。
8.根据权利要求1所述的方法，其特征在于，在通过加热使栅极绝缘层退火后，初始平带电压[Vfb(初始)]和施加Fowler-Nordheim应力之后的平带电压[Vfb(FNS)]之间的平带电压差(ΔVfb)小于0.5V。
9.根据权利要求1所述的方法，其特征在于，在沉积氧化硅形成栅极绝缘层和对栅极绝缘层进行加热退火之间存在真空间歇。
10.根据权利要求1所述的方法，其特征在于，还进一步包括：在沉积非晶硅层之前在基板上形成缓冲层；
在多晶硅有源层上掺杂质以形成源区和漏区；
形成盖住栅极、栅极绝缘层和源区及漏区的隔层绝缘层；
在隔层绝缘体上形成分别暴露部分源区和漏区的源极和漏极接触孔；和
形成源极和漏极。
11.根据权利要求10所述的方法，其特征在于，在沉积氧化硅形成栅极绝缘层和对栅极绝缘层进行加热退火的工序之间不存在真空间歇。
12.根据权利要求10所述的方法，其特征在于，在400-600℃的温度范围内完成对栅极绝缘层的加热退火。
13.根据权利要求10所述的方法，其特征在于，对栅极绝缘层进行加热退火的真空条件要求的压力范围为50-5000mTorr。
14.根据权利要求10所述的方法，其特征在于，沉积氧化硅包括使用等离子体增强的化学汽相沉积法。
15.根据权利要求10所述的方法，其特征在于，使非晶硅层结晶包括用受激准分子激光对非晶硅层进行加热。
16.根据权利要求10所述的方法，其特征在于，缓冲层包括氧化硅(SiOx)和氮化硅(SiNx)中的至少一种。
17.根据权利要求10所述的方法，其特征在于，掺加杂质包括施加p型离子。
18.根据权利要求17所述的方法，其特征在于，p型离子是硼离子。
19.根据权利要求10所述的方法，其特征在于，掺加杂质包括施加n型离子。
20.根据权利要求19所述的方法，其特征在于，n型离子是磷离子。
21.根据权利要求10所述的方法，其特征在于，加热是在包含N2、H2、O2、N2O和NO中至少一种物质的真空腔环境下进行的。
22.根据权利要求10所述的方法，其特征在于，在通过加热使栅极绝缘层退火后，初始平带电压[Vfb(初始)]和施加Fowler-Nordheim应力之后的平带电压[Vfb(FNS)]之间的平带电压差(ΔVfb)小于0.5V。
23.根据权利要求10所述的方法，其特征在于，在沉积氧化硅形成栅极绝缘层和对栅极绝缘层进行加热退火之间存在真空间歇。
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|---|---|---|---|---|
| WO2006007764A1 (fr) * | 2004-07-22 | 2006-01-26 | Quanta Display Inc. | Transistor a film mince en polysilicium basse temperature et procede de fabrication de ce film |
| CN100364050C (zh) * | 2005-07-19 | 2008-01-23 | 中国科学院半导体研究所 | 砷化镓衬底上制备纳米尺寸坑的方法 |
| KR102103541B1 (ko) * | 2005-08-12 | 2020-04-23 | 캄브리오스 필름 솔루션스 코포레이션 | 나노와이어 기반의 투명 도전체 |
| EP2924498A1 (en) | 2006-04-06 | 2015-09-30 | Semiconductor Energy Laboratory Co, Ltd. | Liquid crystal desplay device, semiconductor device, and electronic appliance |
| KR101545219B1 (ko) | 2006-10-12 | 2015-08-18 | 캄브리오스 테크놀로지즈 코포레이션 | 나노와이어 기반의 투명 도전체 및 그의 응용 |
| TWI500713B (zh) * | 2008-02-26 | 2015-09-21 | Cambrios Technologies Corp | 用於導電部件之噴墨沉積的方法及組合物 |
| US20110068332A1 (en) * | 2008-08-04 | 2011-03-24 | The Trustees Of Princeton University | Hybrid Dielectric Material for Thin Film Transistors |
| KR101880838B1 (ko) * | 2008-08-04 | 2018-08-16 | 더 트러스티즈 오브 프린스턴 유니버시티 | 박막 트랜지스터용 하이브리드 유전 재료 |
| KR20130048717A (ko) | 2010-02-24 | 2013-05-10 | 캄브리오스 테크놀로지즈 코포레이션 | 나노와이어 기반의 투명 도전체 및 이를 패터닝하는 방법 |
| KR101588062B1 (ko) * | 2010-06-26 | 2016-01-22 | 엘지전자 주식회사 | 가전제품, 가전제품의 제어방법, 네트워크 시스템 및 그의 제어방법 |
| CN102097370B (zh) * | 2010-12-10 | 2013-06-05 | 华映视讯（吴江）有限公司 | 精密图案的制程方法 |
| CN102683424B (zh) | 2012-04-28 | 2013-08-07 | 京东方科技集团股份有限公司 | 显示装置、阵列基板、薄膜晶体管及其制作方法 |
| CN103811558B (zh) * | 2012-11-06 | 2018-10-30 | 北京京东方光电科技有限公司 | 一种薄膜晶体管及其制作方法、阵列基板和显示装置 |
| CN104124133B (zh) * | 2013-04-24 | 2017-10-10 | 上海和辉光电有限公司 | 一种ltps产品中制造缓冲层的方法 |
| US9647094B2 (en) | 2013-08-02 | 2017-05-09 | University Of Kentucky Research Foundation | Method of manufacturing a semiconductor heteroepitaxy structure |
| CN103700706B (zh) * | 2013-12-16 | 2015-02-18 | 京东方科技集团股份有限公司 | 薄膜晶体管制备方法和阵列基板制备方法 |
| KR101672869B1 (ko) | 2015-02-12 | 2016-11-04 | 다우리시스템 주식회사 | 백플레인 보드 |
| CN106558624B (zh) * | 2015-09-30 | 2024-03-19 | 国网智能电网研究院 | 一种快速恢复二极管及其制造方法 |
| CN105206601B (zh) * | 2015-10-19 | 2019-03-12 | 京东方科技集团股份有限公司 | 测试组件单元、阵列基板、显示面板、显示装置以及制造测试组件单元的方法 |
| CN107636839B (zh) * | 2016-07-25 | 2020-12-04 | 京东方科技集团股份有限公司 | 多晶硅薄膜晶体管及其制造方法、显示装置 |
| CN106835289A (zh) * | 2016-12-30 | 2017-06-13 | 武汉华星光电技术有限公司 | 一种用于制备低温多晶硅的装置及方法 |
| CN110797355A (zh) * | 2019-11-27 | 2020-02-14 | 深圳市华星光电半导体显示技术有限公司 | 一种阵列基板及其制作方法 |
Family Cites Families (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG63578A1 (en) * | 1990-11-16 | 1999-03-30 | Seiko Epson Corp | Thin film semiconductor device process for fabricating the same and silicon film |
| JP3510973B2 (ja) * | 1990-11-16 | 2004-03-29 | セイコーエプソン株式会社 | 薄膜半導体装置の製造方法 |
| WO1993002468A1 (en) * | 1991-07-16 | 1993-02-04 | Seiko Epson Corporation | Chemical vapor deposition apparatus, method of semiconductor film formation, and method of producing thin film semiconductor device |
| CN100483651C (zh) * | 1992-08-27 | 2009-04-29 | 株式会社半导体能源研究所 | 半导体器件的制造方法 |
| US5371383A (en) * | 1993-05-14 | 1994-12-06 | Kobe Steel Usa Inc. | Highly oriented diamond film field-effect transistor |
| TW357415B (en) * | 1993-07-27 | 1999-05-01 | Semiconductor Engrgy Lab | Semiconductor device and process for fabricating the same |
| JPH07109573A (ja) * | 1993-10-12 | 1995-04-25 | Semiconductor Energy Lab Co Ltd | ガラス基板および加熱処理方法 |
| KR100291971B1 (ko) * | 1993-10-26 | 2001-10-24 | 야마자끼 순페이 | 기판처리장치및방법과박막반도체디바이스제조방법 |
| KR100306527B1 (ko) * | 1994-06-15 | 2002-06-26 | 구사마 사부로 | 박막반도체장치의제조방법,박막반도체장치 |
| US5970384A (en) * | 1994-08-11 | 1999-10-19 | Semiconductor Energy Laboratory Co., Ltd. | Methods of heat treating silicon oxide films by irradiating ultra-violet light |
| JP3417072B2 (ja) * | 1994-08-15 | 2003-06-16 | ソニー株式会社 | 半導体装置の製法 |
| US5840600A (en) * | 1994-08-31 | 1998-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device and apparatus for treating semiconductor device |
| JP3963961B2 (ja) * | 1994-08-31 | 2007-08-22 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR0154765B1 (ko) | 1994-12-21 | 1998-10-15 | 김광호 | 에지 시닝 형상을 없앤 이중게이트 절연막 및 그 형성방법 |
| TW297138B (zh) * | 1995-05-31 | 1997-02-01 | Handotai Energy Kenkyusho Kk | |
| US6444506B1 (en) * | 1995-10-25 | 2002-09-03 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing silicon thin film devices using laser annealing in a hydrogen mixture gas followed by nitride formation |
| JPH09246557A (ja) * | 1996-03-07 | 1997-09-19 | Sharp Corp | 半導体装置およびその製造方法 |
| JPH09320961A (ja) * | 1996-05-31 | 1997-12-12 | Nec Corp | 半導体製造装置及び薄膜トランジスタの製造方法 |
| US6444507B1 (en) * | 1996-10-22 | 2002-09-03 | Seiko Epson Corporation | Fabrication process for thin film transistors in a display or electronic device |
| JP3581502B2 (ja) * | 1996-11-07 | 2004-10-27 | キヤノン株式会社 | 光検出装置の製造方法 |
| US5940736A (en) * | 1997-03-11 | 1999-08-17 | Lucent Technologies Inc. | Method for forming a high quality ultrathin gate oxide layer |
| KR100265553B1 (ko) * | 1997-05-23 | 2000-09-15 | 구본준 | 박막트랜지스터의 제조방법 |
| US6730368B1 (en) * | 1997-09-25 | 2004-05-04 | Kabushiki Kaisha Toshiba | Method of preparing a poly-crystalline silicon film |
| JPH11111998A (ja) * | 1997-10-06 | 1999-04-23 | Sanyo Electric Co Ltd | 薄膜トランジスタの製造方法 |
| KR19990058635A (ko) * | 1997-12-30 | 1999-07-15 | 구자홍 | 박막트랜지스터 제조방법 |
| JP3968484B2 (ja) * | 1998-02-18 | 2007-08-29 | ソニー株式会社 | 薄膜トランジスタの製造方法 |
| US6294219B1 (en) * | 1998-03-03 | 2001-09-25 | Applied Komatsu Technology, Inc. | Method of annealing large area glass substrates |
| US6261934B1 (en) * | 1998-03-31 | 2001-07-17 | Texas Instruments Incorporated | Dry etch process for small-geometry metal gates over thin gate dielectric |
| US6673126B2 (en) * | 1998-05-14 | 2004-01-06 | Seiko Epson Corporation | Multiple chamber fabrication equipment for thin film transistors in a display or electronic device |
| JP2000058839A (ja) * | 1998-08-05 | 2000-02-25 | Semiconductor Energy Lab Co Ltd | 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法 |
| US6071796A (en) * | 1998-10-30 | 2000-06-06 | Sharp Laboratories Of America, Inc. | Method of controlling oxygen incorporation during crystallization of silicon film by excimer laser anneal in air ambient |
| TW457553B (en) * | 1999-01-08 | 2001-10-01 | Sony Corp | Process for producing thin film semiconductor device and laser irradiation apparatus |
| US6211098B1 (en) * | 1999-02-18 | 2001-04-03 | Taiwan Semiconductor Manufacturing Company | Wet oxidation method for forming silicon oxide dielectric layer |
| JP4212178B2 (ja) * | 1999-03-12 | 2009-01-21 | 株式会社東芝 | 半導体集積回路の製造方法 |
| US6436848B1 (en) * | 1999-03-30 | 2002-08-20 | Cypress Semiconductor Corp. | Method for forming nitrogen-rich silicon oxide-based dielectric materials |
| JP3439370B2 (ja) * | 1999-04-21 | 2003-08-25 | Ｎｅｃエレクトロニクス株式会社 | 半導体メモリ装置の製造方法 |
| JP3393469B2 (ja) * | 1999-07-15 | 2003-04-07 | 日本電気株式会社 | 薄膜半導体素子の製造方法及び薄膜半導体形成装置 |
| JP2001267578A (ja) * | 2000-03-17 | 2001-09-28 | Sony Corp | 薄膜半導体装置及びその製造方法 |
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