CN1236494C - 半导体器件 - Google Patents

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Abstract

从某个侧面观察，本发明的半导体器件具有：在半导体衬底上的第一区域中，隔着绝缘膜和空腔中的任意一方而形成的第一半导体层；以及形成在所述半导体衬底上的第二区域中的多个第二半导体层。

Description

半导体器件
技术领域
本发明涉及具有在半导体衬底的一部分的区域隔着绝缘膜形成了半导体层的SOI(Silicon On Insulator)构造、或隔着空腔区域形成了半导体层的SON(Silicon On Nothing)构造的半导体器件。
背景技术
近年，具有SOI构造的衬底(以下称作SOI衬底)有希望作为可形成能提高动作速度并实现低耗电化的元件的衬底。特别是作为要求高速化的逻辑器件用而引人注目。而如果在SOI上形成存储数据的DRAM等存储元件和功率放大器等模拟电路，则由于杂散效应，存在元件误动作的问题。因此，为了使元件的动作稳定，有必要在非SOI的普通的硅上形成DRAM和模拟电路。
因此，为了在衬底上使逻辑器件和存储器件混合存在，有使用预先在衬底上、局部地形成不具有SOI构造的硅衬底和具有SOI构造的SOI区域的部分SOI衬底的方法。而且，有必要在硅之下存在埋入氧化膜的SOI区域上形成逻辑电路，在硅下没有埋入氧化膜的普通的硅区域上形成DRAM和模拟电路。
可是，因为构成模拟电路的模拟元件容易受噪声的影响，所以最好使其与逻辑电路和存储电路电气隔离。在部分SOI衬底上，逻辑电路形成在SOI区域上，并且元件被分离。因此，逻辑电路和模拟电路被电气隔离。因为形成在同一区域上的DRAM和模拟电路相邻形成，所以从DRAM向模拟元件的噪声传播成了问题。
另外，当在SOI区域上形成了与其它半导体器件之间进行信号交换的输入输出电路时，因为SOI区域被绝缘，所以在构成输入输出电路的元件上外加了高电压，容易发生静电破坏。SOI区域的半导体层中，侧面由元件隔离用的SiO2覆盖，底面由埋入氧化膜的SiO2覆盖。因此存在着在SOI区域上形成的元件中在元件驱动时产生的热的散热不好的缺点。
另外，伴随着元件的微细化，有必要使接合变浅。当把硼(B)、磷(P)、砷(As)等杂质离子注入到半导体层中，进行热处理时，如果热处理的时间长，则杂质扩散得超过了需要，使接合变深。为了防止接合变深，有必要急速加热、冷却半导体层。在所述加热中通常使用碘钨灯，但是，因为SOI区域和硅区域的热吸收率不同，所以它们之间产生了温度差。由于该温度差，在衬底上会产生滑移等结晶缺陷。
发明内容
从某侧面观察的本发明的半导体器件具有：隔着绝缘膜而形成在半导体衬底的第一区域中的第一半导体层；形成在所述半导体衬底上的第二区域中的多个第二半导体层。
附图说明
下面简要说明附图。
图1是表示本发明的实施例1的半导体器件结构的俯视图。
图2是图1所示的半导体器件被切割前的晶片的俯视图。
图3是表示本发明的实施例2的半导体器件的结构的俯视图。
图4是表示图3所示的半导体器件被切割前的晶片的俯视图。
图5是表示本发明的实施例2的变形例1的半导体器件的结构的俯视图。
图6是表示所述实施例2的变形例2的半导体器件的结构的俯视图。
图7是表示本发明的实施例3的半导体器件的结构的俯视图。
图8是表示本发明的实施例3的变形例1的半导体器件的结构的俯视图。
图9是表示本发明的实施例3的变形例2的半导体器件的结构的俯视图。
图10是表示本发明的实施例4的半导体器件的结构的俯视图。
图11是表示所述实施例4的半导体器件的粒子数对于盐酸流向和外延生长的依赖性的曲线图。
图12是表示所述实施例4的半导体器件中的在选择性不好的条件下的粒子数对于SOI区域的大小的依赖性的曲线图。
图13是表示所述实施例4的半导体器件中的粒子数对于SOI区域的形状的依赖性的曲线图。
图14是模式地表示所述实施例4的半导体器件的SOI区域和硅区域的截面的剖视图。
图15是表示本发明的实施例5的半导体器件的结构的俯视图。
图16是表示本发明的实施例6的半导体器件的结构的俯视图。
图17是表示本发明的实施例7的半导体器件的结构的俯视图。
具体实施方式
下面，参照附图就本发明的实施例加以说明。在说明时，对于公共的部分在所有图中采用了共同的参照符号。
实施例1
首先，就本发明的实施例1的半导体器件加以说明。在本实施例1中，说明在半导体芯片一侧的主面上形成SOI区域、在该SOI区域中形成多个岛状的硅区域的例子。
图1是表示所述实施例1的半导体器件的结构的俯视图。
如图1所示，在半导体芯片11上形成了SOI区域12和四个硅区域13。SOI区域12形成在半导体芯片一侧的主面上。该SOI区域12的截面构造是在半导体衬底上的绝缘膜上形成了半导体层。这里，所述半导体层例如使用了硅膜。
所述硅区域13被SOI区域12包围，形成了多个岛状区域。这里，在SOI区域12中配置了四个给定尺寸以下的硅区域13，但是并不局限于此，也可以形成其他的多个硅区域。设定硅区域13的给定尺寸和个数，使得在热处理中在半导体芯片11上不会发生滑移等结晶缺陷。
所述四个硅区域13中，在一个硅区域13中形成模拟电路，例如数字/模拟转换器(A/D转换器)、放大电路。在剩下的三个硅区域13中形成半导体存储电路，例如8兆位的DRAM。而在SOI区域12形成逻辑电路。
在具有这样的结构的半导体芯片中，通过在半导体芯片11上的SOI区域12中形成多个硅区域13，与形成一个硅区域时相比，因为能缩小各硅区域13的尺寸，所以能缓和热处理时在硅区域13中产生的热应力。据此，在热处理步骤中，能降低半导体芯片11中产生的滑移等结晶缺陷。
另外，多个硅区域13相对于半导体芯片11上的某直线配置为线对称。最好相对于半导体芯片11上的某点配置为点对称。据此，在热处理时，能在半导体芯片11上适度地分散多个硅区域13上产生的热应力。结果，能在热处理步骤中降低半导体芯片11中产生的滑移等结晶缺陷。
另外，因为逻辑电路形成在SOI区域12中，所以能降低布线的寄生电容。据此，使逻辑电路的高速化变得容易。另外，因为在用SOI区域12分离的硅区域13中形成了逻辑电路，所以能防止噪声从逻辑电路和DRAM向模拟电路的传播。
图2是图1所示的半导体芯片11被切割前的晶片的俯视图。
如图2所示，在晶片(半导体衬底)上形成了SOI区域12。在该SOI区域12中，排列了多个给定尺寸的硅区域13。硅区域13的给定尺寸和个数设定为在热处理中，在晶片上不会发生滑移等结晶缺陷。图1所示的半导体芯片11是在图2所示的虚线部切断后得到的。
下面，就所述实施例1的半导体器件的制造方法加以说明。
首先，准备两块具有200mmφ的镜面的硅片。在第一块晶片上，在干氧气氛中形成膜厚100nm的氧化膜。然后把第一块晶片的形成了氧化膜的面和第二块晶片的镜面贴合在一起，通过1100℃的热处理，使两块晶片成为一体。
接着，研磨成为一体的衬底的一侧，使所述氧化膜上存在的硅膜的膜厚为100nm。在所述硅膜上形成光刻胶膜，使用曝光用掩模把所希望的图案复制到光刻胶膜上。然后，剥离在以后的步骤中要被除去的内部的氧化膜上存在的光刻胶膜，形成抗蚀图形。然后，通过氢氧化钾(KOH)的水溶液蚀刻未由抗蚀图形覆盖的硅膜，再由氟化氢(HF)的水溶液除去埋入氧化膜。
接着，通过选择外延生长法，在除去氧化膜而露出的硅膜上形成硅的外延生长层。再按照需要，通过CMP法研磨该硅的外延生长层的表面。
根据所述的制造方法，作为本实施例1的具体例，制作了在晶片上的SOI区域12中、在纵横方向上以10mm的间距排列了6mm×6mm的硅区域13的晶片。切断该晶片，形成了尺寸为20mm×20mm的半导体芯片。在该半导体芯片中配置了四个6mm×6mm的硅区域13，在一个硅区域13中形成A/D转换器、放大器电路，在剩下的三个硅区域13中形成了8兆位的DRAM。
另外，作为本实施例1的比较例，制作了在晶片上的SOI区域12中、在纵横方向上以20mm的间距排列了12mm×12mm的硅区域13的晶片。切断该晶片，形成了尺寸为20mm×20mm的半导体芯片。在该半导体芯片中配置了一个12mm×12mm的硅区域13，在一个硅区域13中形成A/D转换器、放大器电路和兆位的DRAM。
以下是比较具有四个所述硅区域(6mm×6mm)的半导体芯片11和具有一个硅区域(12mm×12mm)的半导体芯片11A的结果。半导体芯片11的S/N比为30dB，半导体芯片11A的S/N比为15dB。即在半导体芯片11A中，发现了被认为是因为在一个硅区域中形成了A/D转换器、放大器电路和DRAM而产生的噪声导致的特性的恶化。另外，虽然在半导体芯片11中未发现漏电流特性的恶化，但是在半导体芯片11A中，由于被认为是元件形成步骤中的热处理步骤(RTA)中产生的滑移，漏电流特性恶化。
须指出的是，在所述实施例1中，也可以形成具有SON构造的SON区域来代替所述的SOI区域。当形成了SON区域时，也能取得与形成了所述SOI区域时同样的效果。在后面描述的实施例7中将就所述SON区域加以详细说明。
如上所述，在本实施例1中，对衬底进行快速的加热、冷却，也能降低由衬底上的SOI区域或SON区域和硅区域的热吸收率的不同而产生的温度差的影响，能防止在衬底上发生结晶缺陷。
实施例2
下面，就本发明的实施例2的半导体器件加以说明。在本实施例2中，说明在半导体芯片一侧的主面上形成SOI区域，形成多个硅区域，使其被SOI区域包围，再在半导体芯片的端部周边形成了硅区域的例子。
图3是表示所述实施例2的半导体器件的结构的俯视图。
如图3所示，在半导体芯片21上形成了SOI区域22和两个硅区域23A、23B。硅区域23A配置在半导体芯片21的端部周边，具有给定宽度并包围SOI区域22。硅区域23B被SOI区域22包围，形成了孤立的岛状，具有给定尺寸以下的大小。设定硅区域23A的给定宽度和硅区域23B的给定尺寸，使得半导体芯片21在热处理中不会发生滑移等结晶缺陷。SOI区域22的截面构造是在半导体衬底上的绝缘膜上形成了半导体层。这里，所述半导体层例如使用了硅膜。
在所述硅区域23A内形成了从外部输入、向外部输出信号的输入输出电路(I/O电路)。另外，在所述硅区域23B中形成了半导体存储电路，例如8兆位的DRAM。而在SOI区域22形成了逻辑电路。
在具有这样的结构的半导体芯片中，通过在半导体芯片21的端部周边形成硅区域23A，在由该硅区域23A包围的SOI区域22中形成硅区域23B，与形成一个硅区域时相比，因为能缩小各硅区域23A、23B的尺寸，所以能缓和热处理时在硅区域23A、23B中产生的热应力。据此，在热处理步骤中，能降低半导体芯片21中产生的滑移等结晶缺陷。
另外，因为逻辑电路形成在SOI区域，所以能降低布线的寄生电容。据此，使逻辑电路的高速化变得容易。另外，通过在硅区域23A形成输入输出电路，能抑制在构成输入输出电路的元件上外加高压，能防止静电破坏。
图4是图3所示的半导体芯片21被切割前的晶片的俯视图。
如图4所示，在晶片(半导体衬底)上形成了SOI区域22。在该SOI区域22中，排列了多个给定尺寸的硅区域23B。再在所述SOI区域22之间把给定宽度的硅区域23A排列为线状。设定硅区域23A的给定宽度和硅区域23B的给定尺寸使得晶片在热处理中不会发生滑移等结晶缺陷。图3所示的半导体芯片21是在图4所示的虚线处切断后得到的。
如上所述，通过在晶片的SOI区域22中形成多个硅区域23B，在SOI区域22之间形成线状的硅区域23A，能缩小各硅区域23A、23B的尺寸，所以能混合热处理时产生的热应力。据此，能降低晶片在热处理步骤中产生的滑移等结晶缺陷。
须指出的是，因为实施例2的半导体器件的制造方法与所述实施例1同样，所以省略了说明。
下面，说明所述实施例2的变形例的半导体器件。
图5是表示所述实施例2的变形例1的半导体器件结构的俯视图。
如图5所示，在半导体芯片21上形成了SOI区域22和硅区域23A以及两个硅区域23B。硅区域23A配置在半导体芯片21的端部周边，具有给定宽度并包围SOI区域22。两个硅区域23B被SOI区域22包围，分别形成了孤立的岛状，具有给定尺寸以下的大小。设定硅区域23A的给定宽度和硅区域23B的给定尺寸使得在热处理中半导体芯片21不会发生滑移等结晶缺陷。SOI区域22的截面构造是在半导体衬底上的绝缘膜上形成了半导体层。这里，所述半导体层例如使用了硅膜。
在所述硅区域23A中形成了从外部输入、向外部输出信号的输入输出电路(I/O电路)。另外，两个硅区域23B中，在一个硅区域23B形成模拟电路例如数字/模拟转换器(A/D转换器)、放大器电路。在剩下的硅区域23B形成半导体存储电路，例如8兆位的DRAM。而在SOI区域22形成逻辑电路。
在具有这样的结构的半导体芯片中，通过在半导体芯片21的端部周边形成硅区域23A，在用该硅区域23A包围的SOI区域22中形成两个硅区域23B，与形成一个硅区域时相比，因为能缩小各硅区域23A、23B的尺寸，所以能缓和热处理时在硅区域23A、23B中产生的热应力。据此，在热处理步骤中，能减少半导体芯片21中产生的滑移等结晶缺陷。
另外，因为逻辑电路形成在SOI区域22中，所以能降低布线的寄生电容。据此，使逻辑电路的高速化变得容易。另外，在用SOI区域22隔开的一个硅区域23B中形成了模拟电路，而在另一个硅区域23B中形成了DRAM，所以能防止噪声从逻辑电路和DRAM向模拟电路的传播。
须指出的是，在这里表示了两个SOI区域23B，但是并不局限于此，也可以形成其他的多个SOI区域。
图6是表示所述实施例2的变形例2的半导体器件结构的俯视图。
如图6所示，在半导体芯片21上形成了SOI区域22和硅区域23A以及四个硅区域23B。硅区域23A配置在半导体芯片21的端部周边，具有给定宽度并包围SOI区域22。四个硅区域23B被SOI区域22包围，分别形成了孤立的岛状，具有给定尺寸以下的大小。设定硅区域23A的给定宽度和硅区域23B的给定尺寸使得半导体芯片21在热处理中不会发生滑移等结晶缺陷。SOI区域22的截面构造是在半导体衬底上的绝缘膜上形成了半导体层。这里，所述半导体层例如使用了硅膜。
在所述硅区域23A形成了与外部输入输出信号的输入输出电路(I/O电路)。另外，在四个硅区域23B中的一个硅区域23B内形成模拟电路例如数字/模拟转换器(A/D转换器)、放大器电路。在剩下的三个硅区域23B形成半导体存储电路，例如8兆位的DRAM。而在SOI区域22形成逻辑电路。
与形成一个硅区域时相比，在具有这样的结构的半导体芯片中，通过在半导体芯片21的端部周边形成硅区域23A，在用该硅区域23A包围的SOI区域22中形成四个硅区域23B，因为能缩小各硅区域23A、23B的尺寸，所以能缓和热处理时在硅区域23A、23B中产生的热应力。据此，在热处理步骤中，能减少半导体芯片21中产生的滑移等结晶缺陷。
另外，因为逻辑电路形成在SOI区域22，所以能降低布线的寄生电容。据此，使逻辑电路的高速化变得容易。另外，在用SOI区域22隔开的一个硅区域23B中形成了模拟电路，而在剩下的三个硅区域23B中形成了DRAM，所以能防止噪声从逻辑电路和DRAM向模拟电路的传播。
须指出的是，在这里表示了四个SOI区域23B，但是并不局限于此，也可以形成其他的多个SOI区域。
另外，在所述实施例2和变形例中，也可以形成具有SON构造的SON区域来代替所述SOI区域。在形成了SON区域时，也能取得与形成所述SOI区域时同样的效果。
如上所述，在本实施例2和变形例中，即使对衬底进行急速的加热、冷却，也能降低因为衬底上的SOI区域或SON区域和硅区域的热吸收率的不同而产生的温度差的影响，能防止在衬底上发生结晶缺陷。
实施例3
下面，就本发明的实施例3的半导体器件加以说明。在本实施例3中，说明在半导体芯片一侧的主面上形成硅区域、形成被该硅区域包围的岛状的SOI区域的例子。
图7是表示所述实施例3的半导体器件的结构的俯视图。
如图7所示，在半导体芯片31上形成了四个SOI区域32和硅区域33。SOI区域32被硅区域33包围，形成了多个孤立的岛状。这里，在硅区域33中配置了四个给定尺寸以下的SOI区域32，但是并不局限于此，也可以形成其他多个硅区域。设定SOI区域32的给定尺寸使得半导体芯片31在热处理中不会发生滑移等结晶缺陷。SOI区域32的截面构造是在半导体衬底上的绝缘膜上形成有半导体层。这里，所述半导体层例如使用了硅膜。
在所述硅区域33中形成半导体存储电路例如8兆位的DRAM、模拟电路以及信号输入输出电路。而在四个SOI区域32形成逻辑电路。
与形成一个SOI区域时相比，在具有这样的结构的半导体芯片中，通过在半导体芯片31的硅区域33中形成多个SOI区域32，因为能缩小各SOI区域32的尺寸，所以能缓和热处理时在SOI区域32产生的热应力。据此，在热处理步骤中，能降低半导体芯片31中产生的滑移等结晶缺陷。
另外，多个SOI区域32相对于半导体芯片31上的某直线配置为线对称。最好相对于半导体芯片31上的某点配置为点对称。据此，在热处理时，能在半导体芯片31上适度地分散多个SOI区域32中产生的热应力。结果，能在热处理步骤中，降低半导体芯片31中产生的滑移等结晶缺陷。
另外，因为逻辑电路形成在SOI区域32中，所以能降低布线的寄生电容。据此，使逻辑电路的高速化变得容易。
下面，说明所述实施例3的变形例的半导体器件。
图8是表示所述实施例3的变形例1的半导体器件的结构的俯视图。
如图8所示，在半导体芯片31上形成了两个SOI区域32和一个硅区域33。SOI区域32被硅区域33包围，形成了多个孤立的岛状。这里，在硅区域33中配置了两个给定尺寸以下的SOI区域32。设定SOI区域32的给定尺寸使得半导体芯片31在热处理中不会发生滑移等结晶缺陷。该SOI区域32的截面构造是在半导体衬底上的绝缘膜上形成有半导体层。这里，所述半导体层例如使用了硅膜。
在所述硅区域33形成有半导体存储电路，例如8兆位的DRAM。而在四个SOI区域32形成有逻辑电路。
在具有这样的结构的半导体芯片中，与前述同样，通过在半导体芯片31上的硅区域33中形成多个SOI区域32。与形成一个SOI区域时相比，因为能缩小各SOI区域32的尺寸，所以能缓和热处理时在SOI区域32产生的热应力。据此，在热处理步骤中，能降低半导体芯片31中产生的滑移等结晶缺陷。
另外，因为逻辑电路形成在SOI区域32中，所以能降低布线的寄生电容。据此，使逻辑电路的高速化变得容易。
图9是表示所述实施例3的变形例2的半导体器件的结构的俯视图。
如图9所示，在半导体芯片31上形成了SOI区域32和硅区域33、33A。SOI区域32被硅区域33、33A包围，并且形成了孤立的岛状，具有给定尺寸以下的大小。SOI区域32的给定尺寸设定为在热处理中、半导体芯片31不会发生滑移等结晶缺陷。该SOI区域32的截面构造是在半导体衬底上的绝缘膜上形成有半导体层。这里，所述半导体层例如使用了硅膜。
所述硅区域33具有给定宽度、配置在半导体芯片31的端部周边，硅区域33A配置在SOI区域32的角部和硅区域33之间。
在所述硅区域33中形成了与外部进行信号的输入输出的输入输出电路，在虚线内的硅区域33A中形成半导体存储电路，例如8兆位的DRAM。而在SOI区域32形成逻辑电路。
在具有这样的结构的半导体芯片中，通过在半导体芯片31的端部周边形成硅区域33、33A，在用该硅区域33、33A包围的区域中形成给定尺寸的SOI区域32，能缓和热处理时产生的热应力。据此，能降低半导体芯片31中发生的滑移等结晶缺陷。
另外，因为逻辑电路形成在SOI区域32中，所以能降低布线的寄生电容。据此，使逻辑电路的高速化变得容易。
另外，在所述实施例3和变形例中，也可以形成具有SON构造的SON区域来代替所述SOI区域。在形成了SON区域时，也能取得与形成所述SOI区域时同样的效果。
如上所述，在本实施例3和变形例中，即使对衬底进行急速的加热、冷却，也能降低由衬底上的SOI区域或SON区域和硅区域的热吸收率的不同而产生的温度差的影响，能防止在衬底发生结晶缺陷。
实施例4
下面，就本发明的实施例4的半导体器件加以说明。在本实施例4中，说明在半导体芯片一侧的主面上形成硅区域、并形成被该硅区域包围的多个SOI区域的例子。另外，说明在用于形成硅区域的选择外延生长步骤中，解决由于在硅区域以外的SOI区域上沉积了硅的选择破坏的问题的例子。
图10是表示所述实施例4的半导体器件的结构的俯视图。
如图10所示，在半导体芯片41上形成了孤立的四个SOI区域42和硅区域43。硅区域43形成在半导体芯片41一侧的主面上。SOI区域42被硅区域43包围，并且形成了多个孤立的岛状。这里，在硅区域43中配置了四个给定尺寸以下的SOI区域42，但是并不局限于此，也可以形成其他多个硅区域。设定SOI区域42的给定尺寸，使得半导体芯片41在热处理中不会发生滑移等结晶缺陷。该SOI区域42的截面构造是在半导体衬底上的绝缘膜上形成有半导体层。这里，所述半导体层例如使用了硅膜。
在具有这样的结构的半导体芯片中，通过在半导体芯片41的硅区域43中把SOI区域42形成多个岛状，与形成一个SOI区域时相比，因为能缩小各个SOI区域42的尺寸，所以能缓和热处理时在SOI区域42产生的热应力。据此，在热处理步骤中，能降低半导体芯片41中产生的滑移等结晶缺陷。
当在半导体芯片上形成SOI区域和硅区域时，在硅区域的形成中使用了选择外延生长步骤。当使用该选择外延生长步骤时，将发生在SOI区域上的氧化膜和氮化膜等的绝缘膜上沉积了硅的选择破坏的问题。下面，说明解决该选择破坏的问题的半导体器件。首先，说明基于选择外延生长的制造方法，然后，就选择破坏问题的解决方法加以说明。
首先，例如通过使用了氟化氢的水溶液的前处理，除去硅衬底的表面上存在的自然氧化膜。然后把晶片引入外延生长装置中。然后在氢气气氛等的非氧化性气氛中进行热处理。该热处理是用于在外延生长前洗净硅衬底表面的热处理，在该阶段中，完全地除去衬底表面的硅氧化膜。因此，该热处理最好是在氢气氛等的非氧化性气氛中进行。作为热处理条件，例如使用了1000℃、10乇、3分的条件。
接着，连续进行硅的外延生长。使用了SiH2Cl2(DCS)和HCL/H2气体作为生长气体/携带气体。当在硅衬底上形成氧化硅膜和氮化硅膜时，通过使用DCS和HCL，能有选择地只在硅衬底上形成外延生长的硅膜。这时，在900℃以上的温度进行外延生长。
下面，说明对进行所述选择外延生长法时的选择破坏的调查结果。
图11、图12和图13是监视外延生长后，在SOI区域上产生的硅粒的数量的图。纵轴表示了硅粒的数量，硅粒的数量越多，表示选择破坏越大。须指出的是，所述SOI区域的表面是氧化硅膜或氮化硅膜。
一般，无论在氧化硅膜上还是在氮化硅膜上都能进行选择外延生长，但是关于选择性，使用氮化硅膜时更容易产生选择破坏。因此，在这次的实验中，比使用了氮化硅膜更严格的条件下进行了实验。
首先，对于晶片一侧的主面被氮化硅膜覆盖了的晶片进行了选择性的评价。图11表示硅粒的数量对于盐酸流量的依赖性。据此，可知道盐酸流量越少，选择性越破坏。
接着，图12表示在选择性不好的条件下的硅粒的数量对于SOI区域的大小的依存性。据此，可知道通过减小孤立的SOI区域的面积，能确保选择性(选择性不破坏)。须指出的是，SOI区域的形状使用了正方形。
图13表示了硅粒的数量对于SOI区域的形状的依存性。SOI区域的形状为矩形，面积为一定。然后，表示了改变矩形的短边的长度时的硅粒数量的变化。据此，可知道即使SOI区域的面积一定，通过缩短矩形的短边的长度，也能确保选择性。即，通过缩短SOI区域的边的长度，对于比较大的SOI面积能确保选择性。当SOI区域的矩形的短边的长度为10mm以下时，硅粒的数量在容许数量以下。因此，考虑SOI区域的一边长度为10mm的正方形。因为从SOI区域的中心(对角线的交点)到SOI区域的端部的距离是5mm，所以，如果从SOI区域上的某一点开始的半径5mm以内，至少设置进行外延生长的硅区域的一部分，就能抑制选择外延生长中的选择破坏。
能抑制选择外延生长中的选择破坏的现象考虑有以下的理由。图14是示意地表示半导体芯片41的SOI区域42和硅区域43的截面的图。
如图14所示，在硅衬底44上隔着绝缘膜45形成了硅膜46。在该硅膜46上形成了具有开口部47A的氮化硅膜47。在该氮化硅膜47的开口部47A内、在硅衬底44上沉积了外延生长过程中的硅48。
在图14所示的状态中，当通过选择外延生长、沉积在氮化硅膜47上(SOI区域上)的硅粒49A离开口部(硅区域)47A的距离为给定距离以下时，向开口部47A的方向移动，被硅48吸收了。而离开口部47A的距离为比X长的Y的硅粒49B因为离开口部47A的距离长，所以即使向开口部47A的方向移动，被48吸收的可能性也不高，而是就这样停留在氮化硅膜47上而生长。选择破坏由该硅粒49B产生。
如上所述，在本实施例4中，即使对衬底进行急速的加热、冷却，也能降低由衬底上的SOI区域和硅区域的热吸收率的不同而产生的温度差的影响，能防止在衬底发生结晶缺陷。
通过在从SOI区域上的某一点开始的半径5mm以内，至少设置外延生长硅区域的一部分，就能抑制选择外延生长中的选择破坏。
须指出的是，在本实施例中，表示了形成了多个SOI区域的例子，但是，即使形成了一个SOI区域，通过在从SOI区域上的任意一点开始的半径5mm以内，至少设置外延生长硅区域的一部分，就能抑制选择外延生长中的选择破坏。
须指出的是，在所述实施例4中，也可以形成具有SON构造的SON区域来代替所述SOI区域。在形成了SON区域时，也能取得与形成所述SOI区域时同样的效果。
实施例5
下面，就本发明的实施例5的半导体器件加以说明。在本实施例5中，说明在半导体芯片一侧的主面上形成SOI区域、形成了被该SOI区域包围的多个硅区域的例子。另外，说明在用于形成硅区域的选择外延生长步骤中，解决在硅区域以外的SOI区域上沉积了硅的选择破坏的问题的例子。
图15是表示所述实施例5的半导体器件的结构的俯视图。
如图15所示，在半导体芯片51上形成了SOI区域52和孤立的四个硅区域53。SOI区域52形成在半导体芯片51一侧的主面上。该SOI区域52的截面构造是在半导体衬底上的绝缘膜上形成了半导体层。这里，所述半导体层例如使用了硅膜。
所述硅区域53被SOI区域52包围，并且形成了多个孤立的岛状。这里，在SOI区域中配置了四个给定尺寸以下的硅区域53，但是并不局限于此，也可以形成其他多个硅区域。设定硅区域53的给定尺寸，使得半导体芯片51在热处理中不会发生滑移等结晶缺陷。
在具有这样的结构的半导体芯片51中，通过在半导体芯片51上的SOI区域52中把硅区域53形成多个岛状，与形成一个硅区域时相比，因为能缩小各硅区域53的尺寸，所以能缓和热处理时在硅区域53产生的热应力。据此，在热处理步骤中，能降低半导体芯片51中产生的滑移等结晶缺陷。
另外，根据所述实施例4中描述的对于选择破坏的解决办法，在从SOI区域52上的某一点开始的给定距离X(5mm)以内，至少设置硅区域53的一部分。据此，能抑制选择外延生长中的选择破坏。
须指出的是，在本实施例中，表示了形成有多个硅区域的例子，但是即使在形成了一个硅区域时，通过至少在从SOI区域上的任意一点开始的给定距离X(5mm)以内设置外延生长硅区域的一部分，就能抑制选择外延生长中的选择破坏。
另外，用于抑制该选择外延生长中的选择破坏的结构也能适用于所述实施例1～3中。
另外，在所述实施例5中，也可以形成具有SON构造的SON区域来代替所述SOI区域。在形成了SON区域时，也能取得与形成所述SOI区域时同样的效果。
实施例6
下面，就本发明的实施例6的半导体器件加以说明。在本实施例6中，使用剖视图表示在设置在所述实施例1～5的半导体器件内的硅区域和SOI区域上分别形成了元件的例子。
图16是表示所述实施例6的半导体器件的结构的俯视图。
如图16所示，在硅衬底60上局部地设置了SOI构造。即在硅衬底60的一部分区域上形成了绝缘层61，在所述绝缘层61上形成了半导体层62。绝缘层61例如是氧化硅膜，以下把所述绝缘层61称作BOX(埋入氧化)层。半导体层62例如是硅层，以下把所述半导体层62称作SOI层。另外，在硅衬底60的另一区域上设置了半导体层，例如硅层63。
如上所述，在硅衬底60上设置了包含BOX层61和SOI层62的SOI构造的区域是SOI区域，在硅衬底60上设置了硅层63的区域是硅区域。SOI层62通过BOX层61与硅衬底60电隔离。而硅层63与硅衬底60电连接。
在硅区域和SOI区域上分别设置了由元件隔离区域STI和元件隔离区域64包围的元件区域。须指出的是，SOI区域内的元件隔离区域64以及硅区域和SOI区域的边界部分的元件隔离区域STI设置为至少到达BOX层61。另外，SOI区域内的元件隔离区域64例如由众所周知的LOCOS(硅的局部氧化)法等形成。硅区域和SOI区域的边界部分的元件隔离区域STI以及硅区域内的元件隔离区域STI是通过在形成了沟后，在该沟内埋入绝缘膜的方法形成。
在设置于所述硅区域的元件区域中形成MOS晶体管TR1，在设置于所述SOI区域的元件区域中形成MOS晶体管TR2。MOS晶体管TR1和TR2分别具有源区、漏区和栅电极。MOS晶体管TR1的源区65A和漏区66A形成在硅层63的表面上，并且彼此分开。MOS晶体管TR1的栅电极67A隔着栅绝缘膜68A形成在源区65A和漏区66A之间的硅层63上。
在SOI层62的表面上、并且彼此分开地形成所述MOS晶体管TR2的源区65B和漏区66B。MOS晶体管TR2的栅电极67B隔着栅绝缘膜68B形成在源区65B和漏区66B之间的SOI层62上。须指出的是，MOS晶体管TR2的源区65B和漏区66B设置为其底部到达BOX层61。
根据实施例6的半导体器件，如所述实施例1～5所描述的那样，能缓和硅区域以及SOI区域中产生的热应力。结果，能降低半导体器件中产生的滑移等结晶缺陷。
实施例7
下面，就本发明的实施例7的半导体器件加以说明。在本实施例7中，说明具有SON构造的半导体器件。SON构造是指在空腔区域上设置了硅层的构造。后面，将就SON构造加以详细描述。在所述实施例6中，表示了在具有SOI构造的SOI区域中设置元件的例子，但是，在本实施例7中，表示了代替所述SOI区域，在具有SON构造的SON区域中设置了元件的例子。
图17是表示所述实施例7的半导体器件的结构的俯视图。
如图所示，半导体器件具有硅区域和SON区域。在硅区域和SON区域内设置了由元件隔离区域STI彼此电隔离的元件区域。在这些元件区域中分别设置了MOS晶体管TR1、TR3。
因为所述硅区域的构造与所述实施例6同样，所以省略了说明，这里，只就SON区域加以说明。
如图17所示，在硅衬底60上局部地设置了SON构造。即，在硅衬底60的一部分区域上设置了空腔区域71。隔着该空腔区域71，在硅衬底60上设置了半导体层72。半导体层72例如是硅层，以下把所述半导体层72称作SON层。这样，在硅衬底60上设置了包含空腔区域71和SON层72的SON构造的区域是SON区域。SON层72通过空腔区域71与硅衬底60电隔离。因此，与所述实施例6中说明的在硅衬底60和SOI层62之间具有BOX层61的SOI构造取得了同样的效果。
在所述SON区域中设置了由元件隔离区域STI和元件隔离区域73包围的元件区域。形成了SON区域内的元件隔离区域73，使它到达硅衬底60。须指出的是，元件隔离区域73由与形成硅区域内的元件隔离区域STI以及硅区域和SON区域的边界部分的元件隔离区域STI的制造步骤不同的制造步骤形成。
在设置于所述SOI区域中的元件区域中设置MOS晶体管TR3。MOS晶体管TR3具有源区、漏区和栅电极。设置MOS晶体管TR3的源区74B、漏区75B，使其到达空腔区域71。MOS晶体管TR3的栅电极76B隔着栅绝缘膜77B设置在源区74B和漏区75B之间的SON层72上。因为设置在硅区域内的元件区域中的MOS晶体管TR1的结构与所述实施例6同样，所以省略了说明。
如上所述，在硅衬底的一部分区域中具有SON构造的半导体器件，也能取得与所述实施例1～5中所说明的同样的效果。
根据本实施例7的半导体器件，与所述实施例6同样，能缓和硅区域和SON区域中产生的热应力。结果，能降低半导体器件中产生的滑移等结晶缺陷。
另外，所述的各实施例不仅能单独实施，还能适当地组合后实施。
所述的各实施例中包含了各种阶段的发明，通过各实施例中描述的多个构成要件的适当组合，还能抽出各种阶段的发明。
如上所述，根据本发明的实施例，能提供即使对衬底进行急速的加热、冷却，也能降低由衬底上的SOI区域或SON区域和硅区域的热吸收率的不同而产生的温度差的影响，能防止在衬底发生结晶缺陷的半导体器件。
那些本领域的普通技术人员会容易地进行修改并得到附加优点。因此，本发明的体现并不局限于这里表示和描述的特殊细节和代表实施例。在不偏离于所附权利要求及其等同物所限定的本发明构思的精神和范围的前提下，可以做出各种修改。

Claims (19)

1.一种半导体器件，包括：在半导体衬底上的第一区域中、隔着绝缘膜和空腔中的任意一方而形成的第一半导体层；以及
形成在所述半导体衬底上的多个第二区域中的多个第二半导体层。
2.根据权利要求1所述的半导体器件，其中：所述多个第二半导体层的至少一部分配置在从所述第一半导体层上的某点开始的半径为5mm的区域内。
3.根据权利要求1所述的半导体器件，其中：所述多个第二半导体层分别由所述第一半导体层包围。
4.根据权利要求1所述的半导体器件，其中：在所述第一半导体层中形成逻辑电路，在所述多个第二半导体层中形成存储元件、模拟元件、信号输入输出电路中的至少一种。
5.根据权利要求1所述的半导体器件，其中：所述多个第二半导体层中的一个所述第二半导体层配置为包围所述第一半导体层。
6.根据权利要求1所述的半导体器件，其中：所述多个第二半导体层相对于所述半导体衬底上的某点配置为点对称。
7.根据权利要求1所述的半导体器件，其中：所述多个第二半导体层相对于通过所述半导体衬底上的某直线配置为线对称。
8.根据权利要求1所述的半导体器件，其中：在所述半导体衬底的端部周边形成了所述多个第二半导体层中的一个所述第二半导体层。
9.根据权利要求1所述的半导体器件，其中：所述多个第二半导体层是由外延生长法沉积的半导体层。
10.一种半导体器件，包括：在半导体衬底上的多个第一区域中、隔着绝缘膜和空腔中的任意一方而形成的多个第一半导体层；以及
形成在所述半导体衬底上的第二区域中的第二半导体层。
11.根据权利要求10所述的半导体器件，其中：所述第二半导体层的至少一部分配置在从所述第一半导体层的某点开始的半径为5mm的区域内。
12.根据权利要求10所述的半导体器件，其中：所述多个第一半导体层分别由所述第二半导体层包围。
13.根据权利要求10所述的半导体器件，其中：在所述多个第一半导体层中形成逻辑电路，在所述第二半导体层中形成存储元件、模拟元件、信号输入输出电路中的至少一种。
14.根据权利要求10所述的半导体器件，其中：所述多个第一半导体层相对于所述半导体衬底上的某点配置为点对称。
15.根据权利要求10所述的半导体器件，其中：所述多个第一半导体层相对于通过所述半导体衬底上的某直线配置为线对称。
16.根据权利要求10所述的半导体器件，其中：所述第二半导体层是由外延生长法沉积的半导体层。
17.一种半导体器件，包括：在半导体衬底上隔着绝缘膜和空腔中的任意一方而形成的矩形的第一半导体层；以及
形成在所述半导体衬底上的端部周边、并且包围所述第一半导体层的第二半导体层，所述第二半导体层向所述矩形的第一半导体层的角部伸出。
18.根据权利要求17所述的半导体器件，其中：所述第二半导体层是由外延生长法沉积的半导体层。
19.一种半导体器件，包括：在半导体衬底上的第一区域中、隔着绝缘膜而形成的第一半导体层；以及
形成在所述半导体衬底上的第二区域中的第二半导体层，所述第二半导体层的至少一部分配置在从所述第一半导体层上的任意点开始的半径为5mm的区域内。
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4074051B2 (ja) * 1999-08-31 2008-04-09 株式会社東芝 半導体基板およびその製造方法
JP2004103611A (ja) * 2002-09-04 2004-04-02 Toshiba Corp 半導体装置及びその製造方法
JP2004103613A (ja) * 2002-09-04 2004-04-02 Toshiba Corp 半導体装置とその製造方法
JP4031329B2 (ja) * 2002-09-19 2008-01-09 株式会社東芝 半導体装置及びその製造方法
US6800518B2 (en) * 2002-12-30 2004-10-05 International Business Machines Corporation Formation of patterned silicon-on-insulator (SOI)/silicon-on-nothing (SON) composite structure by porous Si engineering
JP3944087B2 (ja) * 2003-01-21 2007-07-11 株式会社東芝 素子形成用基板の製造方法
JP3974542B2 (ja) 2003-03-17 2007-09-12 株式会社東芝 半導体基板の製造方法および半導体装置の製造方法
JP2005072084A (ja) * 2003-08-28 2005-03-17 Toshiba Corp 半導体装置及びその製造方法
KR100583725B1 (ko) * 2003-11-07 2006-05-25 삼성전자주식회사 부분적으로 절연된 전계효과 트랜지스터를 구비하는반도체 장치 및 그 제조 방법
JP4322706B2 (ja) * 2004-02-27 2009-09-02 株式会社東芝 半導体装置の製造方法
EP1585171A1 (en) * 2004-04-07 2005-10-12 Andrea Pizzarulli An SOI circuit having reduced crosstalk interference and a method for forming the same
US7157350B2 (en) * 2004-05-17 2007-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming SOI-like structure in a bulk semiconductor substrate using self-organized atomic migration
US7145166B2 (en) * 2004-08-19 2006-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. CMOSFET with hybrid strained channels
JP3998677B2 (ja) * 2004-10-19 2007-10-31 株式会社東芝 半導体ウェハの製造方法
JP2007027232A (ja) * 2005-07-13 2007-02-01 Seiko Epson Corp 半導体装置及びその製造方法
DE102006015076B4 (de) * 2006-03-31 2014-03-20 Advanced Micro Devices, Inc. Halbleiterbauelement mit SOI-Transistoren und Vollsubstrattransistoren und ein Verfahren zur Herstellung
WO2007126907A1 (en) * 2006-03-31 2007-11-08 Advanced Micro Devices, Inc. Semiconductor device comprising soi transistors and bulk transistors and a method of forming the same
US7285480B1 (en) * 2006-04-07 2007-10-23 International Business Machines Corporation Integrated circuit chip with FETs having mixed body thicknesses and method of manufacture thereof
US7777275B2 (en) * 2006-05-18 2010-08-17 Macronix International Co., Ltd. Silicon-on-insulator structures
JP2007329200A (ja) * 2006-06-06 2007-12-20 Toshiba Corp 半導体装置の製造方法
EP1881527A1 (en) * 2006-07-17 2008-01-23 STMicroelectronics S.r.l. Process for manufacturing a semiconductor wafer having SOI-insulated wells and semiconductor wafer thereby manufactured
US20100187572A1 (en) * 2009-01-26 2010-07-29 Cho Hans S Suspended mono-crystalline structure and method of fabrication from a heteroepitaxial layer
US8039957B2 (en) * 2009-03-11 2011-10-18 Raytheon Company System for improving flip chip performance
JP4955094B2 (ja) * 2009-11-02 2012-06-20 原田工業株式会社 パッチアンテナ
US8859389B2 (en) 2011-01-28 2014-10-14 Kabushiki Kaisha Toshiba Methods of making fins and fin field effect transistors (FinFETs)
JP2012243898A (ja) * 2011-05-18 2012-12-10 Fuji Electric Co Ltd 半導体基板または半導体装置の製造方法
US9437470B2 (en) 2013-10-08 2016-09-06 Cypress Semiconductor Corporation Self-aligned trench isolation in integrated circuits
US9252026B2 (en) 2014-03-12 2016-02-02 Cypress Semiconductor Corporation Buried trench isolation in integrated circuits
WO2015152904A1 (en) 2014-04-01 2015-10-08 Empire Technology Development Llc Vertical transistor with flashover protection
US9406750B2 (en) 2014-11-19 2016-08-02 Empire Technology Development Llc Output capacitance reduction in power transistors
DE102016203154B4 (de) * 2015-12-14 2017-09-28 Globalfoundries Inc. Verfahren zum Bilden einer Halbleitervorrichtungsstruktur
JP2017112241A (ja) * 2015-12-17 2017-06-22 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4879585A (en) * 1984-03-31 1989-11-07 Kabushiki Kaisha Toshiba Semiconductor device
US5459346A (en) * 1988-06-28 1995-10-17 Ricoh Co., Ltd. Semiconductor substrate with electrical contact in groove
DE69121629T2 (de) * 1990-04-27 1997-02-13 Nec Corp Dünnfilmtransistor mit Schottky-Sperrschicht
EP0610599A1 (en) * 1993-01-04 1994-08-17 Texas Instruments Incorporated High voltage transistor with drift region
JP3571734B2 (ja) 1993-04-19 2004-09-29 セイコーインスツルメンツ株式会社 集積回路
JPH07254706A (ja) * 1993-11-29 1995-10-03 Texas Instr Inc <Ti> 高電圧デバイス構造およびその製造方法
US5489547A (en) * 1994-05-23 1996-02-06 Texas Instruments Incorporated Method of fabricating semiconductor device having polysilicon resistor with low temperature coefficient
US6034399A (en) * 1997-03-06 2000-03-07 Lockheed Martin Corporation Electrostatic discharge protection for silicon-on-insulator
US5894152A (en) * 1997-06-18 1999-04-13 International Business Machines Corporation SOI/bulk hybrid substrate and method of forming the same
US6140163A (en) * 1997-07-11 2000-10-31 Advanced Micro Devices, Inc. Method and apparatus for upper level substrate isolation integrated with bulk silicon
US6127701A (en) * 1997-10-03 2000-10-03 Delco Electronics Corporation Vertical power device with integrated control circuitry
US7235856B1 (en) * 1997-12-18 2007-06-26 Micron Technology, Inc. Trench isolation for semiconductor devices
US6191451B1 (en) 1998-01-30 2001-02-20 International Business Machines Corporation Semiconductor device with decoupling capacitance
KR100281907B1 (ko) * 1998-10-29 2001-02-15 김덕중 인텔리전트 전력 집적 회로 및 이를 제조하는 방법
US6214694B1 (en) 1998-11-17 2001-04-10 International Business Machines Corporation Process of making densely patterned silicon-on-insulator (SOI) region on a wafer
JP3325538B2 (ja) * 1999-04-06 2002-09-17 セイコーインスツルメンツ株式会社 半導体集積回路装置の製造方法
US6235567B1 (en) * 1999-08-31 2001-05-22 International Business Machines Corporation Silicon-germanium bicmos on soi
JP3442009B2 (ja) * 1999-09-24 2003-09-02 松下電器産業株式会社 高耐圧ｍｏｓトランジスタの構造
EP1111683A3 (en) * 1999-12-17 2005-02-02 Matsushita Electric Industrial Co., Ltd. High-voltage semiconductor device
JP4765012B2 (ja) * 2000-02-09 2011-09-07 富士電機株式会社 半導体装置及びその製造方法
JP4534303B2 (ja) * 2000-04-27 2010-09-01 富士電機システムズ株式会社 横型超接合半導体素子

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