CN1240132C - 用于存储器件的装配结构和制造多层存储单元的方法 - Google Patents

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Abstract

本发明提供具有多个部分(105，107)的公共衬底(102)；每部分构成单独的存储器件(20)层。衬底上设置折线(108)来限定部分(105，107)并且提供把各部分互相折叠以形成多层存储器件的装置。衬底具有通过改变衬底材料而形成的折线。第一导体部分(105)和第二部分(107)分别具有横跨该部分的隔开的平行导体或导线(104)和(106)的阵列。导体(106)垂直于导体(104)。在导体层中一或两层上淀积半导体层后，第一第二部分沿折线折叠而形成存储单元矩阵(25)。去掉某些材料或使材料变形或改变材料属性而形成折线。第一和第二部分的导体(104，106)还可制成在设置熔丝(26)以断开电路的各点上有变窄的横截面积(132，136)。

Description

用于存储器件的装配结构和制造多层存储单元的方法
技术领域
本发明与数字存储电路领域有关。更具体地说，本发明涉及用于存储器件的制造和装配结构及方法。
背景技术
现在把许多用户设备配置成产生和/或利用日益增长的大量的数字数据。例如，用于静止和/或移动图片的便携式数字摄像机产生大量表示图像的数字数据。每个数字图像可能需要多达数兆字节(MB)的数据存储量，并且在摄像机中必须可获得这样的存储量。为了提供这种类型的数据存储应用，对于大约100MB至一千兆字节(GB)的足够容量的存储用的存储器应该有相对较低的成本。存储用的存储器还应该是低功耗的(例如＜＜一瓦)并且具有相对稳固的物理特性以应付便携式电池供电的工作环境。为了归档存储，仅需把数据写入存储器一次。最好存储器具有短的存取时间(大约为几毫秒)和适中的传送速率(例如20Mb/s)。最好，存储器还能封装成工业标准接口模块、如PCMCIA(个人计算机存储卡国际协会标准)、智能媒体、SD(暂存软盘)、内存条或小型闪速存储卡(CompactFlash card)。
2000年4月25日授予Gudesen等人的美国专利No.6055180中公开了一种形式的一次写入小型信息存储器，其中，各层中在正交排列的导体之间设置可独立寻址单元的矩阵。这些单元包括交叉点二极管、OLED、双稳态液晶元件或者随热和/或光的引入而改变状态的其他器件。
在题为“一次写入存储器”的共同待审的美国专利申请第＿＿号(HP记录摘要号10002367)中描述了用于提供高密度归档存储的便携式器件的另一应用，现将其公开通过引用合并于此。其中公开的称为便携价廉耐震的存储器(PIRM)的存储器系统旨在为归档存储提供低成本的大容量一次写入存储器。这部分地通过避免硅衬底、使处理复杂性最小以及降低面密度得以实现。所述存储器系统包括在塑料衬底上构造的集成电路层的叠层堆栈形成的存储器模块。每层包括交叉点二极管存储阵列，并且由远离该存储器模块的单独的集成电路执行对存储在阵列中的数据的读出。
因为PIRM存储器相对便宜些，用户或许会获取带有各种存储内容的大量PIRM模块。能够以简单且相对低成本的工艺制造和组装存储器模块是重要的，这种工艺使对精度的要求最小化同时使信息存储密度最大并且减化寻址、读和写功能。
在如上所述的分层的存储器模块中，必须精确地制造和对准交替含有存储介质和多个正交导体的各层，使得存储器层任何一边的导体的交叉点正确地对准、以便为准确的二极管生产形成精确的结。如果分开制造每一层，则需要对准结构，以便确保各层准确地堆叠。需要一种用于制造和组装这样的层的更简单的工艺，以便在提供简化的制造过程的同时提高堆叠处理中的精度。
另外，为降低制造成本，在塑料网(plastic web)上而不是硅晶片上用滚筒轧制(using roll to roll manufacturing)来形成二极管存储元件。为了满足密度要求，不能使用照相平版印刷术。而是如上面引用的题为“一次写入存储器”的共同待审的美国专利申请中所描述的，可通过诸如压纹和提起(emboss and lift-off)处理的方法来形成导线。因此，不是在底部线栅之上制造顶部线栅、而是必须单独地制造顶部线栅。这需要依靠这样的制造方法，其中单独地制作顶部和底部线栅、但是可容易地将其组装起来而不用复杂的对准工序。
发明内容
本发明提供具有多个部分的公共的衬底，每部分提供分开的存储器件层。在衬底上设置一条或一条以上的折线，用以限定各部分的边界并且提供把各部分互相折叠的方式以便形成多层存储器件，使得相邻层的可操作部分对准以便能进行交互作用。半导体材料最好淀积在相邻的折叠层中的一层或两者上。
根据本发明，提供了一种用于存储器件的装配结构，它包括：上面具有至少一条折线的衬底，所述折线把所述衬底分成至少两部分；在相邻的所述至少两部分中的每一部分的上表面上制造的电极导体层，所述电极导体层被布置为使得在一个部分上的所述电极导体与在相邻的另一个部分上的电极导体相互垂直，其中所述相邻的至少两部分能够沿所述折线折叠；其中一个半导体层可以淀积在所述相邻的至少两部分的所述上表面的至少一个上，使所述电极导体和所述半导体层形成存储单元的一个阵列，每个存储单元由一个熔丝和一个二极管构成。
其中，所述电极导体层中的至少一个是半导体图案形成的层或导线图案形成的层。
所述折线包括在所述衬底中排成一行的通孔、或者在所述衬底中的至少一个凹痕、或者在所述衬底中的至少一条折痕或者沿所述折线的所述衬底的柔性或弹性的改变。
其中，在一个衬底上有至少两条折线，形成互相折叠的至少三个部分以产生至少两个存储单元。
其中，在所述至少两部分的一个部分上的电极导体制造成在导体的位置上，其所述位置上所述导体具有窄的横截面积，且所述存储单元能够永久改变状态的位置上。
本发明还提供了一种制造多层存储单元的方法，它包括：组装具有至少两部分的衬底；在所述衬底上构造至少一条折线以分开所述至少两个部分；在所述衬底的相邻的至少两个部分上制造电极导体，使得在一个部分上的所述电极导体与在相邻的另一个部分上的电极导体相互垂直；在所述相邻的两部分的至少一个部分上淀积一个半导体层；以及沿所述折线折叠所述衬底以便把所述至少两个部分互相堆迭在彼此上面，并且把相邻的折叠的部分上的所述电极导体和所述半导体层对准，以形成至少一个存储单元，所述存储单元包括一个熔丝和一个二极管。
其中，在一个部分上的所述电极导体还包括在所述一个部分上制造的二极管图案，并且把所述至少两个部分沿折线折叠，以便使所述二极管图案重合以形成存储单元的阵列，每个存储单元由一个熔丝和一个二极管构成。
所述相邻的部分中至少一个部分的所述电极导体包括具有一些位置的导体，在所述位置上所述导体的横截面积是变窄的。
其中，在一个衬底上制造至少两条折线以便形成能够折叠成迭层结构的至少三个分开的部分。
沿与预期的折痕平行、并且限于在垂直于预期折痕的方向上延伸的衬底小区域的线段形成每条折线。通过去除一些材料来形成折线、诸如通过穿孔或下压、通过使材料如通过折叠而物理变形、或者通过更改材料的属性、如通过改变衬底材料的强度、弹性或状态。
在上述最佳实施例的改型中，第一部分上的导体制造成这样：在可熔元件、如熔丝或起熔丝作用的二极管要变成开路、即“熔断”的点上具有窄横剖面区域。在第二部分中的导体可以配置成具有可熔元件要熔断的窄横剖面区域，所以两种导体在其对准的同一点上都变窄极大地降低了熔断所选元件需要的电流或电压的量。以这种方式，在组装存储器件之后，需要非常小的电流或电压来对存储器件编程。
在本发明的另一最佳实施例中，在公共的衬底中设置一条以上的折线，使得在公共的衬底上形成多层。仔细选择的折线使多层能以不同的配置折叠在彼此上面。在得到所需结果所必需的任何配置中，折线可互相平行或者可以互相成一定角度。
在另一最佳实施例中，组装结构包括具有在衬底两侧的一组导线的中心部分，以便于在折叠之后在中心部分两侧上设置多个半导体器件。
通过以对本发明原理举例的方式、结合附图说明的以下详细描述，本发明的其他方面和优点将变得清楚明白。
附图说明
图1是按照本发明的一个实施例构造的一次写入存储器模块的等比例剖视图；
图2示出一次写入存储阵列，以说明对其存储元件如何寻址；
图3是交叉点阵列存储器单元的简化平面图；
图4是存储阵列和寻址/读出电路的一部分的示意图；
图5-7用图示说明存储电路子层组装过程的状态；
图8是按照本发明的最佳实施例、通过打孔的网结合的两层导体或导线的示意图；
图9是按照本发明的另一最佳实施例、通过打孔的网结合的可变宽度的两层导体或导线的示意图；
图10至12用图示说明使用图8或9中所示结合层而得的存储电路的组装状态；
图13至15用图示说明使用其中各层折叠在彼此上面的三个结合起来的层的存储电路的组装状态；以及
图16和17用图示说明使用图16和17中所示三个结合起来的层的存储电路的组合状态，其中各层以变换的方式折叠在彼此上面。
具体实施方式
此处公开一次写入存储电路、存储系统、寻址和读出电路以及制造、实现和使用这种电路和系统的方法。在以下描述中，为说明起见，给出具体的术语和具体的实施细节，以便提供对本发明的全面理解。但是，本领域的技术人员应该明白，为了实施本发明、这些具体细节不是必需的。
在以下描述中，提到“数据”之处应该这样理解，这种“数据”可用各种方式来表示，随上下文而定。例如，在存储单元中“数据”可用电压电平、磁状态、或者物理特性、如代表电压或电流电平或者读出电路的变化的可测量效果的电阻等表示。另一方面，在总线上或在传输期间，这种“数据”可能是电流或电压信号的形式。另外，这里的数据在大多数情况下实际上主要是二元的，可以简称为或者表示为“0”和“1”状态。但是应该明白，实际中的二元状态可用相对不同的电压、电流、电阻等来表示，并且具体实际的表示形式是否代表“0”或“1”一般不重要。
本发明包括用于制造和组装存储器的存储阵列的结构和方法。在上述共同待审的美国专利申请所描述的存储系统中利用的那类交叉点二极管存储阵列的情况下讨论本发明的最佳实施例。为了提供对本发明的全面理解而在这种存储系统的情况下给出以下详细描述，但是本领域的技术人员应该认识到，本发明不限于在所述结构中的应用。
一次写入存储系统
在上述共同待审的关于“一次写入存储器”的美国专利申请中，详细说明和描述了特别适用于诸如数字摄像机和便携数字音频设备的应用场合中的数据存储的便携价廉耐震的存储器(PIRM)系统。这种存储系统可以结合工业标准便携接口卡[例如PCMCIA或CF(转换设备)]，使得它能用于带有这类接口的现有及将来的产品中。所述存储器模块电路提供了一次写入数据存储，包括数据检测、允许写入以及寻址功能。接口控制电路设置成包括用于控制、对接、检测、纠错编码(ECC)等的电路，用于在卡中容纳的每个可更换的存储器模块。在存储卡的插口等中容纳存储器模块，以便可从卡上拆除该存储器模块并且换上另一存储器模块。当在存储卡中容纳了存储器模块后，后者与接口控制电路通过内部接口相连。在另一实施例中，模块与控制器封装在一起形成单个器件。
对于给定的基底面积，为了增加存储器模块的存储容量，用叠层的栈构造所述模块。这些层每个包括通过到接口控制电路的存储器系统内部接口连接到各个存储器阵列的寻址电路。每层上的寻址电路使存储器模块的各层之间的互连导线能更少，这促使制造简单，从而降低成本。
图1是存储器模块20的等比例剖视图，说明存储器模块中各电路和各层的可能的物理布局。每层22包括形成于衬底50上的存储阵列25和寻址电路30。存储阵列25包括存储元件26的矩阵，见图2。寻址电路30包括列和行复用/分用(mux/demux)电路部分，这些部分被设置成与存储阵列25的垂直的各个边相邻。在制造过程中还在衬底上形成输入/输出(I/O)引线40。在存储器模块20中，行I/O引线40a从行mux/demux电路30a延伸到衬底的第一相邻边44a，而列I/O引线40b从列mux/demux电路30b延伸到衬底的第二相邻边44b，每条引线40在各个接触区42上终止，在衬底50的边缘40a和40b上暴露接触区的一部分。
多个层22以相同取向堆迭并且层压在一起。通过导电接触元件55做出到堆迭层的接触区42的暴露部分的电连接，在图1的部分剖视图中示出这些导电接触元件。接触元件55沿存储器模块20的各侧面延伸，与各层22的平面垂直。如所示，每个接触元件55做出到栈中多个层的各个接触区的电连接。接触元件55可用来通过存储系统内部接口(未示出)连接到存储器模块20。
在存储器模块50的最佳实施例中，用于每层22的衬底50是由聚合塑料制成的。在上述共同待审的题为“一次写入存储器”的美国专利申请的说明书中详细描述了可通过其在衬底上形成集成电路并且把各层组装成存储器模块的过程。
图2是交叉点一次写入二极管存储阵列的原理示意图。图中示出八行八列的阵列。在存储器模块20中的每一层22上形成存储元件26的阵列25。存储阵列包括列线与行线的正则矩阵，在每个行/列交点上有存储元件。连接在每条行线与列线之间的是存储元件26。在存储阵列的最佳实施形式中，每个存储元件26包括与二极管元件28串联的熔丝27。每条熔丝27提供存储元件的实际数据存储作用，并且二极管28利用读写数据所用的行线和列线促成对存储元件的寻址。
存储阵列25的最佳操作如下：在制造时，每个存储元件26具有可导电的熔丝27。熔丝的导电状态代表一个二元数据状态，如数据“0”。为了把数据写入存储阵列，用列线和行线对其中要存储数据“1”的每个存储元件寻址，并且“熔断”存储元件中的熔丝、或者起到熔丝作用的交叉点二极管，使其处于不导电状态。熔丝的不导电状态表示另一二元数据状态，如“1”。熔断熔丝是单向操作，这使存储器成为“一次写入”存储器，如上所讨论的。数据写入操作(例如把数据“1”写入所选的存储元件)可以通过施加从所选行线到所选列线的预定电流来完成，例如足以熔断直接使这些行/列线互联的存储元件的熔丝的电流。通过用列线和行线对存储元件寻址、并且检测哪些存储元件导电(数据“0”)和哪些存储元件不导电(数据“1”)，可以从存储阵列中读取数据。在另一最佳实施例中，可以使用耐熔器件，其中上述数据状态是相反的。
阵列的每个存储元件26中的二极管元件28参与用读写数据所用的列线和行线对存储元件唯一地寻址。如果行/列交叉点存储元件中没有二极管，在给定的列线与行线之间有经过许多存储元件的电流通路。但是，在二极管元件形成经过每个存储元件的单向导电通路的情况下，可以用单个列线和单个行线来对单个存储元件唯一地寻址。换言之，形成从一条行线到一条列线的电路允许电流穿过仅仅一个存储元件。通过该电路加上预定的“数据写入”电流，可以熔断存储元件中的熔丝以把数据“0”变为数据“1”。而且，通过检测电路中的电阻，有可能确定存储元件熔丝是熔断还是完好，由此读出数据“1”或数据“0”。
如图2中所示，如果如所描述的，把电压加在行和列电极上(即除了有一个列电极在-V之外、所有的列电极在电位V，并且除了有一个行电极在V之外、所有的行电极在-V)，则仅有一个二极管正向偏置。对于图2中描述的情况，仅有阵列的左上角的二极管29会正向偏置。在顶行和最左列中的二极管没有偏置，而阵列中其余的二极管会反偏。这构成关于此阵列的寻址方案。如果在电极处于这些电位时电流在行与列之间流过，则左上边的二极管的熔丝是完好的(例如代表数据“0”)。相反，如果在此配置下无电流流过，则相应的二极管/熔丝已熔断(例如代表数据“0”)。通过对加在阵列电极上的电压的幅度进行调制，可以使较大电流流经所选二极管。如果此电压导致电流超过熔丝的阈电流，则熔丝会熔断，从而改变存储元件的状态。这构成写入存储器的方法。
这里，考虑到存储阵列的结构、有时称其为交叉点阵列存储器，图3提供了最佳实施例的存储阵列的单位单元的简化平面图。交叉点阵列存储器的基本结构包括两层正交的导体组，其间有半导体层，各组中的各导体平行隔开。这两组导体形成以这样的方式重叠的行电极和列电极，即每个行电极与每个列电极精确地在一个位置相交。在这些交点的每个上，在行电极62与列电极60之间通过半导体层做出连接，半导体层对串联的二极管和熔丝起作用。阵列中的二极管全部是这样的取向，使得如果在所有行电极与所有列电极之间加上共同的电位，则所有二极管会按同一方向偏置。熔丝可用当临界电流经过时会断开电路的分离元件来实现，或者可以结合二极管的性能。
在制造时，存储阵列中熔断熔丝所需的实际电流(或者要得到该电流而加的电压)应该是可预测和可控制的。由于经过存储元件的电流密度是有效因数，所以可以通过改变元件的结面积来调整元件熔断时所加的电压/电流。例如，如果降低交叉点电极的交点的交叉面积，这也会降低要达到熔断熔丝的临界电流密度所需加的电流/电压。这个方案可用于存储电路的设计和制造、以便确保可施加的控制电压仅熔断所需交叉点熔丝。
尽管在此描述中普遍提到半导体层65，但实际上可以使用多个不同材料的层。这些层可包括非半导体材料、诸如金属、甚至各种结构的介质。在题为“一次写入存储器”的共同待审的美国专利申请中描述了适合于实现所需功能的材料和结构。
结构、制造方法及组装
可以按照题为“用于对交叉点二极管存储阵列寻址的制造技术”的共同待审的美国专利申请第＿＿号(HP公司归档号10002792)中提供的制造方法来实现这里描述的PIRM存储器模块的制造，该申请的公开通过引用结合于此。
最好是，最初以大约宽三英尺和长许多英尺的塑料卷的形式设置衬底。随着衬底从展开的卷向卷起来的卷移动，在衬底上淀积半导体图案。最好是，利用前面讨论的方法之一，在衬底中还形成上面讨论的折线。此后，把衬底切成要进一步加工的各个部分、沿折线折叠各个衬底、从而产生这样对准的多个半导体器件层、使得可操作器件的相应元件、如二极管能工作。
图4是存储器模块电路的一部分的简化等比例示意图，说明该电路的一般结构。如所示，由第一金属层在衬底50上形成一对电极导体70。在第一金属层上形成两个半导体材料层72、74。由覆盖半导体层72、74的第二金属层形成与导体70垂直而延伸的导体76。半导体材料淀积在层72、74中的一个或两个上，从而连接到第一和第二金属层的导体70和76，以便形成存储单元元件如二极管和熔丝。在图4中所示半导体层是连续的，但是如果所用半导体材料具有各向同性的导电性，则可能需要使半导体层构成图案。
在一个最佳实施例中，例如图2所示，存储阵列中由半导体层形成的二极管同时起到存储元件的二极管28和熔丝27的作用。在这种情况下，半导体层必须执行熔丝的功能，即在预定条件下，二极管的结特性不可撤回地变到高阻态。
制造和组装
用快速而价廉的加工方法来有利地构造存储器模块的每层，有助于获得低成本产品。柔性聚合材料或金属(带有介质薄膜)材料的薄网衬底的使用使得能使用例如相对便宜的成卷制造工艺。
以下描述的称为压纹和搬走的网加工技术最初是在PolaroidTM为制造基于单银卤化物的照相胶片而开发的。该技术可有利地用于生产交叉点存储阵列所用的行和列电极以及寻址/读出线，因为它具有以经济的成卷加工方法在塑料网上生产亚微米大小的特制件的能力。在题为“有助于真空微压纹的定向能量”的美国专利6007888中描述了微压纹工艺的实例，其公开通过引用合并于此。或者，可以使用常规的光刻工艺，但是在生产环境下，当前这种工艺的最小特制件尺寸能力限于大约25微米。
如上所述，在题为“用于对交叉点二极管存储阵列寻址的制造技术”的共同待审的美国专利申请中详细说明和描述了压纹/提起工艺。
可以用上述压纹/提起工艺来为每个存储器模块层组装两个分开的导体层。于是，可以通过把半导体层夹在两个导体层之间而完成所述存储器模块层22。例如，用于提供二极管结和熔丝功能的适当的一层或多层材料，如以上所讨论的，可以置于一个衬底的导电图案上，然后，在另一衬底上的导电图案与该半导体层的暴露的表面物理接触。
在图5中，示出可分别用压纹/提起工艺制造的两个子层82和84。子层82包括在衬底86上形成的第一导体布置88，这将形成存储电路用的导体层之一。例如，导体布置88可包括列电极、行寻址线和行读出线、连同接触焊盘以及相关的连接。子层84包括在衬底90上形成的第二导体布置92。第二导体布置可包括行电极、列寻址线、列读出线以及相关的接触区和连接。
图6中示出用于形成二极管结和熔丝功能的一个或多个半导体层94，它淀积在第一子层82的衬底86上的第一导体布置上。这形成第一导体布置与半导体层的一面之间的电接触。第二子层84则反向地设置在淀积的半导体层的顶部，使得第二导电图案与半导体层的另一侧接触。第一和第二子层的电极导体互相垂直(例如正交)排列以形成如上所讨论的交叉点结。因为电路结构都是由交叉点二极管及其间互联构成的，所以第一和第二子层之间的合拢对准公差是不必要的。这形成图7中在98处示出的完整的存储器模块层。如上述题为“用于对交叉点二极管存储阵列寻址的制造技术”的共同待审的美国专利申请中更详细地描述的，多个这样的层可以组装成存储器模块。
结构、制造方法及组装
本发明涉及上述制造方法的改型，其中在共同的衬底上制造存储器模块的多个接合的层，在衬底中，沿折线更改衬底材料，使得这些层能互相折叠起来。衬底材料的更改是以任何能做出沿折线折叠的方式来完成的，包括但不限于通过(1)去掉材料的一部分、如通过制作通孔或凹陷，(2)使材料变形、如通过起折痕，或者(3)改变材料的属性、如通过利用紫外光或激光来改变强度或柔性。
在一个最佳实施例中，多个接合的层最好是两个或两个以上的导体层，将这些层打孔以便使导体层能折叠、从而在每对接连的导体层之间夹住存储层。或者，多个接合的层可包括与存储层接合、并且在每层之间有使各层能互相折叠的通孔的、一个或一个以上的导体层。
参照图8，图中示出穿孔的片100的最佳实施例，它包括在公共的衬底102上的两层存储器模块。以类似图3和4的方式，由第一金属层、在衬底102的一个侧面105上形成平行的电极导体104或导线的阵列。在公共的衬底102与电极导体104对置的另一个侧面107上、形成与电极导体104垂直地延伸的平行的电极导体106或导线的第二阵列。
包括间隔开的通孔110的折线128使衬底102能折叠起来，同时电极导体106直接地折叠在电极导体104上并与之垂直。半导体材料(未示出)最好淀积在一个侧面或两个侧面105和107上。粘合层(未示出)可插入折叠的两个侧面105和107之间以将这些层粘合在一起。或者，衬底各侧或部分可通过热塑塑料加热或直接粘接而粘合在一起。电极导体104设置在半导体层之下，电极导体106设置成与电极导体104垂直、处在半导体层的正上方，如图3和4所示。在半导体材料淀积在侧面105和/或107上以便连接第一和第二金属层形成的电极导体104和106、并且侧面105和107在折线处折叠起来时，形成二极管和熔丝。
现参照图9，所示结构类似，除了电极是预成形的、具有各种宽度之外。具体来讲，图中示出包括公共的衬底122上存储器模块的两个层的穿孔的片120。以类似图3和4的方式，由第一金属层、在衬底122的一侧125上形成平行的电极导体124的阵列。在公共的衬底122与电极导体124对置的另一个侧面127上、与电极导体124垂直延伸而形成平行的电极导体126的第二阵列。
包括间隔开的通孔130的折线128使衬底122能折叠起来，同时电极导体126处在电极导体124的正上方并与之垂直。半导体层(未示出)淀积在折叠的各侧125和127中一个或多个上，使得电极导体124处在半导体层之下，而电极导体126与电极导体124垂直、处在半导体层的正上方，如图3和4所示。在两侧125和127沿折线互相折叠起来时，半导体材料与第一和第二金属层形成的电极导体124和126对准并且与之连接，以便形成二极管和熔丝。
如上所述，熔断存储阵列中的熔丝所需的电流(或要得到该电流需加的电压)应该在制造时是可预测的和可控制的。因为通过存储元件的电流密度是有效因数，所以可以通过改变元件的结面积来调整熔断元件时施加的电压/电流。例如，如电极导体124的阵列中的电极导体134上的点132处所示，交叉点电极的交点的横截面的面积显著地减小了。这种布置还降低了达到熔断由点132形成的熔丝的临界电流密度所需加的电流/电压。此外，在电极导体126的阵列中的电极导体138上形成的点136具有显著地减小的横截面积。
在衬底122的侧面127在折线128处折叠起来时，点136会处在点132上方，同时半导体层(未示出)淀积在一侧上或两侧上以便在它们之间形成存储单元。点132和136结合后变窄的横截面合起来提供熔丝，后者在比具有横截面宽得多的导体的周围熔丝低得多的电流或电压电平下熔断。这种方案用于设计和制造存储电路，以确保可加上相对较低的控制电流或电压以便仅熔断在预编程的应用场合、如只读存储器(ROM)中所需的交叉点熔丝。
现参照图10-12，图中示出本发明的一个实施例的简明透视图。首先通过在一个或两个部分144和146上淀积半导体材料和图案来加工公共的衬底142。衬底142被折线148分开，最好包括多个排成一行的通孔等。部分144和146上面都有导电层，它们如图11和12所示折叠在彼此上面。作为选择，可把各向异性的导电层145插入部分144和146之间，以确保这些部分合在一起并形成所得矩阵中的多个二极管。但是，由于部分144和146上的导体互相垂直，所以精确的对准不是必需的。
应该明白，导体层145是任选的，并且部分144和146可通过任何其他可行的方法、如通过直接粘接或通过热塑加热粘合在一起。
图13-15表示本发明的另一实施例。公共的衬底150设置有两条折线151和152，这些折线把衬底分成大约相等面积的三个部分153、154和155。所得衬底可以用至少两种方法折叠。如图14和15所示，将部分153折叠以便盖住部分154，使得部分154在部分153和部分155之间。部分154最好两边都用金属线作上图案。在部分153与154的界面上以及部分154与155的界面上形成半导体器件。在图16和17中，示出可供选择的实施例，其中部分153折叠在部分154和155之间。在这种布置下，部分153两侧带有金属导线的图案。在部分153和154之间的界面以及部分154和155之间的界面上形成半导体器件。在图13-15以及图16和17中所示的两个实施例中，可以在上面提到的每个层界面处的任何一层或两层上都淀积半导体器件。
应该明白，仅为说明起见、所示各部分的厚度大于实际厚度。因此，折线152不可能拉伸到所示的程度。最好是，中间的部分153可略短于其他部分，而不是如图17中所示，以便使折线152的任何所需的拉伸最小。前述实施例使得能够在单片衬底上制造多层，由此简化并加速了存储器件的生产。另外，在衬底上适当地设置折线便于对准相邻层，所以不需要单独的对准机构。
应该明白，本发明的范围还包括可以衬底上设置两条以上的折线，以便在一个公共的衬底上设置更多层。如上所讨论的，在成卷的衬底加工过程中，可以在衬底片上形成许多折线。
另外，折线不需要互相平行，取决于制造设计。如上所讨论的，可以按照任何使得能折叠的方式形成折线，包括但不限于通孔、凹陷、折痕以及改变沿折线的衬底材料的属性。
如本领域的技术人员所清楚的，只要不违背所附权利要求中定义的本发明的范围，可在应用本发明的原理的同时，对这里所述的电路、结构、布置及加工工艺做许多其他变化。

Claims (9)

1.一种用于存储器件的装配结构，它包括：
上面具有至少一条折线(108)的衬底(102)，所述折线把所述衬底(102)分成至少两部分(105、107)；
在相邻的所述至少两部分(105、107)中的每一部分的上表面上制造的电极导体层(104、106)，所述电极导体层被布置为使得在一个部分(105)上的所述电极导体与在相邻的另一个部分(107)上的电极导体相互垂直，其中所述相邻的至少两部分能够沿所述折线折叠；
其中一个半导体层(65)可以淀积在所述相邻的至少两部分(105、107)的所述上表面的至少一个上，使所述电极导体(104、106)和所述半导体层(65)形成存储单元(26)的一个阵列，每个存储单元由一个熔丝(27)和一个二极管(28)构成。
2.权利要求1的装配结构，其特征在于：所述电极导体层(104、106)中的至少一个是半导体图案形成的层或导线图案形成的层。
3.权利要求1的装配结构，其特征在于：所述折线(108)包括在所述衬底(102)中排成一行的通孔、或者在所述衬底(102)中的至少一个凹痕、或者在所述衬底(102)中的至少一条折痕或者沿所述折线(108)的所述衬底(102)的柔性或弹性的改变。
4.权利要求1的装配结构，其特征在于：在一个衬底(150)上有至少两条折线(151、152)，形成互相折叠的至少三个部分(153、154、155)以产生至少两个存储单元(26)。
5.权利要求2的装配结构，其特征在于：在所述至少两部分(105、107)的一个部分上的电极导体(104)制造成在导体(104)的位置(132)上，其所述位置上所述导体具有窄的横截面积，且所述存储单元(26)能够永久改变状态的位置上。
6.一种制造多层存储单元的方法，它包括：
组装具有至少两部分(105、107)的衬底(102)；
在所述衬底(102)上构造至少一条折线(108)以分开所述至少两个部分(105、107)；
在所述衬底(102)的相邻的至少两个部分(105、107)上制造电极导体(104、106)，使得在一个部分(105)上的所述电极导体与在相邻的另一个部分(107)上的电极导体相互垂直；
在所述相邻的两部分(105、107)的至少一个部分上淀积一个半导体层(65)；以及
沿所述折线(108)折叠所述衬底(102)以便把所述至少两个部分(105、107)互相堆迭在彼此上面，并且把相邻的折叠的部分(105、107)上的所述电极导体(104、106)和所述半导体层(65)对准，以形成至少一个存储单元(26)，所述存储单元包括一个熔丝(27)和一个二极管(28)。
7.权利要求6的制造多层存储单元的方法，其特征在于：在一个部分(105)上的所述电极导体(104)还包括在所述一个部分(105)上制造的二极管图案(60、62、65)，并且把所述至少两个部分(105、107)沿折线(108)折叠，以便使所述二极管图案(60、62、65)重合以形成存储单元(26)的阵列(25)，每个存储单元由一个熔丝(27)和一个二极管(28)构成。
8.权利要求6的制造多层存储单元的方法，其特征在于：所述相邻的部分(105、107)中至少一个部分的所述电极导体(104、106)包括具有一些位置的导体(134)，在所述位置上所述导体(134)的横截面积是变窄的。
9.权利要求6的制造多层存储单元的方法，其特征在于：在一个衬底(150)上制造至少两条折线(151、152)以便形成能够折叠成迭层结构的至少三个分开的部分(153、154、155)。
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