CN1242413C - 半导体存储器 - Google Patents

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CN1242413C CNB021217882A CN02121788A CN1242413C CN 1242413 C CN1242413 C CN 1242413C CN B021217882 A CNB021217882 A CN B021217882A CN 02121788 A CN02121788 A CN 02121788A CN 1242413 C CN1242413 C CN 1242413C
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Abstract

本发明公开一种具有根据单元电流的有无或大小来判定数据的电流读出型存储单元的半导体存储器，其具备：存储单元阵列；发生基准电流的基准电流发生电路；参照电位发生电路，根据基准电流发生电路发生的基准电流，在参照节点上发生参照电位；第1读出电路，根据所选择的存储单元的单元电流生成输出电流，并根据该输出电流和基准电流，在读出节点上发生数据电位；第2读出电路，比较读出节点的数据电位与参照节点的参照电位，检测出上述所选择的存储单元所保持的数据；以及被设置在第1读出电路与位线之间的箝位电路。

Description

半导体存储器
(一)技术领域
本发明涉及具有根据单元电流的有无或大小来判定数据的电流读出型存储单元的半导体存储器，特别是涉及数据读出电路。
(二)背景技术
现有的DRAM中，利用MISFET和电容器构成了存储单元。随着槽型电容器结构或叠层电容器结构的采用，DRAM的微细化得到了很大的进展，现在的单位单元尺寸以最小加工尺寸为F、已缩小到8F2的面积。但是，要确保与以往同样的单元尺寸缩小的趋势变得越来越困难。这里有必须将晶体管做成纵型晶体管的技术上的困难、邻接单元间干扰变大的问题和加工或成膜等制造技术上的困难等。
与此不同，如以下所举出的那样，也提出了不使用电容器而将1个晶体管作为存储单元的DRAM。
(1)JOHN E.LEISS等，“DRAM Design Using the Taper-IsolatedDynamic Cell”(使用锥形隔离动态单元的DRAM的设计)(IEEE JOURNALOF SOLID-CIRCUITS，VOL.SC-17，NO.2，APRIL 1982，pp337-344)。
(2)特开平3-171768号公报。
(3)Marnix R.Tack等，“The Multistable Charge-ControlledMemory Effect in SOI MOS Transistors at Low Temperatures(低温下SOI MOS晶体管中的多稳态电荷控制存储效应)”(IEEETRANSACTIONS ON ELECTRONDEVICES，VOL.37，MAY，1990，pp1373-1382)。
(4)Hsing-jen Wann等，“A Capacitorless DRAM Cell on SOISubstrate(SOI衬底上的无电容器DRAM单元)”(IEDM 93，pp635-638)。
(1)的存储单元使用埋入沟道结构的MOS晶体管来构成。利用在元件隔离绝缘膜的锥部上形成的寄生晶体管，进行表面反型层的充放电进行二值存储。
(2)的存储单元使用分别进行了阱隔离的MOS晶体管，将由MOS晶体管的阱电位决定的阈值作为二值数据。
(3)的存储单元由在SOI衬底上的MOS晶体管来构成。从SOI衬底的一侧施加大的负电压，利用硅层的氧化膜与界面部的空穴蓄积，根据该空穴的放出、注入来进行二值存储。
(4)的存储单元由在SOI衬底上的MOS晶体管来构成。MOS晶体管虽然是结构上的一部分，但在漏扩散层的表面上重叠地形成了反导电型层，实质上做成了将写入用PMOS晶体管和读出用NMOS晶体管组合为一体的结构。将NMOS晶体管的衬底区作为浮置的节点，利用其电位存储二值数据。
但是，(1)的结构复杂，因为利用了寄生晶体管，故在特性的控制性方面存在难点。(2)的结构虽然简单，但必须将晶体管的漏、源都连接到信号线上来进行电位控制。此外，由于进行阱隔离，故单元尺寸较大，而且不能分别对每位进行改写。在(3)中必须进行来自SOI衬底的一侧的电位控制，因而，不能分别对每位进行改写，在控制性方面存在难点。(4)必须做成特殊的晶体管结构，此外，在存储单元中，由于必须有字线、写位线、读位线、清除线，故信号线的数目较多。
此外，迄今提出的1个晶体管的存储单元的方式与利用由电容器进行的电荷的蓄积来进行数据存储的方式根本不同，它是利用由沟道体的电位差导致的栅阈值的差来进行数据存储。因此，在1个晶体管的存储单元中，必须检测出流过存储单元的单元电流的有无或大小以判别该存储单元存储的数据。即，1个晶体管的存储单元为电流读出型存储单元。
(三)发明内容
本发明的目的是提供一种具备在采用了电流读出型的存储单元的情况下的理想的数据读出电路的半导体存储器，其具备：存储单元阵列，排列着保持数据且具有浮置的沟道体MISFET的存储单元，并分别将其漏连接到位线上、栅连接到字线上而成；基准电流发生电路，发生基准电流；参照电位发生电路，根据上述基准电流发生电路所发生的上述基准电流，在参照节点上发生参照电位；第1读出电路，根据所选择的存储单元的单元电流生成输出电流，并根据该输出电流和上述基准电流，在读出节点上发生数据电位；第2读出电路，比较上述读出节点的数据电位与上述参照节点的参照电位，检测上述所选择的存储单元保持着的数据；以及被设置在上述第1读出电路与上述位线之间的箝位电路，据此，本发明的技术方案就提供一种即使在像“0”、“1”的单元电流之差较小这样的DRAM单元的情况下，也能够防止误写入，并能进行可靠的数据判定的半导体存储器。
(四)附图说明
图1是示出本发明的实施例的DRAM的单元阵列和数据读出电路的结构图。
图2A是示出图1的主要部分的具体结构图。
图2B是示出图2A中示出的主要部分的具体结构的变形图。
图3A是说明该数据读出电路的工作用的时序图。
图3B是说明对于虚设单元的刷新工作用的时序图。
图4是示出实施例的DRAM单元的结构图。
图5是示出该DRAM单元的单元阵列结构图。
图6是示出实施例的另一DRAM单元的结构图。
图7是示出该DRAM单元的单元阵列结构图。
图8是示出实施例的DRAM单元的沟道体电位与栅电位的关系图。
图9是另一实施例的DRAM的主要部分的结构图。
(五)具体实施方式
以下，参照附图，说明本发明的实施例。
图1示出了本发明的实施例的DRAM的单元阵列1和连接到其上的数据读出电路3的结构。DRAM单元MC由具有浮置的沟道体的一个MISFET构成。图4中示出使用了n沟道MISFET的情况的DRAM单元结构。将在硅衬底10上利用氧化硅膜等的绝缘膜11与该硅衬底10隔离的p型硅层12作为沟道体，具有经栅绝缘膜13形成的栅电极14和成为源和漏的n型扩散层15、16。
存储单元阵列1如图5中所示那样来构成。即，DRAM单元MC具有各自与其它部分隔离开的浮置的沟道体，以源为基准电位(接地电位)，在一个方向上并排的DRAM单元的栅连接到字线WL上，在与其交叉的方向上并排的DRAM单元的漏连接到位线BL上。
DRAM单元MC以动态方式存储将成为沟道体的p型硅层12设定为第1电位的第1数据状态和设定为第2电位的第2数据状态。具体地说，通过对选择字线WL和选择位线BL供给高电平电压，使所选择的DRAM单元以5极管方式来工作，在沟道体中保持在其漏结附近引起碰撞离化而生成的多数载流子(在n沟道的情况下，是空穴)，来写入第1数据状态。该数据状态例如是数据“1”。通过对选择字线WL赋予高电平电压，利用电容耦合提高沟道体电位，使选择位线BL为低电平，在所选择的DRAM单元的沟道体与漏的结中流过正偏置电流，对漏放出沟道体的多数载流子，来写入第2数据状态。该数据状态例如是数据“0”。
数据“1”、“0”作为MISFET的栅阈值的差来表示。即，数据“1”、“0”与沟道体电位VB与栅电压VG的关系如图8中所示，作为因沟道体电位引起的衬底偏置的结果，“1”的情况的阈值电压Vth1比“0”的情况的阈值电压Vth0低。因而，通过检测出因阈值电压的差引起的单元电流的差，可判定数据读出。
在图6中示出对于图4的DRAM单元结构施加了变形的单元结构。该结构是相对于栅电极14、设置了对p型硅层12(沟道体)进行电容耦合的辅助栅电极21的结构。在该例中，将辅助栅21埋置于绝缘膜11内，经栅绝缘膜20与p型硅层12的底面相对。
使用了这样的单元结构的单元阵列1如图7中所示。辅助栅连接到与连接主栅电极14的字线WL1并行的辅助字线WL2上。作为这样的单元阵列结构，相对于主字线WL1，在使其偏移到低电压一侧的状态下，与主字线WL1同步地驱动辅助字线WL2。通过进行由这样的辅助字线WL2的电容耦合导致的沟道体的电位控制，确保“0”、“1”数据的体电位差变得容易。
本实施例的DRAM单元MC，因为如上所述是电流读出型的，故为了进行数据读出，利用与基准电流的比较来判定单元电流的大小。作为用于该目的的基准电流源，如图1中所示，准备虚设单元DMC。通常作为这种虚设单元DMC，将其设计成流过DRAM单元为“1”数据的情况的单元电流Icell1和“0”数据的情况的单元电流Icell0的中间的基准电流，但在本实施例中，虚设单元DMC由其漏并列地连接到对多条位线各设置一条的虚设位线DBL上且具有与DRAM单元MC同样结构的二个MISFET来构成。
假定对一方的MISFET-MC0写入了“0”数据、对另一方的MISFET-MC1写入了“1”数据。这些MISFET-MC0、MC1的栅分别连接到虚设字线DWL1、DWL2上。在数据读出时，与所选择的字线同时地选择并驱动虚设字线DWL1、DWL2。因而，流过虚设位线DBL的参照电流Iref为Iref＝Icell0+Icell1。与其相对应，在数据读出电路3中，在后面要详细地说明，生成所检测出的单元电流Icell的2倍的单元电流2×Icell，将其与上述的参照电流Iref比较。
数据读出电路3，如图1中所示，经位线选择电路2a连接到单元阵列1的位线BL上。位线选择电路2a是从多条位线中选择1条的多路处理器。在图的例中，位线选择电路2a利用选择信号BSL0～BSL3来选择4条位线BL0～BL3的一条。多个数据读出电路3共有连接到每隔多条位线配置的虚设位线DBL上的参照电位发生电路6。参照电位发生电路6是在参照节点RSN上发生与由上述虚设单元DMC引起的参照电流Iref对应的参照电位的电路。初级读出放大器4a生成上述的2倍的单元电流2×Icell，将其与参照电流Iref比较，根据数据在读出节点SN上生成电位。而且，将第2级读出放大器4b设置成检测出读出节点SN与参照节点RSN的电位差。
再有，在各读出放大器4a与数据线DL(利用位线选择电路2a连接到位线BL上)之间和参照电位发生电路6与参照数据线RDL(利用虚设位线选择电路2b连接到虚设位线DBL上)之间，分别设置了抑制位线BL和虚设位线DBL的数据读出时的电位上升用的箝位电路5。该箝位电路5在DRAM单元MC和虚设单元DMC中在数据读出时防止误写入，具体地说，将位线或虚设位线的电位抑制得较低，以便在数据读出时，选择存储单元或虚设单元以3极管方式来工作。
图2A只对一个系统示出了数据读出电路3的具体结构。箝位电路5具备下述部分而构成：n沟道MISFET-QN1，分别插入到初级读出放大器4a的输入端子NO与数据线DL之间和参照电位发生电路6的输入端子RNO与参照数据线RDL之间；以及运算放大器OP，分别根据数据线DL和参照数据线RDL的电位对其栅进行负反馈控制。
即，在数据线DL和参照数据线RDL的电位低的期间内，n沟道MISFET-QN1导通，初级读出放大器4a的输入端子NO与数据线DL之间和参照电位发生电路6的输入端子RNO与参照数据线RDL之间被短路。对运算放大器OP的非反转输入端子供给了正的偏置电压VBP，如果数据线DL和参照数据线RDL的电位超过VBP，则运算放大器OP的输出成为低电平，n沟道MISFET-QN1关断，可抑制在其之上的电位上升。
DRAM单元，如上所述，在数据写入时，对选择字线WL供给高电平电压(例如电源电压Vdd)，对选择位线BL也供给高电平电压(例如电源电压Vdd)，进行5极管工作。在数据读出时，假定同样对选择字线WL供给电源电压Vdd，在选择单元中不流过电流的情况下，如果选择位线BL的电位上升到Vdd，则变成与写入模式相同的条件。与此不同，将VBP设定为比电源电压Vdd低的值。例如，假定电源电压Vdd为2～3V，而VBP＝200mV。如果这样来设定，则在数据读出时，DRAM单元MC或虚设单元DMC不会以5极管方式来工作，可不使其满足“1”写入的条件。
参照电位发生电路6具有其源经激活用的p沟道MISFET-QP21共同连接到高电平电位端子VINT上的、构成电流镜象电路的p沟道MISFET-QP22、QP23。成为虚设位线的电流源负载的MISFET-QP22的漏和栅共同连接到输入端子RNO上，MISFET-QP23的漏连接到参照节点RSN上。在参照节点RSN与接地端子之间，设置了连接成二极管的n沟道MISFET-QN23。在输入端子RNO与接地端子之间，设置了预充电用的n沟道MISFET-QN21。
初级读出放大器4a具有其源经激活用的p沟道MISFET-QP11共同连接到高电平电位端子VINT上的、构成电流镜象电路的p沟道MISFET-QP12、QP13。成为位线的电流源负载的MISFET-QP12的漏和栅共同连接到输入端子NO上，MISFET-QP13的漏连接到读出节点SN上。在读出节点SN与接地端子之间，设置了由参照节点RSN来控制其栅的n沟道MISFET-QN12。在输入端子NO与接地端子之间，设置了预充电用的n沟道MISFET-QN11。
在参照电位发生电路6中，假定构成电流镜象的MISFET-QP22、QP23具有相同的尺寸。即，MISFET-QP22的沟道宽度W与MISFET-QP23的沟道宽度W相同，MISFET-QP22的沟道长度L与MISFET-QP23的沟道长度L相同。由此，在数据读出时，在由于电流源MISFET-QP22的缘故在虚设单元DMC中流过的单元电流为Iref时，在输出用MISFET-QP23中也流过为Iref的参照电流。在参照节点RSN上可得到由该参照电流Iref决定的参照电位。
另一方面，初级读出放大器4a的构成电流镜象的MISFET-QP12、QP13与参照电位发生电路6一侧不同，将QP13的沟道宽度W/L设定为QP12的2倍。由此，在数据读出时，在由于电流源MISFET-QP12的缘故在存储单元MC中流过的单元电流为Icell时，在输出用MISFET-QP13中流过为2×Icell的输出电流。
参照电位发生电路6的MISFET-QN23和读出放大器4a的MISFET-QN12构成了电流镜象，在本实施例中，使上述晶体管的尺寸相同。即，MISFET-QN23的沟道宽度W与MISFET-QN12的沟道宽度W相同，MISFET-QN23的沟道长度L与MISFET-QN12的沟道长度L相同。因此，在读出节点SN上，利用电流2×Icell与Iref的差异，可得到由这些电流的大小决定的电位。
如上所述，将“0”数据的单元电流定为Icell0，将“1”数据的单元电流定为Icell1，用式1来表示流过虚设位线DBL的参照电流Iref。
(式1)
Iref＝Icell0+Icell1
如上所述，由于“0”数据的单元的阈值高，故不流过大的单元电流，由于“1”数据的单元的阈值低，故流过大的单元电流。即，Icell0与Icell1的关系为Icell0＜Icell1。因为读出放大器4a的输出电流为2×Icell，故根据选择单元的“0”、“1”数据，与参照电流Iref的关系如下所述。
(式2)
数据为“0”时，2×Icell＝2×Icell0＜Iref
数据为“1”时，2×Icell＝2×Icell1＞Iref
在2×Icell比Iref小的情况下，使MISFET-QN12导通并使电流Iref流过的力比使MISFET-QP13导通并使电流2×Icell流过的力强。因此，读出节点SN的电位被拉向地一侧，即读出节点SN的电位下降。
另一方面，在2×Icell比Iref大的情况下，使MISFET-QP13导通并使电流2×Icell流过的力比使MISFET-QN12导通并使电流Iref流过的力强。因此，读出节点SN的电位被拉向G高电平电位端子VINT一侧，即读出节点SN的电位上升。
从以上所述可知，读出节点SN与参照节点RSN的电位差的极性根据数据而不同。利用第2级读出放大器4b检测出该电位差。在图2A的例中，第2级读出放大器4b是比较器，根据读出节点SN相对于参照节点RSN的“H”(高电平)、“L”(低电平)，输出“L”、“H”的读出输出OUT。
再有，为了在读出放大器4a与参照电位发生电路6的输出电流之间满足上述的关系，更一般地说，可这样来设定参照电位发生电路6的MISFET-QP23的尺寸，即，使之流过MISFET-QP22的P倍(P是正的任意数)的电流，另一方面，在读出放大器4a中，可这样来设定MISFET-QP13的尺寸，即，使之流过MISFET-QP12的Q倍(Q/P为2N)的电流。
在本实施例中，在第2级读出放大器4b的输出OUT上设置了以规定的时序信号取入读出数据并进行保持的数据保持电路7。在本实施例中，数据保持电路7具备倒相器INV1和INV2。将倒相器INV1的输出输入到倒相器INV2中，将该倒相器INV2的输出输入到倒相器INV1中。因而，倒相器INV1的输出成为该数据保持电路7的输出。而且，将该数据保持电路7中保持了的数据经由列选择线驱动的列门MISFET-QN41传送给数据线DQ。
在数据保持电路7的输出端上设置了根据该保持数据以规定的刷新循环对存储单元数据进行刷新用的刷新电路8。刷新电路8由利用刷新控制信号REFRESH对数据保持电路7的数据进行控制并反馈给数据线DL的n沟道MISFET-QN31构成。即，在“0”、“1”数据读出时，数据保持电路7分别成为“L”、“H”输出状态。将其经MI SFET-QN31并经数据线DL传送给位线BL。如果将数据保持电路7的“L”、“H”输出状态分别作为“0”写入时的位线“L”电平电位VBLL、“1”写入时的位线“H”电平电位VBLH，将其按原样传送，则在所选择的DRAM单元中对数据进行刷新。
在虚设单元DMC中有二个MISFET，必须定期地在其中写入“0”、“1”数据。因此，在数据线DQ与参照数据线RDL之间设置了构成在虚设单元的MI SFET-MC0、MC1中写入“0”、“1”数据用的写入电路的MISFET-QN42。
但是，虽然在图2A中只示出了一个系统的读出放大器和参照电位发生电路，但实际上如图1中所示，有多个系统的读出放大器，该多个系统的读出放大器共有参照电位发生电路6。此时，必须在每个读出放大器系统中有刷新电路8。
此外，如图2B中所示，在刷新电路8的路径中设置适当的电平变换电路LSC，也可使刷新时的位线BL的电位与保持读出数据的数据保持电路7的电位不同。例如，在数据保持电路7保持了数据“1”的情况下，电平变换电路LSC可将通过MISFET-QN31供给的该数据保持电路7的电位移动到较高的电位，来供给数据线DL。另一方面，在数据保持电路7保持了数据“0”的情况下，电平变换电路LSC可将通过MISFET-QN31供给的该数据保持电路7的电位移动到较低的电位，来供给数据线DL。
参照图3A的时序图，具体地说明本实施例的数据读出工作。在数据读出工作前，在时刻t0之前，预充电信号bSAON2为高电平，经数据线DL、参照数据线RDL将位线BL、虚设位线DBL预充电到低电平(接地电位)。在时刻t0处，停止预充电工作，在时刻t1处，选择字线WL和虚设字线DWL1、DWL2上升到高电平。在时刻t2处，如果读出放大器激活信号bSAON1成为低电平，则初级读出放大器4a和参照电位发生电路6被激活，根据单元数据，在选择位线BL中流过单元电流Icell，在虚设位线DBL中流过虚设单元电流(参照电流Iref)。
“0”数据的单元的阈值高，不流过大的电流，“1”数据的单元流过大的电流。另一方面，因为虚设单元DMC成为“0”、“1”数据单元的并列连接，故流过比“1”数据的单元电流Icell大的电流。位线BL和虚设位线DBL的电位与单元的电流能力无关，被箝位电路5箝位于恒定值。
根据上述的单元电流的关系，在初级读出放大器4a中，根据单元电流2×Icell与参照电流Iref的比较，在读出节点SN上可得到在“0”数据的情况下比参照节点RSN低、在“1”数据的情况下比参照节点RSN高的电位。然后，利用第2级读出放大器4b判定读出节点SN与参照节点RSN的电位差，可得到在“0”数据的情况下为“L”(低电平)、在“1”数据的情况下为“H”(高电平)的读出输出OUT。
在时刻t3处，使读出放大器4a和参照电位发生电路6非激活，其后，可利用列选择取出在数据保持电路7中保持了的数据。在图3A中未示出该工作，在图3A中示出了其后进入刷新循环的例子。在刷新循环中，在读出时成为高电平的字线WL保持高电平，使刷新控制信号REFRESH成为高电平。
此时，如果必须使根据读出数据“0”、“1”供给位线BL的低电平电位VBLL和高电平电位VBLH分别成为“0”、“1”写入所必要的电位，则在选择单元MC中再次将读出数据写入，进行刷新。
该刷新是对于DRAM单元MC的刷新，但在本实施例中，在开始对于DRAM单元MC的刷新前，或在对于全部的DRAM单元MC的刷新结束后，进行虚设单元DMC的刷新。换言之，在本实施例中，在每个规定周期中进行刷新工作。
图3B是说明虚设单元DMC的刷新工作用的时序图。如该图3B中所示，在时刻t0处，虚设字线DWL1上升到高电平，在比其稍晚的时刻t1处，虚设位线DBL下降到低电平电位VBLL。将该低电平电位VBLL从数据线DQ经由下述列选择线DCSL驱动的MISFET-QN42和参照数据线RDL传递给虚设位线DBL。由此，在虚设单元DMC的MISFET-MC0中写入“0”，进行刷新。其后，在时刻t2处，虚设位线DBL从低电平电位VBLL返回到0，在时刻t3处，虚设字线DWL1从高电平返回到低电平。
接着，在时刻t4处，虚设字线DWL2上升到高电平，在比其稍晚的时刻t5处，虚设位线DBL上升到高电平电位VBLH。将该高电平电位VBLH从数据线DQ经由下述列选择线DCSL驱动的MISFET-QN42和参照数据线RDL传递给虚设位线DBL。由此，在虚设单元DMC的MISFET-MC1中写入“1”，进行刷新。其后，在时刻t6处，虚设位线DBL从高电平电位VBLH返回到0，在时刻t7处，虚设字线DWL2从高电平返回到低电平。
利用该刷新工作，在虚设单元DMC中再次写入二个MISFET保持了“0”和“1”的状态。再有，可利用刷新控制电路进行上述的刷新控制信号REFRESH的生成或虚设字线DWL1、DWL2、数据线DQ和列选择线DCSL的驱动。
如上所述，按照本实施例，使用具有浮置的沟道体的简单的1个晶体管结构的DRAM单元，可得到将沟道体作为存储节点的DRAM。在数据读出电路中，通过准备作为基准电流源的虚设单元、将单元电流与该虚设单元的电流进行比较，来判定数据。特别是，在本实施例中，并列地设置写入了“0”数据的单元和写入了“1”数据的单元作为虚设单元，以由该虚设单元决定的参照电流作为基准，进行了单元电流Icell的2倍的电流2×Icell的大小比较。由此，即使在“0”、“1”的单元电流的差小的DRAM单元的情况下，也能进行可靠的数据判定。
此外，通过设置抑制数据读出时的位线、虚设位线的电位上升的箝位电路，在读出工作中，不会满足选择单元或虚设单元进行“1”写入的条件，防止了误写入。此外，在使用了电流读出型的存储单元的EEPROM等的非易失性半导体存储器中，例如使用将位线预充电到电源电压Vdd的方式，但如果本实施例的DRAM单元中使用同样的预充电方式，则在使字线的电位上升时进行5极管工作，产生误写入。与此不同，在本实施例中，由于将位线预充电电位定为接地电位来进行单元电流检测，故防止了误写入。
图9与图2A对应地示出了另一实施例的数据读出电路的主要部分的结构。在该实施例中，对箝位电路5的n沟道MISFET-QN1的栅供给了固定的偏置电压BIAS。在该箝位方式的情况下，可将位线和虚设位线的电位上升抑制于BIAS-Vth(Vth：QN1的阈值电压)。因而，通过选择偏置电压BIAS，能可靠地防止误写入。
本发明不限于上述实施例。例如在实施例中，利用写入了“0”、“1”数据的各一个单元晶体管构成了虚设单元，但也可利用写入了“0”、“1”数据的各多个单元晶体管来构成虚设单元。由此，可发生使“0”、“1”数据的单元电流的离散性平均化了的参照电流，能更可靠地进行数据判定。
一般来说，如果利用N对单元晶体管的并列设置来构成虚设单元，则参照电流Iref＝N(Icell0+Icell1)。在此，N是自然数。此时，在与上述实施例同样地将参照电位发生电路6定为通过1对1的电流镜象生成输出电流的电路的情况下，使初级读出放大器4a的电流镜象成为1对2N的电流比即可。
更一般来说，在利用N对单元晶体管构成了虚设单元的情况下，可这样来设定参照电位发生电路6的MISFET-QP23的尺寸，即，使之流过MISFET-QP22的P倍(P是正的任意数)的电流，另一方面，在读出放大器4a中，可这样来设定MISFET-QP13的尺寸，即，使之流过MISFET-QP12的Q倍(Q/P为2N)的电流。
此外，在上述实施例中，说明了以将浮置的沟道体作为存储节点的一个MISFET作为DRAM单元的DRAM，但实施例的数据读出电路也可应用于使用了其它的各种电流读出型的存储单元的半导体存储器。

Claims (15)

1.一种半导体存储器，其特征在于，包括：
存储单元阵列(1)，使具有浮置的沟道体的MISFET作为保持第1数据状态或第2数据状态之数据的存储单元(MC)进行排列，并分别将上述存储单元的漏(16)连接到位线上、栅(14)连接到字线上；
基准电流发生电路(DMC)，具备：被设定为上述第1数据状态的N个第1MISFET和被设定为上述第2数据状态的N个第2MISFET，其中N是自然数，上述第1MISFET和上述第2MISFET的结构与上述存储单元的MISFET的结构相同，并将上述N个第1MISFET的漏和上述N个第2MISFET的漏被共同连接的虚设位线上所流过的电流作为基准电流(Iref)进行输出；
参照电位发生电路(6)，由上述基准电流发生电路上所连接的电流镜象电路将基于上述基准电流(Iref)的电流流到参照节点(RSN)，在上述参照节点上发生参照电位；
第1读出电路(4a)，根据所选择的存储单元的单元电流(Icell)生成输出电流，并根据该输出电流和上述基准电流，在读出节点(SN)上发生数据电位；
第2读出电路(4b)，比较上述读出节点的数据电位与上述参照节点的参照电位，检测上述所选择的存储单元保持着的数据；
第1箝位电路，在上述第1读出电路与上述位线之间连接第3MISFET，通过控制上述第3MISFET的栅电压来抑制上述位线的电位上升；以及
第2箝位电路，在上述参照电位发生电路与上述虚设位线之间连接第4MISFET，通过控制上述第4MISFET的栅电压来抑制上述虚设位线的电位上升。
2.如权利要求1中所述的半导体存储器，其特征在于，还具备：
按每个规定周期将上述第1MISFET设定为第1数据状态、按每个规定周期将上述第2MISFET设定为第2数据状态的设定电路(QN42)。
3.如权利要求1中所述的半导体存储器，其特征在于：
通过使上述存储单元以5极管方式工作、在沟道体中保持在漏结附近引起碰撞离化而生成的多数载流子来设定上述第1数据状态，
通过在上述存储单元的沟道体与漏的结处流过正偏置电流而放出沟道体的多数载流子来设定上述第2数据状态。
4.如权利要求3中所述的半导体存储器，其特征在于：
上述第1MISFET的栅连接到第1虚设字线(DWL1)上，漏连接到虚设位线(DBL)上，
上述第2MISFET的栅连接到第2虚设字线(DWL2)上，漏连接到上述虚设位线上。
5.如权利要求4中所述的半导体存储器，其特征在于：
上述参照电位发生电路(6)具备下述部分而构成：
第1p沟道MISFET(QP22)，成为上述虚设位线(DBL)的电流源负载；
第2p沟道MISFET(QP23)，与该第1p沟道MISFET一起构成电流镜象电路，其漏连接到上述参照节点(RSN)上；以及
第1n沟道MISFET(QN23)，其栅和漏共同地连接到上述参照节点(RSN)上，其源连接到第1基准电位上。
6.如权利要求5中所述的半导体存储器，其特征在于：
这样来设定上述第2p沟道MISFET(QP23)的尺寸以使得上述第2p沟道MISFET(QP23)上流过的电流为上述第1p沟道MISFET上流过的电流的P倍，其中P是正的任意数。
7.如权利要求6中所述的半导体存储器，其特征在于：
上述第1读出电路(4a)具备：
第3p沟道MISFET(QP12)，成为上述位线的电流源负载；
第4p沟道MISFET(QP13)，与该第3p沟道MISFET一起构成电流镜象电路，其漏连接到上述读出节点(SN)上；以及
第2n沟道MISFET(QN12)，其漏连接到上述读出节点(SN)上，其源连接到第1基准电位上，其栅连接到上述参照节点(RSN)上。
8.如权利要求7中所述的半导体存储器，其特征在于：
这样来设定上述第4p沟道MISFET(QP13)的尺寸以使得上述第4p沟道MISFET(QP13)上流过的电流为上述第3p沟道MISFET上流过的电流的Q倍，其中Q/P为2N，
将上述第2n沟道MISFET(QN12)的尺寸设定为与上述第1n沟道MISFET的尺寸相同。
9.如权利要求8中所述的半导体存储器，其特征在于：
上述参照电位发生电路(6)还具备在数据读出前将虚设位线(DBL)设定为第2基准电位的第1预充电用MISFET(QP21)，
上述第1读出电路(4a)还具备在数据读出前将位线(BL)设定为第2基准电位的第2预充电用MISFET(QP11)。
10.如权利要求8中所述的半导体存储器，其特征在于：
上述第1箝位电路(5)具备利用位线的电位进行负反馈控制的第3n沟道MISFET(QN1)，
上述第2箝位电路(5)具备利用虚设位线的电位进行负反馈控制的第4n沟道MISFET(QN1)。
11.如权利要求8中所述的半导体存储器，其特征在于：
上述第1箝位电路(5)具备其栅被供给了固定偏置电位的第5n沟道MISFET，
上述第2箝位电路(5)具备其栅被供给了固定偏置电位的第6n沟道MISFET。
12.如权利要求8中所述的半导体存储器，其特征在于，还具备：
在上述第2读出电路(4b)的输出上保持上述第2读出电路检测出的数据的数据保持电路(7)。
13.如权利要求8中所述的半导体存储器，其特征在于，还具备：
按每个规定周期将上述第1MISFET设定为第1数据状态、按每个规定周期将上述第2MISFET设定为第2数据状态的设定电路(QN42)。
14.如权利要求1中所述的半导体存储器，其特征在于：
上述基准电流发生电路(DMC)和上述参照电位发生电路(6)在上述第1读出电路(4a)和上述第2读出电路(4b)中被共有。
15.如权利要求1中所述的半导体存储器，其特征在于：
利用位线选择电路(2a)将上述第1读出电路(4a)连接到从多个位线中所选择的位线上。
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