CN1246760A - 相关器和延迟锁相环电路 - Google Patents

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Abstract

本发明减小了电路的规模和缩短初始同步所需编码相位检测时间。计算接收扩展谱信号中的接收扩展码和基准扩展码之间相关的相关器包括组合码产生器。它通过加权和组合许多移相的基准扩展码A1－AM输出组合扩展码。接着,运算电路同步地计算接收扩展码和许多移相的基准扩展码之间的相关性。相位检测电路检测接收扩展码和基准扩展码之间的相位差,即来自运算操作结果的接收扩展码的相位。

Description

相关器和延迟锁相环电路
本发明涉及相关器和延迟锁相环电路。特别是涉及，在接收直接-序列扩展谱信号的情况下，在发送侧(即：接收扩展码的编码相位)用于检测扩展码的编码相位的相关器，以及在接收扩展码和基准扩展码之间用于保持同步的延迟锁相环(DLL)电路。
基于直接-序列扩展-谱(DS-SS)调制的直接-序列码分多址被认为是用于下一步-产生数字移动通信系统的无线接入方案。为了接收扩展频谱信号，发送侧的扩展码的编码相位必须在接收侧检测，并产生一个用于解扩的扩展码，以便实现与发送侧扩展码同步。
采用DS-CDMA(直接-序列码分多址)技术的数字蜂窝无线通信系统已经发展成作为用于实现无线多媒体通信的下一代移动通信系统的技术。在CDMA数字蜂窝无线通信系统这一类中，在用扩展码乘这些信息之后基站发送控制信息和用户信息。利用由基站指定的扩展码各个移动站扩展和发送信息。为了使移动站正确地接收信息，如来自这类的CDMA数字蜂窝无线通信系统中基站的控制信息，它必须在基站的扩展-频谱调制开始识别定时，即扩展码的相位。
图19表示一个用于CDMA数字蜂窝无线通信系统移动基站的接收器。这个接收器包括一个天线1；一个用于完成放大和从RF(无线频率)到IF(中频)频率变换的接收电路2；一个用于完成QPSK检测并输出I、Q信号的QPSK检测器3；一个用于从检测器3的基带模拟I、Q信号输出变换成I、Q数据的A/D变换器4；一个用于由A/D变换器4的I、Q数据输出施加解扩处理的解扩电路5；一个用于完成同步检测、数据鉴别和误码校正的解调器6；一个为了识别扩展起始定时(接收扩展码的相位)，用于完成相关操作的相关器7；一个用于识别来自相关值的扩展码起始定时(相位)的定时判定单元8。
相关器7进行接收扩展-谱数据序列和基准扩展码序列(与基站侧完全相同的一个扩展码序列)之间的相关操作。
如图20所示，扩展器9在发送侧执行扩展处理，并通过等式x(t)＝a(t)·c(t)指示发送一个信号。
这里，a(t)表示发送的数据，c(t)表示一个PN(伪随机数)序列。
这个PN序列c(t)是一个“1”和“0”的扩展码序列。在每个符号基础上重复这个相同的码序列(N片的码序列)，其中，一个符号与一个数据位相对应。
在接收侧接收这个信号x(t)，相关器7计算信号x(t)和基准扩展码c(t-τ)之间的相关性，并输出由下列等式表示的相关值R(t)：
R(t)＝∑x(t)·c(t-τ)
    ＝∑a(t)·c(t)·c(t-τ)
    t＝Tc，2Tc，……N·Tc
τ表示发送侧的扩展码和接收侧相关器的基准扩展码之间的一个编码位移(相位差)。这个集合间隔是一个符号的持续时间(时间周期等于N·Tc的N片的时间周期)。
如果上述等式保持“a(t)＝1”，这个相关值R(t)将表示PN序列的自相关值。如果PN是一个M序列，在τ＝0时，作为一个最大值获得R(t)＝N(归1化时，为1)，而当τ≠0时，保持R(t)＝1/N。实际上a(t)是未知的，可以是“1”或“0”。假定“1”＝-1和“0”＝1时，a(t)·c(t)·c(t-τ)的集合绝对值在τ＝0时为R(t)＝1，而在τ≠0时为R(t)＝1/N。
因此，当在一定时间改变基准扩展码c(t-τ)一个片宽度相位时，通过计算相关值，并在基准扩展码相关值超过一个设置电平时，检测这个定时，这样就可以做到与发送侧完全相同的扩展起始定时(发送侧扩展码的相位)。根据相关器7的相关值输出超过设置电平的定时，图19的定时判定单元8求得这个扩展起始定时(相位)，并把这个定时输入到解扩电路5。
作为DS-SS信号应用的基本相关检测技术装置可以采用匹配滤波器和可调相关器。
图21表示一个匹配滤波器71。这个滤波器包括一个N-片移位寄存器(S1-SN)71a，它用于在这个片频率上连续地移动接收基带的扩展-谱数据序列(图19中A/D转换器的输出)。还包括一个N-片移位寄存器(C1-CN)71b，它用于存储N个与基带扩展-谱数据序列和基准扩展码序列的位对应相乘的基准扩展码序列。还包括用于相加乘法器输出的加法电路71d和用于产生PN序列(基准扩展码序列)的PN产生器71e。
基准扩展码序列由N片组成。每个片周期Tc匹配滤波器输出一个相关值R(t)，而后，每当通过一个片宽度Tc的基带扩展-谱数据序列的相位改变时连续地输出相关值。因此，匹配滤波器在一个符号周期输出不同相位的N个相关值。
定时判定单元8通过匹配滤波器71监示相关值R(t)输出，确定相关值是否已超过所设置的电平，并在当相关值超过设定的电平时鉴别发送侧扩展码序列的起始(扩展起始定时)。
图22表示一个可调相关器72，它包含用于产生PN序列(基准扩展码序列)的PN产生器72a。基准扩展码序列由N片组成，并在符号周期T(＝N·Tc)内周期地产生基准扩展码序列。乘法器72b用基准扩展序列片乘基带扩展-谱数据序列片(接收信号)，并输出相乘的结果。
积分器72c累计N片的乘法器72b输出，并输出相关值R(t)。积分器72c包含有用于乘法器72b的输出和当时的求积值相加的加法器73，和根据一个片周期的延迟值，输出来自加法器73的累加值的延迟电路74。
可调相关器72在一个符号周期内(N片的周期)输出一个相关值R(t)，并按一个片每个符号移动基准扩展码的相位，从而在N个符号的周期(＝N2·Tc)上输出N个不同相位的相关值。
定时判定单元8监视可调相关器的相关值R(t)输出，以便确定相关值是否已超过设置电平。并且，如果相关值比所设置电平低，定时判定单元移动基准扩展码的相位，而当相关值超过所设置电平时，发送侧识别扩展码序列的起始。
因此，发送侧可以通过匹配滤波器或可调相关器在一个片的精度内检测扩展码的相位。随后有在接收侧通过产生与解扩检测相位同步的扩展码序列进行解扩(称为“同步捕获”)。
但是，如果没有进一步运算已经获得的一次同步，由于调制和噪声作用这个同步位置将丢失。这就需要在方法进行控制，对已获得与接收信号相对应的扩展码序列同步的扩展码序列不进行时间移位。(把这称为“同步跟踪”)DLL(延迟锁相环)是已知的同步跟踪电路。
图23表示一个DLL电路，它包括产生第一PN序列(基准扩展码)的PN产生器9a。PN产生器9a具有9个延迟电路D1-D9，并在第4个延迟电路的输入提供一个EX-OR门。根据X9+X4+1式，这个配置输出一个M序列的PN序列。第一PN序列A1由N片(＝29＝512)组成，并在符号周期T(＝N×T)内周期地产生第一PN序列。
延迟电路9b延迟一个片的第一PN序列(基准扩展码)A1，并输出第二PN序列A2。乘法器9c把来自PN产生器9a的第一PN序列A1输出和接收扩展-谱数据序列B进行片与片相乘。乘法器9d把通过一个片延迟的第二PN序列A2和接收扩展-谱数据序列B进行片与片相乘。
另外，加法器9e把乘法器9c的输出与通过乘法器9d的倒相码输出所获得的信号相加。加法器9e的输出被输入到低通滤波器9f，低通滤波器9f的输出加到压控振荡器9q(VCO)上，根据低通滤波器9f的输出压控振荡器改变时钟频率(片频率)。
乘法器9c和低通滤波器9f作用是计算第一PN序列A1和接收扩展-谱数据序列B之间的相关法。如果第一PN序列的相位和接收扩展-谱数据序列的相位匹配，获得最大输出。
如图24所示，相关值R(τ)＝1时，输出每个符号具有一个片宽度。当通过一个或多个片宽度时，相关值R(τ)变成1/N。
乘法器9d和低通滤波器9f作用是计算通过一个片宽度延迟的第二PN序列A2和接收扩展-谱数据序列B之间的相关值。如果第二PN序列的相位和接收扩展-谱数据序列的相位匹配，获得一个最大输出和一个相关值R(τ)输出，如图24(b)所示。当经一个或多个片宽度相位移位时，相关值R(τ)变成1/N。加法器9e把乘法器9c的输出与经乘法器9d的倒相输出获得的信号相加。其结果，这个信号对应经低通滤波器9f的相位差τ输出，具有如图24(c)所示的S曲线特性。
根据低通滤波器的输出，压控振荡器9q采用使相位差τ变为零的方法控制时钟频率。例如，当对PN序列(基准扩展码)的相位超前接收扩展码的相位实施控制时，由降低时钟频率进行控制，以便使相位差为零。如果对PN序列(基准扩展码)的相位比接收扩展码相位滞后实施控制时，通过提高时钟频率控制使相位差为零。
因此，在发送侧扩展码序列的相位通过相关器(图21的匹配滤波器或图22的可调相关器)在一片内的精度上被检测(同步获取)，并通过DLL电路输出进行同步跟踪。
图25是表示DLL电路的另一个示例，特别是，图25(a)所示DLL电路与图23具有类似的配置。图25(b)表示的是通过修改图25(a)的DLL电路得到另一个DLL电路的配置。由于PN码相乘和乘积相加是线性操作，所以这个操作可以交换它次序项。从而，即使分别通过乘法器9h、9I由+1和-1调整第一和第二PN码序列相乘，图25(a)的DLL电路提供同等功能。另外，乘法器9h和9I的积通过加法器9j相加，并用相加的总和值乘以接收信号，如图25(b)所示。
与匹配滤波器有关的检测编码相位所需时间、电路规模和功耗同可调相关器进行比较，得到如下结果：
1.如果所获得相关性的编码长度为N片(＝N·Tc)，在匹配滤波器情况下，用于接收初始同步的这个编码相位所需检测时间为N片〔＝N·Tc〕，而在可调相关器情况下，用于接收初始同步的这个编码相位所需检测时间为N2片(＝N2·Tc)。换句话说，匹配滤波器需要较少的时间检测编码相位，即，是可调相关器情况下所需时间的1/N。
2.在相关器情况下，电路规模由图21和图22数字处理完成。特别是，匹配滤波器需要每个具有长度等于抽头数(＝N)的两个移位寄存器、乘法器等于抽数一个累加加法器。另一方面，可调相关器仅需要一个乘法器和一个累加加法器。因此，匹配滤波器的硬件规模比可调相关器大很多。
3.假定在使用CMOS、LSI电路情况下，电路的功耗被认为是与使用门的数量和操作频率成正比。操作频率是这个片频率或者是在匹配滤波器和可调相关器两种情况下这个片的超高-取样频率。而功耗被认为是与电路的规模成正比。所以，匹配滤波器的功耗比可调相关器的功耗大很多。
虽然匹配滤波器具有编码相位检测时间短的优点，可是它的电路规模很大。因此，在移动站中不使用匹配滤波器，因为那里需要的是低功耗。另一方面，可调相关器具有电路规模小的优点，但是，由于编码相位检测时间长，所以在解调操作上获取初始同步的时间引起系统特性降低。
另外，如图24(c)所示，采用一般的DLL电路相位同步获取范围(即锁相范围)很小，即：一个片的宽度或-Tc/2到Tc/2。但是，如果存在超过一片的相移时，将引起较长时间不能进行同步跟踪问题。
本发明的目的是提供一种具有较小规模电路的相关器，对于初始同步它可以缩短所需的编码相位检测时间。
本发明的另一个目的是提供一种DLL电路，它可以扩大相位同步搜索范围。
根据本发明，通过用于计算包含在接收扩展-谱信号中的接收扩展码和基准扩展码之间相关性的相关器满足上述目的和其他目的。利用通过加权获取的组合扩展码和组合许多相位被移动的基准扩展码(M个)进行相关检测。基于相关检测的结果(即：相关值)，检测接收扩展码和基准扩展码之间的相位差(也就是接收扩展码的相位)。
相关检测利用组合扩展码提供一个与在单个相关操作的扩展码相关空间中对应许多码相位(M个)的相关输出的线性总和响应。这个响应可以根据组合扩展码的加权功能设计。
相关器利用上述特性鉴别编码相位驻留中的一个区域，并可以实现唯一的判定编码相位。根据本发明的相关器相位检测时间是可调相关器的1/M。并且，电路规模通过在可调相关器上增加一个编码组合电路和鉴别电路确定，这种电路在规模上比匹配滤波器简单。
另外，根据本发明计算包含在接收扩展-谱信号中的扩展码和基准扩展码之间的相关性。利用许多相位-被移动的基准扩展码的每一个施加第一和第二加权获得第一和第二组合扩展码，来检测接收扩展码的使能相位，然后组合这个加权码。
例如，通过取样相移单元中正弦波信号的一个周期所获得的值，加权每个相位-被移动的基准扩展码产生第一组合扩展码，和通过取样相移单元中余弦波信号的一周期所获得的值，加权每个相位-被移动的基准扩展码产生第二组合扩展码。因此，利用第一和第二组合扩展码检测接收扩展码和基准扩展码之间的相位差(即：接收扩展码的相位)。如果采纳这个方案，即使接收电平变化也能正确地检测接收扩展码的相位。
另外，通过在移相单元相移形成中放大这个单元精确地检测编码位，获取移相单元接收扩展码的相位，然后，利用可调相关器获取相移单元内连接地搜索这个相位区域。如果采纳这个方案，用较少的相关操作量就可以检测到编码相位。
再有，根据本发明的相关器计算包含在接收扩展-谱信号中的接收扩展码和基准扩展码之间的相关性。利用组合扩展码鉴别接收扩展码和基准扩展码之相位差(即接收扩展码的相位)所处的相位区域。组合扩展码是通过加权和组合许多相位-被移动的基准扩展码获得的。另外，改变加权和鉴别编码相位所处的一个比较小相位区域，并通过重复这个鉴别操作缩小这个相位区域。
例如，把这个相位区域划分为第一和第二区域。通过鉴别相关值的正负号识别这个编码相位所处的相位区域。对在第一相位区域为+W(W是一个整数)的相移驻留量由基准扩展码加权和对在第二相位区域为-W的相移驻留量由基准扩展码加权获得相关值。然后，将这个识别相位区域再进一步划分为两个区域和类似的加权，并降低到窄相位区域进行鉴别操作。因此，通过其后重复加权和鉴别检测接收扩展码的相位。如果采纳这个方案，执行log2N次的相关操作完成N片全部编码相位的搜索。
根据本发明延迟锁相环电路，利用组合扩展码检测接收扩展码和基准扩展码之间的相位差，保持包含在接收扩展-谱信号中的接收扩展码和基准扩展码之间相位同步。通过加权和组合许多相位-被移动的基准扩展码获取组合扩展码。另外，根据相位差控制基准扩展码的相位。
例如，在2n个(n是正整数)连续地移动基准扩展码的相位中，第一个一半被看成处于正数的相移量是小的n个基准扩展码的加权，并依次地降低加权的数值。第二个一半被看成处于负数的相移量是大的n个基准扩展码的加权，并依次地扩大加权的数值。由此产生一个组合扩展码，利用组合扩展码检测那里相位差，并根据这个相位差控制基准扩展码的相位。由于利用组合扩展码进行相位差检测，并依据相位差控制基准扩展码的相位，所以DLL的相位同步捕获范围扩大到一个片的编码长度。这将使在比较短的时间周期内获得初始同步。
另外，准备好许多不同n的加权。组合扩展码最初的输出采用n是大的加权，并每当在第1个提到的组合扩展码和接收扩展码之间的相位差降低到某一设定值时，组合扩展码随后的输出采用n是小的加权。如果采用这个方案，当变大时钟范围时，DLL电路的环路增益与产生的相位差相对应，以此可形成DLL的重要特性。
图的简要描述：
图1是表示根据本发明的相关器的第一实施例，
图2是表示图1的相关器操作解释图，
图3是表示图1的相关器广义的配置图，
图4是表示根据本发明的相关器的第二实施例，
图5是表示图4的相关器操作图，
图6是相关检测器的输出，
图7是根据本发明的相关器第三实施例的解释图，
图8是表示根据本发明的相关器第三实施例，
图9是表示根据本发明的第四实施例的相关器原理解释图，
图10是表示根据本发明的相关器第四实施例，
图11是表示根据本发明的DLL电路的第一实施例，
图12是图11的DLL电路的一个输出波形，
图13是图11的DLL电路的滤波器输出特性，
图14是表示根据本发明的DLL电路广义配置图，
图15是表示图14的DLL电路的S-特性曲线图，
图16是表示一个图表搜索DLL电路，
图17是根据本发明的DLL电路操作解释图，
图18是表示根据本发明的DLL电路第二实施例，
图19是表示一个移动站的接收器，
图20是解释由相关器扩展起始定时的判决，
图21是表示一个匹配滤波器，
图22是表示一个可调相关器，
图23是表示普通的DLL电路，
图24是一个解释DLL电路的S-特性曲线，
图25是表示另一个普通的DLL电路。
详细描述：
A.相关器
a.相关器的第一实施例。
图1表示根据本发明的相关器的第一实施例。图1的这个相关器计算包含在接收扩展-谱信号中的接收扩展码和基准扩展码之间的相关性。
标号21表示用于周期地产生PN序列(基准扩展码)的PN序列产生器，如M序列。这个PN序列有一个N片的码长，这里的N片宽度是Tc。PN序列的编码周期(N·Tc)等于一个符号周期(一位间隔)T。组合码产生器22加权和组合许多相位-被移的基准扩展码序列(解释中为两个)，即第一和第二基准扩展码序列A1和A2。运算电路23计算组合扩展码A和接收扩展码B之间的相关性。相位检测电路24在运算电路输出电平的基础上，检测接收扩展码和基准扩展码之间的相位差(即接收扩展码的相位)。
组合码产生器22包括用于输出第一基准扩展码A1：c1(t)，c2(t)，…，cN(t)和第二基准扩展码A2：c1(t+n·Tc)，c2(t+n·Tc)，…，cN(t+n·Tc)的移相电路22a。当第二基准扩展码A2经过时间等于n片(＝n·Tc)延迟时，第一基准扩展码A1没有延迟。组合码产生器包括一个加权电路22b，它用于分别经加权W1、W2(W1＞W2)加权第一和第二基准扩展码A1和A2，和用于组合这个加权第一和第二基准扩展码输出组合扩展码的组合电路22c，注意：n＝N/2。
运算电路23有一个乘法电路23a，它在片周期的一个时间片内用组合扩展码A与接收扩展码B相乘。而且，积分器23b累加乘积N次的结果，并输出这个结果。积分器23b有一个相加乘法电路23a输出和当前主要积分值的加法器SUM。当加法器输出积分值时，延迟线DEL把积分值延迟一个片宽度Tc。
通过有关图22的普通可调相关器的描述，由移相器22a、加权单元22b和组合电路22c获得第一实施例的相关器。假定第二基准扩展码A2为0时，这个相关器变成与已有技术相类似的相关器。
如果第一基准扩展码A1的相位和接收扩展码B匹配，运算电路23输出信号如图2(a)所示。在累积N次之后，运算电路23输出一个电平W1(＝N·W1)的相关值。同样，如果假设第一基准扩展码A1为0，第二基准扩展码A2的相位和接收扩展码匹配，运算电路23输出信号如图2(b)所示。在累计N次之后，运算电路23输出一个电平W2(＝N·W2)的相关值。
实际情况，第一和第二基准扩展码A1、A2不是0。而且，第一和第二基准扩展码A1、A2不同时存在与接收扩展码B重合。因此，在N次相加之后，相位检测电路24监视占优势的相关电平(基准扩展码一个周期的相关值)，如果相关电平为W1，判定(1)：监视接收扩展码的相位与第一基准扩展码A1的相位匹配；另外，如果相关电平为W2，判定(2)监视接收扩展码的相位与第二基准扩展码A2的相位匹配；如果相关电平为0，判定(3)：监视接收扩展码的相位不与第一和第二基准扩展码的相位匹配。
在上述(3)的情况，相位检测电路24通过一片延迟，由PN序列产生器21输出PN序列的下一个周期的相位。然后，相位检测电路24重复上述操作。当PN序列产生器21输出一个经有m片相位延迟的基准扩展码时，如果相关电平变成W1，相位检测电路24在m·Tc中判断接收扩展码和基准扩展码之间的相位差。如果相关电平变成W2，相位检测电路24判断接收扩展码和基准扩展码之间的相位差是(m+n)·Tc。
如果在接收扩展码B和组合扩展码A之间计算相关法，用于相位检测的时间为N2/2片(＝N2·Tc/2)，组合扩展码A是通过组合如上述设置四个相位中两个基准扩展码A1、A2获得的。因此，用于检测的时间缩减到普通可调相关器的一半。
b.一般结构
根据本发明的相关器的第一实施例，当分别通过加权W1、W2加权时，与组合延迟相位的两个基准扩展码A1、A2的情况有关。因此，计算组合扩展码和基准扩展码之间的相关性。如果采纳这个方案，并把这个方法扩展到组合分别通过加权W1-WM加权的M个相位-被延迟基准扩展码A1-AM，计算组合扩展码和接收扩展码之间的相关性，于是，检测相位所需时间可以缩减到N2·Tc/M。
上述考虑，图3表示根据本发明的相关器的一般配置，图3中有类似图1表示的基本特性相同的组成部分。那里有PN序列产生器21、组合码产生器22、运算电路23、相位检测电路24和用于输出这个片频率时钟的振荡器25。
组合码产生器22包括移相电路22a、加权电路22b和组合电路22c。移相电路22a具有延迟单元D1-DM，每个延迟单元由(N·Tc/M)连续地延迟基准扩展码的PN序列。加权电路22b包括乘法电路MP1-MPM，它用于分别通过加权W1-WM(W1＞W2…＞WM)加权由移相电路输出的第1至第m个基准扩展码A1到AM。组合电路22c组合加权的第1-第M基准码并输出这个组合扩展码A。
运算电路23包括乘法电路23a，它用于在这个片周期内接收扩展码与组合扩展码相乘。另外，积分器23b累计N次相乘的结果并输出这个结果。
移相电路24监视N次相加之后有效的相关电平(其准扩展码一个周期的相关性)。此外，相位检测电路24判定：(1).如果相关电平为W1，选定接收扩展码的相位与第一基准扩展码的相位匹配；(2).如果相关电平为W2，选定接收扩展码的相位与第二基准扩展码的相位匹配；(3).如果相关电平为WM，选定接收扩展码的相位与第M基准扩展码的相位匹配；(4).如果相关电平为0，选定接收扩展码的相位不与第1-第M基准扩展码的相位匹配。
在上述(4)的情况，相位检测电路24延迟一个片宽度Tc，由PN序列产生器21输出基准扩展码(PN序列)的下一个周期的相位。然后，相位检测电路24重复上述操作。当PN序列产生器21输出一个具有经m片相位延迟的基准扩展码时，如果相关电平变为W1，相位检测电路24判断接收扩展码和基准扩展码之间的相位差是m·Tc。如果相关电平为W2，相位检测电路24判断接收扩展码和基准扩展码之间的相位差是[m+(N/M)]·Tc。如果相关电平为W3，相位检测电路24判断接收扩展码和基准扩展码之间的相位差是[m+(2N/M)]·Tc。…如果相关电平为WM，相位检测电路24判断接收扩展码和基准扩展码之间的相位差是[m+(M-1)·N/M]·Tc。
如果在接收扩展码B和组合扩展码A之间计算相关法，通过组合如上述所列出的M个相位被延迟的基准扩展码获得相关性，用于相位检测所需时间为N2·Tc/M。因此，相位检测所需时间缩短到一般可调相关器的1/M。
如果C表示扩展码、N为码长、M为组合码的数量，于是，线性组合码S将由下列等式给出：
S1＝∑ωjCi+φ(j) i＝1～N   ……(1)
ωj表示第j码加权系数相加，φ(j)表示第j码相移量相加。在利用如组合扩展码的等式(1)中的Si进行相关检测的情况下，获得的相关输出值比例ωj与φ(j)的码相位相对应。其结果，由单个相关检测操作可以获得关于M个码相位的相关输出。
c.相关器的第二实施例。
图4表示根据本发明的相关器的第二实施例，图中有与图3中表示类似的基本特性的相同的组成部分。第二实施例中提供两个与第一实施例相一致的相关器，并利用每个相关器的输出检测接收扩展码和基准扩展码之间的相位差(接收扩展码的相位)。
标号21、21’表示相同的第一和第二PN序列产生器，它用于周期地产生PN序列(基准扩展码)，如M序列。每个PN序列具有片宽度为Tc的N片码长。每个PN序列的编码周期(N·Tc)等于一个符号周期T。每个组合码产生器22、22’加权和组合多个(以M说明)已移相的基准扩展码序列A1-AM。
另外，第一和第二运算电路23、23’分别地计算组合扩展码A、A’与接收扩展码B之间的相关性。振荡器25、25’输出有这个片频率的时钟。第三运算电路26利用第一和第二运算电路23、23’的相关值输出计算相位差θ。第一和第二组合码产生器22、22’分别包括移相电路22a、22’a、加权电路22b、22’b和组合电路22c、22’c。
第一组合码产生器22的移相电路22a具有延迟元件D1-DM，每个延迟元件连续地用(N·Tc/M)延迟PN序列。加权电路22b包括乘法电路MP1-MPM，它用于分别由加权W1-WM加权由移相电路输出的第1-第M基准扩展码，如A1-AM。组合电路22c组合加权的第1-第M基准码，并输出组合扩展码A。通过在移动基准扩展码相位的单元(N·Tc/M)内的余弦波一个周期连续地取样获得加权W1-WM。图5(a)解释在N·Tc/M的周期上进行取样情况的加权，例如：在片周期Tc上保持M＝N。
第二组合码产生器22’的移相电路22’a有延迟元件D1-DM，每个延迟元件用(N·Tc/M)连续地延迟PN序列。加权电路22’b具有乘法电路MP1-MPM，它用于分别由加权W’1-W’M与经移相电路输出的基准扩展A1-AM的第1到第M加权。组合电路22c组合加权的第1-第M基准码并输出组合扩展码A’。通过在移动基准扩展码相位的单元(N·Tc/M)内的正弦波一个周期(＝N·Tc)连续地取样获得加权W’1-W’M。图5(b)解释在N·Tc/2的周期上进行取样情况的加权，例如，在片周期Tc上进行取样保持M＝N。
在保持M＝N的情况下，第一组合码产生器22输出一个由下列等式表示的组合扩展码υI(i)：
υI(i)＝∑PN(i+j)×cos(2πj/N)  ……(2)
这里j＝-N/2-N/2
第二组合码产生器22’输出一个由下列等式表示的组合扩展码υQ
(i)：
υQ(i)＝∑PN(i+J)×Sin(2πj/N)  ……(3)
这里j＝-N/2-N/2
第一运算电路23用接收扩展码乘组合扩展码υI(i)。另外，第一运算电路23累加基准扩展码一个周期的相乘结果(积分)。类似地，第二运算电路23’用接收扩展码乘组合扩展码υQ(i)，并累加基准扩展码一个周期的相乘结果。
图6解释在由组合扩展码A、A’乘以接收扩展码B的情况下，第一和第二运算电路23、23’在基准扩展码一个周期上累加结果(积分)的输出特性。从这个cos、-sin特性获得对应于这个编码的全部相位(N＝-256到256)。其结果，第三运算电路26从积分结果υI、υQ唯一地判定和输出接收扩展码和基准扩展码之间的相位差θ。θ由下列等式给出：
θ＝-tan-1υQ/υI
换句话说，由基准扩展码一个周期(＝N·Tc)积分获得这个编码相位θ。因此，与需要时间长度等于N2·Tc的普通可调相关器相比大大地缩短了所需的时间量。
另外，电路规模也比匹配滤波器小很多。应该注意，如果遇到延迟波，就必须采纳利用可调相关器在获取的延迟波附近搜索相位差θ的方案。但是，在这种情况下，同步所需的时间可能与连续地搜索全部编码相位的普通可调相关器相比缩短了。
图4的PN序列产生器21、21’可组成一个单个公用PN产生器。对于移相电路22a、22’a和振荡器25、25’同样成立。
d.相关器的第三实施例。
在移动通信中存在多径传送，如图7(a)所示，从基站BS发送的信号经由图7(b)解释的延迟时间τ1、τ2的多径MP0、MP1、MP2连续地到达移动站MS。这些多径信号形成相位检测中的噪声，并干扰第二实施例中编码相位θ的精确检测。但是，多径信号可能分散在某些相位范围内。
因此，在第三实施例中，如象第二实施例的M序列，利用(4)式粗略地检测(π/2)中的相位差θ。在实际相位差驻留的使能相位区域R1-R4[图7(c)]中鉴别相位差，并用可调相关器连续地搜索相位区域内获得最大相关性的相位差。采纳这个方案，即使存在多径传输也能精确地检测相位差。
图8表示根据本发明的相关器的第三实施例，图中与第二实施例那些相同的成份表示具有类似的基本特性。第三实施例与第二实施例的区别在于：(1).在第三运算电路26的输出侧提供一个可调相关器31，(2).提供一个用于检测由可调相关器最佳相关性输出相位的相位检测电路32，(3).第三实施例的相关器采用M＝4。
第一组合码产生器22的移相电路22a具有延迟元件D1-D3，每个元件用(N·Tc/4)连续地延迟PN序列。加权电路22b具有乘法电路MP1-MP4，它分别用加权W1-W4加权由移相电路输出的第1到第4基准扩展码A1-A4。组合电路22c组合被加权的第1到第4基准扩展码并输出组合扩展码A。通过对移动基准扩展码的余弦波相位在单位(N·Tc/4)点连续地取样余弦波信号一个周期(＝N·T4)获取加权W1-W4。
这里：W1＝cos0，W2＝cos(π/2)，W3＝cos(2π/2)
W4＝cos(3π/2)
第一组合码产生器22’的移相电路22’a具有延迟元件D1-D3，每个元件用(N·Tc/4)连续地延迟PN序列。加权电路22b具有乘法电路MP1-MP4，它分别通过加权W’1-W’4加权由移相电路输出的第1到第4基准扩展码A1-A4。组合电路22’c组合被加权的第1到第4基准扩展码并输出组合扩展码A’。通过对移动基准扩展码的正弦波相位在单位(N·Tc/4)点连续地取样正弦波信号一个周期(＝N·Tc)获取加权W’1-W’4。
这里：W1＝sin0，W’2＝sinπ/2，W’3＝sin2π/2，W’4＝sin3π/2.
由下列等式表示第一组合码产生器22输出一个组合扩展码υI(i)：
υI(I)＝∑PN(i+(N/4)j)×cos j(π/2) ……(5)
j＝0-3
υQ(I)＝∑PN(i+(N/4)j)×sin j(π/2) ……(6)
j＝0-3
第一运算电路23用接收扩展码乘组合扩展码υI(i)，并在基准扩展码一个周期(＝N·Tc)内累加相乘的结果(积分)。第二运算电路23’用接收扩展码乘组合扩展码υQ(i)，并在基准扩展码一个周期内累加相乘的结果(积分)。
第三运算电路26根据等式(4)从υI、υQ获得相位差θ(码相位)。其结果，通过把全部N个编码相位划分M(＝4)个区域获得响应曲线M个区域，精确测量M个区域响应曲线保留的相位。
可调相关器31确定实际的编码相位存在哪个特性曲线的区域Ri中。然后，可调相关器31以类似于现有技术的方法对区域Ri的N/M个片的相位进行连续地搜索。更确切地说，可调相关器31在区域Ri的初始相位上产生基准扩展码，计算这个基准扩展码和接收扩展码之间的相关性，输出下一个符号周期(＝N·Tc)的相关值R(t)并用一个片宽度移动基准扩展码的相位。然后，可调相关器31输出N/M个不同相位的相关值，相位检测电路32搜索由可调相关器31输出最大值的那个相关值R(t)的编码相位。
依据上述操作，根据第三实施例在(N2/M+N)·Tc的时间内完全可以对一个符号N片的所有编码相位扫描。因此，与所需时间长度等于N2·Tc的普通可调相器相比大大地缩短了所需的时间量。
e.相关器的第四实施例。
在图3的第一实施例中，如果接收扩展码B的相位与第一基准扩展码A1的相位匹配，运算电路23输出一个电平W1的相关值；如果接收扩展码B的相位与第二基准扩展码A2的相位匹配，运算电路23输出一个电平W2的相关值；如果接收扩展码B的相位与第M基准扩展码AM的相位匹配，运行电路23输出一个电平WM的相关值。
相应地，当把相位区域划分为两个部分时，对于相移量保存在第1个相位区域内的基准扩展码A1-AM的全部加权W1-WM构成+W(W是整数)。于是，对相移量保存在第2个相位区域内的基准扩展码Am+1-Am的全部加权Wm+1-WM构成-W(图9(a))。当采纳这个方案时，如果接收扩展码B的相位与基准扩展码A1-AM任意一个相位匹配，运算电路23输出一个加权+W的相关值，而如果接收扩展码B的相位与基准扩展码Am+1-Am任意一个相位匹配时，运算电路23输出一个加权-W的相关值。
其结果，相位检测电路24能够识别这个编码相位属于相关值是+W还是-W的相位区域。然后，把这个编码相位归属的相位区域再划分为两个部分，并在窄的相位区域进行同样的加权(图9(b))和识别。如果重复(图9(c)、(d))这些加权和识别操作，最终可以检测到接收扩展码和基准扩展码之间的相位差(即：接收扩展码的相位)。例如，图9(a)-(d)的阴影部分所示，这个编码实际相位依次地保存窄的这个区域，最后可识别接收扩展码的相位与第2基准扩展码的相位匹配。如果这个关系式保持M＝N，上述方法通过执行相关检测log2N次可完成N片的所有编码相位的搜索。
图10表示本发明的相关器的第四实施例，其中，与图3所示的相同部表示类似的基本特性。这个实施例包括PN序列产生器21、组合码产生器22、运算电路23、相位检测电路24、和用于输出有这个片频率时钟的振荡器25。
组合码产生器22包括移相电路22a、加权电路22b、组合电路22c和加权选择器22d。移相电路22a具有延迟元件D1-DM，它用于以时间(N·Tc/M)连续地延迟基准扩展码的PN序列。加权电路22b具有乘法电路MP1-MPM，它分别用于由移相电路输出的基准扩展码A1-AM与加权W1-WM的第1-第M的加权。组合电路22c组合被加权的第1-第M基准扩展码并输出组合扩展码A。
加权选择器预先备有下列K组加权图样：
W11、W21、W31……WM1。
W12、W22、W32……WM2。
… … … … … … … …… … …
W1K、W2K、W3K……WMK。并在每当完成两个划分相位区域识别归属于一个编码相位时，就依次地改变加权图像，由此，识别这个编码的最终相位。如果保持N＝512、M＝N、而且K＝9，提供9组加权图样。如图9(a)所示，第1加权图样是在m(＝M/2)基准扩展码的加权W1-Wm为正的一个，并选定依次移动M(＝N)基准扩展码相位的第1个一半。M/2基准扩展码的加权Wm+1-WM为负时，选定依次移动M(＝N)基准扩展码相位的第2个一半。第2和第3加权图样分别是9(b)和图9(c)所示的图样，而最后的或第9个加权图样是+W和-W交替中的一个。
运算电路23包括乘法电路23a和积分器23b，乘法电路23a用于由基准扩展码A乘以接收扩展码B，积分器23b用于累计N次相乘的结果并输出最后得到的相关值。在N次累加之后，相位检测电路24监测经常发生的相关值(基准扩展码一个周期的相关值)，识别属于这个编码相位的区域是+W还是-W，并导致加权选择器22d选择下一组加权。
加权选择22d的开头选择器SEL1-SELM选择图9(a)的加权图样，并把这个图样分别输入到乘法器MP1-MPM。如果当前这个编码相位在起始相位区域R11(图9(a))中，运算电路23输出+W的相关值；如果当前这个编码相位在另一个相位区域R12中，运算电路23输出一个-W的相关值。相位检测电路24通过相关值的正负识别这个相位区域，然后指示加权选择器22d选择下一个加权图样。
加权选择器22d与选择图9(b)的加权图样相对应，并把选择图样输入到加权电路22b的乘法器MP1-MPM。如果相位差保存在相位区域21或相位区域23，运算电路23输出+W的相关值，若相位差保存在相位区域22或相位区域24，运算电路23输出-W的相关值。当相位检测电路24通过相关值正负号识别这个相位区域时，它通知加权选择器22d选择下一个加权图样。这种操作重复地进行到最后确认属于这个编码相位的区域。
B.DLL电路。
a.图11表示按照本发明的DLL电路的第一实施例。标号51表示用于周期地产生PN序列(基准扩展码)的PN序列产生器，如M序列。这个PN序列具有片宽度为Tc的N片编码长度。PN序列的这个编码周期等于一个符号周期T。
组合码产生器52加权和组合多个(4)相位被移动的基准扩展码序列A1-A4。乘法电路53把接收扩展码B与组合扩展码A进行片与片相乘。滤波器54对乘法器的输出进行过滤处理。压控振荡器(VCO)55基于基准扩展码与接收扩展码同步的滤波器输出改变时钟频率(片频率)。
组合码产生器包括一个移相电路52a、加权电路52b和组合器52c。移相电路52a具有延迟元件D1-D3，每个延迟元件用一个片宽度Tc连续地延迟基准扩展码的PN序列。加权电路52b包括乘法电路MP1-MPM，它用于经移相电路输出的第1到第4基准扩展码A1-A4分别与加权W1-W4(W1＝1.0，W2＝0.5，W3＝-0.5，W4＝-1.0)的加权。
组合码产生器52c组合被加权的第1-第4基准扩展码，并输出组合码A。乘法器53和滤波器54同步地计算基准扩展码A1-A4和接收扩展码B之间的相关性。然后组合和输出这些相关的结果。
更准确地说，乘法器53和滤波器54计算：(1).第1基准扩展码A1与接收扩展码之间的相关性，(2).第2基准扩展码A2和接收扩展码之间的相关性，(3).第3基准扩展码A3与接收扩展码之间的相关性，(4).第4基准扩展码A4与接收扩展码之间的相关性。然后，组合和输出这些计算。
因此，如果接收扩展码B的相位匹配每个第1-第4基准扩展A1-A4的相位，滤波器54输出图12中的图解相位上的相关值C1-C4，并输出具有图13中所示的综合的S曲线特性的一个信号。相位同步捕获范围扩大到三片的宽度，如S-曲线所示，从-3Tc/2到3Tc/2。
基于低通滤波器的输出，压控振荡器55用使相位差τ变为零的方法控制时钟频率。例如，如果基准扩展码的相位超前接收扩展码的相位，控制时钟频率降低以使相位差τ变为零。如果基准扩展码的相位滞后接收接收扩展码的相位，控制时钟频率增加，以使相位差变为零。
按照图11的DLL电路，与一般的DLL电路相比时钟范围可以扩大三倍。
b.一般结构。
上述DLL电路的第一实施例涉及分别通过加权W1-W4组合正被加权的延迟相位的基准扩展码A1-A4，并在组合扩展码和接收扩展码之间计算相关性。如果把这个方案扩展到根据分别由加权W1-WM的加权项组合M个相位被移动的基准扩展码A1-AM，并计算组合扩展码和接收扩展码之间的相关性，于是，由放大系数(M-1)扩大时钟范围。
图14是根据本发明的DLL电路一般配置图，图中与图11中所示的第一实施例相同的成份表示类似基本特性。一般配置包括PN序列产生器51、组合码产生器52、乘法器53、低通滤波器54和用于输出片频率时钟的振荡器55。
组合码产生器52包括移相电路52a、加权电路52b和组合器52c。移相电路52a包括M个延迟元件D1-DM，每个延迟元件用片宽度Tc连续地延迟PN序列(基准扩展)。加权电路52b包括乘法电路MP1-MPM，它用于分别通过加权W1-WM与由移相电路输出的第1-第M基准扩展A1-AM的加权。组合电路52c组合加权的第1-第M基准码并输出这个组合扩展码A。
用下列方法确定加权W1-WM。依次地移动相位为正并逐步地减小的M个基准扩展码的第1个一半构成M/2个基准扩展码的加权。依次地移动相位为负并逐渐地增大的M个基准扩展码的第2个一半构成M/2个基准扩展码的加权。例如，当M＝N时，采纳下列加权：W1＝N/2，W2＝(N/2)-1，W3＝(N/2)-2，…WN/2＝1，W(N/2)+1＝-1，W(N/2)+2＝-2，…WN＝-(N/2)。
如果采用这个方法进行加权，在一个编码i·Tc相位上组合码产生器52将输出一个由下列等式表示的组合扩展码f(i)。
f(i)＝∑jxPN(i+j)
j＝-N/2到N/2            ……(7)
乘法器53把接收扩展码B与组合扩展码进行片与片相乘。滤波器54承担乘法器输出的过滤处理。然后，根据低通滤波器的输出，压控振荡器55采用使相位差τ变为零的方法控制时钟频率。如果基准扩展码具有9个PN相位(N＝512)，在这个DLL电路中获取如图15所示的一个S-曲线特性。沿着图15的水平座标绘这个输入编码相位(相位差)，沿着垂直座标标绘归一化的输出电平。按照图14的DLL电路，对所有编码相位可以获得一个具有线性斜率的输出特性，因此，不需要初始同步捕获。
图16表示一个目录查表DLL电路。参考号56表示一个组合码产生器，它有一个计数器和一个指示由方程式(7)输出组合基准码f(i)的ROM表。乘法器53把接收扩展码B和组合基准码A＝f(i)进行片与片相乘。参考号54表示滤波器、55表示压控振荡器(VCO)。
组合码产生器56具有一个用于存贮方程式(7)的组合扩展码的ROM表56a，和一个用于产生地址的计数器56b。通过压控振荡器55控制计数器56b的时钟使接收扩展码的相位与基准扩展码的相位重合。依据加权方法可以配置各种类型的ROM表56a的计数器。如上所述，图15表示根据采用方程式(7)的目录表情况的S-曲线特性。
c.DLL电路的第2实施例。
按照图14表示的第一实施例，如果M大，DLL电路的优点是扩大时钟范围。但是，若S-曲线的斜率变得比较平缓，环路增益降，使得实现接收扩展码的相位和基准扩展码的相位之间重合时间变长。而且，相位趋于对应于外部干扰波动。另一方面，如果M比较小，降低DLL电路的时钟范围。而且，S-曲线斜率变得非常陡，使得环路增益变大，并减少相位对应于外部干扰的波动。
于是，如图17(a)所示，开始是扩大M进行同步操作，而当连到某个同步程度时，选定相关器的输出电平。确认输出电平后降低M，转换到包含窄相位区域的一个线性组合码，如图17(b)所示。若逐渐地降低M(图17(c))，在比较小的形状中进行控制，可以实现原始的与这个相位相对应的S-曲线斜率变得非常陡的同步。这样就可以提高环路增益和改善DLL电路的特性。
图18表示根据本发明的DLL电路的第二实施例，图中标示出与图14表示相类似的基本特性的相同部分。序列51标示PN产生器。分别在M＝2、M＝4，…，M＝N的情况下，组合码产生器521-52N产生组合扩展码。乘法器53对组合扩展码A和接收扩展码B进行片与片相乘。
标号54代表滤波器、55代表压控振荡器。标号61表示一个状态检测器，它用于当同步到达某一程度时，检测低通滤波器输出降低到一个设置电平之下的状态。标号62表示一个选择器，它用于选择和输出下一个具有小M的组合扩展码。
当图14中的M等于N时，获得组合码产生器52N的配置。用类似图14的方法选定加权W1-WN。特别是，小相位差的N/2个基准扩展码的加权组成连续地移动N个基准扩展码相位为正并依次地减小的一半。大相位差的N/2个基准扩展码的加权组成N个基准扩展码相位为负并依次地增加的后一半。
组合码产生器522具有一个与图11表示的第一实施例中组合码产生器相同的配置，而组合码产生器521具有与一般组合码产生器相同的配置，如图25(b)所示，它的时钟范围是一个片宽度Tc。
开始保持M＝N，选择器62输出一个由组合码产生器52N产生的组合基准码，并执行同步操作。乘法器53对组合基准码和接收扩展码进行片与片相乘。滤波器54对相关器的输出进行过滤处并输出处理结果。压控振荡器55基于低通滤波器的输出，用上述使相位差τ变为零的方法控制时钟频率。
其结，当到达某个同步程度和滤波器输出降低时，状态检测器61通知选择器62选择下一个组合码。相应地，选择器62输出一个M＝N/2的组合扩展码并进行同步操作。如果采用使M逐渐地变小的方法连续地进行控制，最后将获得在一片内同步。
通过本发明实施例的描述，根据权利要求和包含这些修改中所发表的要点可以在各种细节上修正本发明。
根据本发明，它利用通过加权获得一个组合扩展码，调整检测接收扩展码和基准扩展码之间的相位差(接收扩展码的相位)，并组成多个(M个)被移动相位的基准扩展码。因此，它可以通过单个相关操作获得在相位空间上与多个(M个)编码相位对应相关输出线性总合响应。其结果，相关器完成相位检测所需的时间比可调相关器少。而且，计算量也要比匹配滤波器少。
另外，根据本发明，利用第1和第2组合扩展码，调整检测接收扩展码和基准扩展码之间的相位差(接收扩展码的相位)。由许多经历相位-被移动的基准扩展码获得组合码第1和第2加权，然后组合被加权的码。结果，除了缩短了相位检测时间，也降低了计算量，即使在接收的状态下接收电平改变相关性，也可以正确地检测相位。
根据本发明，通过放大被移动单元的单元相位正确地检测编码相位，在这些相移单元中包含接收扩展码和基准扩展码之间相位差(编码相位)，然后，利用例如一个可调相关器获取连续地搜索移相单元中不精确的内部相位区域。结果，相关器完成相位检测所需的时间要比可调相关器需要的时间短。而且，计算量也比匹配滤波器少。
根据本发明，利用一个组合扩展码，调整鉴别归属于接收扩展码和基准扩展码之间相位差(即，编码相位)的那个相位区域。通过加权获取组合扩展码，并组成许多相位-被移动的基准扩展码。此外，改变加权和鉴别归属于这个编码相位的那个比较小的相位区域，重复这个鉴别操作，直到这个相位区域降低到窄的区域。如果采纳这个方案，通过少量(log2N个)相关操作，可以完成N片所有编码相位的扫描。
根据本发明，利用组合扩展码调整检测相位。由加权获取组合扩展码，并组成许多相位-被移动的基准扩展码。而且，利用相位检测的结果控制基准扩展码的相位。其结果，DLL的相位同步捕捉范围扩大到N片的一个编码长度和非常快地完成初始同步。
根据本发明，当DLL已达到某个同步程度时，相关器的输出电平降低。这种鉴别和引起组合扩展码转换到一个设置的窄的相位区域。结果，使得对应相位的S-曲线的斜率非常陡。这种方式可以增加DLL的环路增益和改善相位控制特性。

Claims (17)

1.一种用于确定包含在扩展谱信号中的接收扩展码和基准扩展码之间相位差的相关器，包括：
基准扩展码产生器，用于产生基准扩展码；
组合码产生器，用于由基准扩展码产生组合扩展码；和运算电路，用于计算接收扩展码和组合扩展码之间相关性。
2.根据权利要求1的相关器，其中：
组合码产生器组合许多加权和基准扩展码出现的相移。
3.根据权利要求1的相关器，其中：
运算电路包括乘法器和积分器，乘法器用于接收扩展码与组合扩展码相乘，积分器用于累计乘法器的输出。
4.根据权利要求1的相关器，还包括相位检测器，用于根据运算电路的输出检测相位差。
5.根据权利要求1的相关器，还包括加权选择器，用于改变许多基准扩展码出现的加权。
6.一种用于确定包含在扩展谱信号中的接收扩展码和基准扩展码之间相位差的相关器，包括：
基准扩展码产生器，用于产生基准扩展码；
第1组合码产生器，用于由基准扩展码产生第1组合码；
第1运算电路，用于计算接收扩展码和第1组合码之间的第1个相关；
第2组合码产生器，用于由基准扩展码产生第2组合码；
第2运算电路，用于计算接收扩展码和第2组合码之间的第2个相关；
第3运算电路，用于根据第1和第2相关确定相位差。
7.根据权利要求6的相关器，其中：
第3运算电路用第2相关除以第1相关。
8.根据权利要求6的相关器，其中：
根据由执行基准扩展码相位移动单元中取样正弦波的一个周期获得值，第一组合码产生器施加第1加权许多基准扩展码出现的移动相位，并在加权之后，组合基准扩展码出现的许多移动相位。
9.根据权利要求6的相关器，其中：
根据由执行扩展码相位移动单元中取样余弦波的一个周期获得值，第二组合码产生器施加第二加权许多扩展码出现的移动相位，并在加权之后，组合基准扩展码出现的许多移动相位。
10.根据权利要求6的相关器，其中，第1运算电路包括：
乘法器，用于将接收扩展码与第1组合扩展码相乘；
积分器，用于累计乘法器的输出产生第1相关。
11.根据权利要求6的相关器，其中，第2运算电路包括：
乘法器，用于将接收扩展码与第二组合扩展码相乘；
积分器，用于累计乘法器的输出产生第2相关。
12.根据权利要求6的相关器，还包括一个可调相关器，它根据相位差，鉴别接收扩展码和基准码之间驻留实际相位差中的一个相位区域，并在这个相位区域连续地搜索，查找相关达到最大值的相位。
13.一种延迟锁相环电路，用于保持包含在扩展谱信号中的接收扩展码和基准扩展码之间的相位同步，包括：
基准扩展码产生器，用于产生基准扩展码；
组合码产生器，用于由基准扩展码产生组合扩展码；
运算装置，利用组合扩展码检测接收扩展码和基准扩展码之间的相位差；
压控振荡器，用于根据相位差控制基准扩展码的相位。
14.根据权利要求13的延迟锁相环电路，其中运算装置包括乘法器和滤波器，乘法器用于由组合扩展码与接收扩展码相乘，滤波器用于过滤乘法器的输出。
15.根据权利要求13的延迟锁相环电路，其中，组合码产生第1加权，并在随后组合许多基准扩展码出现移动的相位。
16.根据权利要求15的延迟锁相环电路，其中组合码产生器产生正的、并连续地降低量值的、构成已被连续地移动相位的2N(N为正整数)个基准扩展码的前一半的小相移的n个基准扩展码的加权，和产生负的、并连续地增加量值的、构成已被连续地移动相位的基准扩展码的后一半的大相移的n个基准扩展码的加权。
17.根据权利要求16的延迟锁相环电路，其中，对不同n的许多加权采用n是大的那个加权输出组合扩展码，而每当相位差降到低于设定值时，总是采用n是小的那个加权输出组合扩展码。
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