CN1248748A - 数据处理系统 - Google Patents

Abstract

数据处理系统包括被第一和第二数据处理器电路共享的公用存储器,每一个处理器电路执行相同的操作步骤序列,都与该公用存储器连接。连接在第一数据处理器电路和公用存储器之间的隔离装置把第一处理器电路执行的存取限制为只读存取。第一处理器电路执行每一操作步骤比第二数据处理器电路晚预定一段时间。一比较器比较这两个处理器电路的输出信号,以便检测错误操作,在比较之前,第二处理器电路的输出被延迟该段预定时间。

Description

数据处理系统

本发明总的来说涉及共享公用存储器的数字电路领域，尤其涉及锁步(lockstep)装置。

锁步装置应用于要求数据处理系统高度可靠地进行操作的领域，此处的数据处理系统包括诸如处理器电路这样的数字电路(也称为逻辑电路)。术语“锁步”在此表示这样一种方式，即两个大体上相同的数字电路“并行”运行，两者的操作都受到监视(例如为了提高可靠性和检测错误操作)。如果这两个电路中一个的工作情况与另一个的有区别，则出现了可被检测的错误，这样就能够采取修复行动。

通常把锁步作用于与时钟信号同步的电路。因此，此处的“同步”指同步电路中在时钟信号的同一周期内出现的事件。

“并行运行”指每一个电路同步接收相同输入、同步处理这些输入，以便同样同步产生相同输出。特别是，对于通电复位以及停止和重启处理操作的复位，两个数字电路的工作情况在复位的断言和非断言之后的每一个时钟周期内都是相同的。

锁步装置包含锁步逻辑，锁步逻辑的功能是保持两个数字电路同步，并例如通过比较它们的输出来检测它们工作情况的任何不同。如果检测到了错误，则可复位这两个电路，启动备用的一对不同的电路来接替这两个有故障电路的操作。

在已有技术中，在数字电路、即处理器电路对中用锁步装置来接收相同的输入。在已有技术的锁步装置中，除非出现了故障，否则在每一个时钟周期内，这两个数字电路的工作情况没有区别。在每一个时钟周期内，除非出现了故障，否则这两个数字电路对它们输入端处的每一信号组合的响应都是相同的，这两个数字电路设备所有引线(包括双向引线)的值都是相同的。

为了避免每一个电路使用单独的存储器阵列的花费，两个数字电路共享一公用存储器。但是，当一个电路能够读和写该公用存储器时，另一个电路只能够读该存储器。需要专门电路来实现公用存储器的接口，通常的形式是位于只读一侧的缓冲器。在普通锁步装置中，该专门电路通常用快速ASIC电路来实现，但这些快速ASIC电路往往很昂贵，并且难于向其提供信号源。

根据本发明，可用市场上买得到的标准元件、例如市场上买得到的桥接装置来实现锁步装置。

本发明提供了一数据处理系统，它包括：一公用存储器，第一和第二数据处理器电路，它们执行相同的操作步骤序列，并且都与该公用存储器连接，一隔离装置，连接在第一数据处理器电路和公用存储器之间，限制对该公用存储器的存取，第一数据处理器电路执行每一操作步骤比第二数据处理器电路晚预定的时间。

现在参看附图举例描述本发明的实施例。

图1以方框图形式表示已有技术具有双处理器电路的锁步装置；

图2以方框图形式表示已有技术的简单存储器缓冲器；

图3表示本发明第一实施例的时钟脉控存储器缓冲器；

图4表示本发明第二实施例的时钟脉控存储器缓冲器。

参看图1，我们看到已有技术中使用的锁步装置应用于在此用A侧和B侧来表示的两个处理器电路。A侧电路包括通过处理器总线2与桥接器3连接的处理器1。桥接器3、12在各总线和处理器电路的各元件之间提供接口。该处理器通过处理器总线2和桥接器3与高速缓冲存储器4、公用存储器5连接、通过外部总线6与其它电路(未示出)连接。B侧处理器电路同样包括处理器10、处理器总线11、桥接器12和高速缓冲存储器13。B侧处理器10通过处理器总线11和桥接器12存取高速缓冲存储器13、公用存储器5和外部总线14。连接在A侧外部总线6和B侧外部总线14之间的是包含锁步存取控制逻辑的方框15。位于B侧桥接器12和公用存储器5之间的是隔离装置16。锁步逻辑进一步包含监视由两个处理器电路在例如任一或所有处理器总线2、11、外部总线6、14上产生的信号和往高速存取存储器4、13的信号的比较器功能(未示出)。

A和B侧处理器1、10都可通过桥接器3、12读公用存储器5，但只有A侧处理器可通过桥接器3对公用存储器5进行写入。为了实现这一功能，对于公用存储器5和B侧桥接器12之间的数据信号需要隔离装置16。

方框15的锁步存取控制逻辑控制对B侧外部总线14的存取，把来自外部电路(未示出)的存取传送给B侧处理器电路，但阻止A侧处理器电路的任何存取传送到B侧。方框15的锁步存取控制逻辑还阻止从B侧外部总线14到A侧外部总线6的存取。

A侧和B侧处理器电路共享公用处理器时钟，该时钟定时各个部件、即处理器1、10、处理器总线2、11、桥接器3、12、高速缓冲存储器4、13、公用存储器5和隔离装置16的操作。根据本发明的本实施例，外部总线6、14与方框15的锁步逻辑的操作频率可不同于A和B侧处理器电路的频率，即外部总线6、14和锁步逻辑15共享通常比处理器时钟慢的第二外部时钟。在这样的情况下，桥接器3、12的外部总线接口还被同步至该较慢的外部时钟。在已有技术中，外部信号同步地施加给两侧的处理器电路，即它们被同步至外部时钟或处理器时钟。

为清楚起见，在以下附图中省略图1中的某些连接。

图2详细表示已有技术中在公用存储器5周围的电路。A侧桥接器3、B侧桥接器12和公用存储器5都经由时钟线18被同步至处理器时钟。地址及控制信息经由地址及控制线20从A侧桥接器3提供给公用存储器5。图1的隔离装置16包括三态缓冲器24和控制逻辑28。从A侧桥接器3至公用存储器5和从公用存储器5至A侧和B侧桥接器3、12的数据通过数据线22提供和通过三态缓冲器24提供(给B侧)。

三态缓冲器24由控制逻辑28通过控制线26进行控制，控制逻辑28也被同步至处理器时钟，其本身接收B侧桥接器12通过控制线30传送的控制信号。

根据已有技术中的一种典型应用，外部总线6、14包括PCI总线。作为一个例子，处理器1、10、高速缓冲存储器4、12、隔离装置16和公用存储器5都可以以100Hz的处理器总线时钟速率操作。PCI外部总线和方框15的锁步逻辑可以以33MHZ的外部时钟速率操作(精确为100/3MHZ、即精确到处理器总线时钟速率的三分之一并与处理器时钟定时)。

对于如此高的总线频率，公用存储器接口的性能、尤其是隔离装置16的定时特性是很关键的。如果用附加缓冲器进行隔离，则该缓冲器的传播延迟将加到公用存储器和B侧处理器电路之间的数据的飞行时间中去，这样就减小了可供A侧和B侧电路使用的存储器带宽。例如，如果隔离装置是图2所示的一简单缓冲器，则通过该缓冲器的传播延迟将使得数据不能在一个100MHz的处理器总线时钟周期内到达B侧。可通过减小时钟速度进行补偿来适应这一点，但这会造成不希望有的整个系统性能的下降。

根据本发明的第一个优选实施例，这一点可通过使用图3所示的延迟级(例如时钟定时缓冲器)来避免。图3的装置类似于图2的装置，图3中与图2相同的各部件用相同的标号来表示，在此不再详述。与图2的装置不同，从公用存储器5到三态缓冲器24的数据线22穿过时钟定时缓冲器32(例如D触发器)，缓冲器32同样被时钟线18同步至处理器时钟。如虚线所示，时钟定时缓冲器32和三态缓冲器24实际上用一个元件来实现，即三态时钟定时缓冲器。时钟定时缓冲器32延迟从公用存储器到B侧的数据一个处理器总线时钟周期。时钟定时缓冲器32与由公用存储器5和B侧桥接器12的定时需求确定的建立和保持需求一道使用。时钟定时缓冲器32重新定时数据，但以原始数据速率呈现数据，因此保持了100MHz(即处理器时钟速率)的总线带宽。

为了补偿B侧桥接器12处晚到达的数据，比A侧晚一个处理器总线时钟周期启动(即退出复位状态)B侧处理器10和桥接器12。为此设置例如包括时钟定时缓冲器的合适的复位电路(未示出)来将往B侧的复位信号延迟一个处理器时钟周期。这意味着B侧在比A侧晚一个处理器时钟周期之前得不到存储器数据。这样做的结果是虽然相隔一个处理器时钟周期，但A侧和B侧执行相同的功能。

A侧和B侧定时的这种差别的结果形成了伪随机锁步模式。伪随机锁步是指A侧和B侧的设备接收相同输入并以相同方式对这些输入作出响应，产生相同输出，但A侧及B侧输入的提供和产生的输出相隔固定个数的时钟周期。

因此，根据本发明的本实施例，已有技术的锁步逻辑被伪随机锁步逻辑所代替。伪随机锁步逻辑按照与已有技术的锁步逻辑相同的方式比较A侧和B侧的数据、地址和控制信号。但是，在比较之前，延迟来自A侧的信号，延时量等于时钟定时缓冲器32给从公用存储器往B侧电路的输入引入的时间滞后。

类似于已有技术的锁步存取控制逻辑，方框15的伪随机锁步存取控制逻辑控制存取B侧外部总线14、把源自外部电路(未示出)的存取传送给B侧处理器电路，但阻止A侧处理器电路对B侧的任何存取。方框15的伪随机锁步存取控制逻辑还阻止B侧外部总线14对A侧外部总线6的存取。此外，本发明的方框15的伪随机锁步存取控制逻辑延迟外部电路(未示出)至B侧处理器电路的输入的延时量等于时钟定时缓冲器32给从公用存储器5往B侧电路的输入引入的时延。

现在根据本实施例更详细描述方框15的伪随机锁步存取控制逻辑。B侧外部总线14与A侧外部总线6的隔离用缓冲器40来实现，来自A侧外部总线6的数据在到达缓冲器40之前利用与处理器时钟信号同步的时钟定时缓冲器42进行延时。从A侧外部总线6至B侧外部总线14的存取用通过控制线46对缓冲器40的操作进行控制的控制逻辑44(也与处理器时钟信号同步)进行控制。

至B侧处理器电路的所有输入都必须被延迟相同延时(例如一个处理器时钟)的这一方案因为以上述例子为例意味着试图以100MHz时钟重新定时33MHz的PCI总线，所以如果以不同时钟速率运行，则会使B侧桥接器12和外部总线之间的接口产生问题，造成困难的定时问题。

根据本发明另一优选实施例，增大对从公用存储器5至B侧的数据引入的时滞到3个处理器总线时钟周期，即等于一个外部(现在是PCI总线)时钟周期。现在需要把至B侧桥接器12的其它输入延时一个外部时钟周期，这是相当简单的。

如图4所示，图3单个时钟定时缓冲器32被若干个(本例子是3个)串联连接的这种缓冲器32-34代替。这样通过缓冲器24的数据就被延迟了等于一个或多个整外部时钟周期的若干个(本例子是3个)处理器时钟周期。如图3所示，虚线表明三态缓冲器24是时钟定时缓冲器32-34的一部分，即时钟定时缓冲器34和三态缓冲器24构成一个三态时钟定时缓冲器。这意味着到达B侧桥接器12的数据比到达A侧桥接器的数据多经受了一个或多个整外部时钟周期的时滞。同样，对B侧复位的非断言被延迟了该时滞量，至B侧的所有输入都被延迟了该时滞量。本实施例方框15的伪随机锁步存取控制逻辑实质上与以上对于第一实施例所描述的相同。因此图4伪随机锁步逻辑的各部件与图3的各等同部件都具有相同标号。主要区别在于第一实施例的伪随机锁步逻辑与处理器时钟信号同步，而本实施例的伪随机锁步逻辑与外部时钟信号(本例子是33MHz的PCI时钟)同步。

显然，对本领域普通技术人员而言，本发明的范围不受所描述的各具体实施例的限制。例如，本发明可同样应用于处理器和外部时钟速率的其它组合。虽然在此参看处理器电路进行了描述，但本发明可同样应用于其它类型的数字或逻辑电路，包括数字信号处理器。公用存储器可包括任何读—写装置，包括寄存器和海量存储器。可用来实现本发明的其它形式的延时级包括延时线。

Claims (9)

1.数据处理系统，包括：

一公用存储器(5)，

第一和第二数据处理器电路(10，1)，各执行相同的操作步骤序列，都与该公用存储器(5)连接，

一隔离装置(24，32，33，34)，连接在第一数据处理器电路(10)和公用存储器(5)之间，把第一数据处理器电路(10)对公用存储器(5)的存取限制为只读存取，

在该数据处理系统中，第一数据处理器电路(10)执行各操作步骤比第二数据处理器电路(1)晚预定一段时间。

2.权利要求1的数据处理系统，还包括比较数据处理器电路(10，1)的操作的一比较器，在进行这种比较时，该比较器补偿第二和第一处理器电路(1，10)的各操作步骤的执行之间的时延。

3.权利要求1和2任一项所述的数据处理系统，在该系统中，第一数据处理器电路(10)接收的所有输入都被延迟所述预定一段时间。

4.上述权利要求任一项所述的数据处理系统，还包括第一和第二外部总线(14，6)，第二外部总线(6)把第二处理器电路(1)连接到其他设备，并通过第一外部总线(14)把第一处理器电路(10)连接到其他设备，还包括给从其他设备传送至第一处理器电路(10)的信号引入时延的一存取控制器(15)。

5.权利要求4的数据处理系统，其中的存取控制器(15)用来防止利用外部总线(6，14)在第一和第二处理器电路(1，10)之间的通信，还防止来自第一处理器电路(10)的信号传送至其他设备。

6.上述权利要求任一项所述的数据处理系统，其中的第一和第二处理器电路(1，10)与第一时钟信号(18)连接来实现同步。

7.从属于权利要求4和5任一项的权利要求6的数据处理系统，其中的外部总线(6，14)和存取控制器(15)与第二时钟信号连接来实现同步，在操作时，第一时钟信号(18)的频率高于第二时钟信号的频率。

8.权利要求6或7的数据处理系统，其中的隔离装置(24，32，33，34)将数据延迟整数个第一时钟周期。

9.从属于权利要求7的权利要求8的数据处理系统，其中的隔离装置(24，32，33，34)将数据延迟整数个第二时钟周期。

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