CN1249445C - 使用预存储的权重的加权随机模式测试 - Google Patents

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Abstract

公开了一种通过下载一系列随机加权的位到一个扫描链而测试集成电路的装置和方法，其中，每一位具有由权重发生器实时发生的被不同地确定的权重。该权重发生器有一个开关，该开关由一个特别为随机加权的位的每一位存储的位控制，所述随机加权的位确定所述位的权重。该控制信号被存储在存储器中，该控制信号与该位的产生同步的被下载到该开关中。优选地，该存储器在芯片上，并进一步是该集成电路的一部分。

Description

使用预存储的权重的加权随机模式测试
技术领域
本发明涉及电路测试，更具体说涉及使用加权的测试输入的集成电路测试。
背景技术
在单一半导体芯片上制作的复杂的集成电路包括数以千计既有时序的、也有组合的电路元件。这些电路元件对于分立的独立测试在物理上是不可被访问的。因为在该电路元件之间的内部互连和相互依赖的复杂性，单个电路元件以及整个装置完整性的测试随着电路元件的数量的增加变得日益耗时。
现有技术的集成电路测试使用至少一些测试中的电路的时序(或存储器)元件的修改来包括锁存器和耦连的开关(多路转换器)，并使用这些被锁存的时序元件的串行耦连来形成在测试输入发生器和输出捕获电路之间的至少一个移位寄存器。这些锁存器的每个都由系统时钟控制。时序元件的每一串行耦连称为扫描链或扫描寄存器。每一被锁存的时序元件称为扫描元件或扫描触发器。来自测试发生器的测试输入被扫描到存储元件中，而测试结果被通过该扫描寄存器从该存储元件中扫描出来。
每一时序电路元件另外连接到形成一组合逻辑块的至少一个组合电路元件。为测试组合逻辑块的功能和性能，把测试位的各种组合从耦连的扫描元件输入到该组合逻辑块，通过一个扫描寄存器对其进行接收。每一扫描元件(除了在链末端的以外)根据被输入到连接的开关的信号的状态传输一个输入到另一个连接的扫描元件或者该连接的逻辑块，或者从其接收输出。该存储设备之一形成链的末端，并且从测试输入发生器接收扫描输入，该输入可以从输入引脚提供到该集成电路。另一个存储设备形成链的另一端，并且提供提供给输出捕获电路的扫描输出，所述扫描输出可以去往集成电路的输出引脚。一旦把一个适当的测试输入移位到扫描元件，则它就被通过把输入状态传输到组合逻辑块而被切换来运用组合逻辑块，该组合逻辑块以其平常的方式响应测试数据。当扫描元件被切换到扫描链移位方式时，结果就由扫描元件捕获，并由扫描链传输到捕获电路。
现有技术测试使用一个随机模式测试输入发生器对被测试的集成电路的每一扫描链(因此可对每一组合逻辑块可选择地)产生一个确定的逻辑1逻辑0位的测试模式，其中逻辑1值和逻辑0值的似然率可能相等。现有技术测试另外使用一个加权的随机模式测试输入发生器以发生逻辑值1的概率不等于0.5的随机位。
在生产线的基础上，全部测试一个集成电路的每一元件几乎不实用。相反，常规上一个电路在给定准确级测试。对于每一测试链，高准确级通常需要多个数量的输入测试集。这些测试集包括一个变化的确定性的输入权重。因此大量电路元件需要极大数量的测试数据，该测试数据必须被实时地交付给被测试的集成电路以使测试时间最少，不适当长的测试长度是不可接受的。另外，这一大量的实时数据需要昂贵的测试设备。
问题是以实时方式给芯片上(on-die)加权的随机模式发生器提供大量的权重集(weight set)以便实现极高的错误覆盖。
附图说明
通过在附图中表示的示范的、但不是限制的实施例说明本发明。相同的号码在所有图中指示同样的元件。
图1表示本发明的集成电路的一个实施例。
图2表示本发明的权重发生器的一个实施例。
图3表示本发明的权重检索器和分发器的实施例。
图4表示根据本发明的方法的一个实施例的流程图，所述方法为单一控制信号集提供至扫描链的加权测试数据位流。说明的顺序不应理解为暗指这些操作是必须与顺序有关的。
具体实施方式
在下面的说明中，将说明本发明的各个方面和细节。然而，对于熟悉本技术领域的人显然，本发明可以只以本发明的某些或者全部方面实现。为解释起见，叙述了特定的数量、材料和结构以便提供对本发明的彻底了解。然而，对于熟悉本技术领域的人显然，本发明在不要这些具体的方面和细节的情况下也是可以实现的。在其它场合，公知的特征被省略和简化，包括装置和方法步骤，以便不模糊本发明。
各种操作作为多个被依次执行的分立的步骤以最有助于理解本发明的方式说明。然而，说明的次序不应该被理解为暗指这些操作需要依赖次序，特别是，步骤被介绍的次序。任何必要的排序另外明确表示或者会由熟悉本技术领域的人理解。此外，重复使用术语“在一个实施例中”和/或“一实施例”。然而该术语不一定指同一个实施例，虽然它们可以是同一个。
参考图1，测试中的集成电路包括至少一个扫描链104，该链被表示为扫描链104a-104n。该扫描链位于芯片102上。扫描链104的每一个包括测试中集成电路的结构化扫描元件(未示出)，每一个连接到测试中集成电路的至少一个结构化的组合元件电路(未示出)。每一扫描链的输出侧交替连接到芯片上或者芯片外的输出捕获电路，该输出捕获电路表示为芯片上的多输入签名寄存器(MISR)108，该多输入签名寄存器在通过扫描链104i(这里i表示任何实现的扫描链)捕获每一组合元件电路传输后的输出。MISR 108比较捕获的输出位与预测的输出位以确定测试中电路的有效性。一般，压缩数据与常规称为签名的预测输出比较。如果由电路实现的签名与电路的无错误版的签名不同的话则发生错误检测。
至每一扫描链的数据输入由本发明的一个权重发生器(WG)电路112提供，它表示为权重发生器112a-112n，其中，如图所示，WG 112a提供至扫描链104a的输入，WG 112b提供至扫描链112b的输入，WG112c提供至扫描链112c的输入，WG 112n提供至扫描链104n的输入。权重发生器112的一个实施例的设计特别参考图2介绍。优选地，每一权重发生器112位于芯片上。每一权重发生器112i(这里i表示任何实现的权重发生器)提供到它所连接的扫描链104i的一个确定的伪随机加权输入，这里“权重”意思是为到扫描链104i的输入中的每一位获得位值为1的概率。
每一权重发生器112i从一个常规伪随机模式发生器120(PRPG)接收形式为“k”个单独的数字信号输入116i的伪随机信号输入，(其中“i”指示至任何权重发生器112i的“k”个信号输入，并且其中每一信号输入包括至少一个单独的信号线)。具体考虑，数字信号的数量以及在任何一个信号输入上的高和低位(或1和0)的统计分布对每一权重发生器112i可以不同。每一权重发生器112i另外从本发明人优选称为“权重检索器和分发器”(WRD)电路128的电力接收用于形成一个数据字段的信号，本发明人优选将这一信号称为“随机权重确定”信号输入124i(这里“i”指示至权重发生器“i”的一个实现了的随机权重确定信号输入并且其中每一信号输入包括至少一个单独的信号线)。术语“随机权重确定信号”和“权重检索器和分发器”在下面的说明中使用。随机权重确定信号输入124i是这样一个信号，它的值确定施加在扫描链112i上的伪随机加权扫描输入位，而参考图2和3公开的它们的发生相应包括至扫描链104的权重输入的推导。参考图2介绍的权重发生器112i的一个实施例公开权重确定信号如何确定所施加的加权扫描输入位。每一权重发生器112i电路输出一个伪随机权重位信号148i(其中“i”指示任何实现的伪随机权重位信号，这里表示为a-n)，由随机权重确定信号124i确定任何位的权重。权重位信号被移位到扫描链104i的最左触发器，以便沿着扫描链104i向下传输并最终加载到组合元件电路中。
数据下载电路168与提供相应的测试数据位至测试数据位流148i的权重发生器电路112i同步地下载在存储器136中存储的数据集的每一权重确定信号124数据字段到适当的权重发生器电路112i。数据下载电路168的一个实施例包括一个控制电路，表示为单独的单元128、132、140，它从存储器136将该数据集的每一数据字段读取到缓冲器电路156，缓冲器电路156与提供相应的测试数据位至每一测试数据位流148i的权重发生器电路112i同步地从数据下载电路168将数据集的每一数据字段输出到权重发生器电路112i。在优选实施例中，数据下载电路168包括单独的单元，在图1和3中表示为“权重检索器和分发器”电路128、“加权随机模式测试控制器”(WRPTC)电路140、和“存储器映射单元”电路132。熟悉本技术领域的人理解，其它专门的控制电路将该随机权重确定信号124从存储器136提供到权重发生器112i，它们明确包括在本发明中。例如，本发明人更愿用由有穷状态电路实现的电路，但是另外可选的一个电路包括编程的计算机。数据下载电路的优选实施例是位于和测试中集成电路相同的芯片上的电路。
下面特别参考图3说明权重检索器和分发器电路128的实施例。权重检索器和分发器电路128根据来自本发明人优选称为“加权随机模式测试控制器”电路140的电路的输入，通过本发明人优选称为“存储器映射单元电路”132的控制器电路从存储器136接收输入。相应地，在下面参考图1和3说明权重检索器和分发器电路时分别说明存储器136、存储器映射单元电路132、和加权随机模式测试控制器电路140的每一个。在下面的说明中使用术语“存储器映射单元”和“加权随机模式测试控制器”来分别说明电路132和140。
参考图2，权重发生器112i控制输入到扫描链104i的加权的输入信号的具体权重。权重发生器112的一个实施例包括常规随机信号输入116，它对于权重发生器112i被表示为4条平行线116ia-116id。信号116ia-116id的每一个传输一个具有1和0的相等概率的伪随机二进制信号。它们形成至发生信号的逻辑组合的逻辑电路的输入。特别对于4个信号输入116ia-116id，发生15个不同的随机权重信号144，该信号位为1的概率范围例如从1/16到15/16。随机权重信号144a例如表示1/16的概率，随机权重信号144b例如表示2/16的概率，随机权重信号144c例如表示4/16的概率，随机权重信号144d例如表示10/16的概率，随机权重信号144e例如表示8/16的概率，随机权重信号144f例如表示15/16的概率。在具有“n”个常规随机加权信号输入的更一般的场合，每一个例如具有1和0的相等概率，发生2n-1个不同的随机权重信号，概率范围为1/2n到(2n-1)/2n。每一个不同的随机权重信号连接到由随机权重确定信号124i控制的开关(多路转换器)152的输入侧。开关152根据权重确定信号124i的值从每一个连接的不同的随机权重信号中选择。在优选实施例中，随机权重确定信号输入124i提供一个n位数据字段，以便切换来自2n-1个单独的随机权重信号144中的一个希望的权重，所述随机权重信号144优选地被配置为n条单独的线，每一条提供1位。随机权重确定信号124i逐位地控制随机权重位信号148i的内容。随机权重确定信号是通过权重检索器和分发器电路128得到来自存储器136的输入的。随机权重位信号148i的随机权重位的每个权重确定信号124i特别是根据在存储器136中存储的值而加以确定的。
现在参考图3，权重检索器和分发器电路128与随机权重位信号148i速率同步地给每一权重发生器电路(112i)开关152提供权确定信号124i。权重检索器和分发器电路128从存储器136(参考图1表示)检索权重确定信号数据并下载该数据到权重缓冲器电路156。权重缓冲器电路156提供下载的存储器数据的任何需要的临时存储以保证一个切换的随机权重位信号148i位的每个多位矢量被及时地交付给每一权重发生器112i。缓冲器电路156协调权重发生器112i的数据需求和由存储器136提供的数据量和格式。例如，位的第一范围可以在第一组时间被从存储器136下载到缓冲电路156，而组成权重缓冲信号124i的数据字段具有和位的第一范围不同的大小，并且在相应于权重位信号148的位的发生的不同组的时间被下载到权重发生器，这样就与给测试数据位流148提供相应测试数据位的权重发生器112i电路同步。如熟悉本技术领域的人所理解的，权重缓冲器电路156、存储器136、和权重检索器和分发器(WRD)控制电路164的设计是相关的。在优选实施例中，权重检索器和分发器电路128给数据下载电路168和权重发生器电路112的剩余部分提供定时信号以提供在权重缓冲器电路156、存储器映射单元132、和权重发生器电路112i之间的同步的控制信号。在另一个实施例中，数据下载电路168读取已经存在的时钟诸如权重发生器电路112i时钟以控制数据下载电路168和权重发生器电路112i的剩余部分的接口。
本发明的优选实施例包括存储器单元136，它是一个芯片上存储器，优选是已经作为测试中集成电路的一部分的且没有内置自测试功能的存储器，，和优选是该集成电路的高速缓存存储器。在另一个实施例中，存储器136是芯片上专用内置自测试存储器，而在另一个实施例中，存储器136是芯片外单元。
在一个实施例中的存储器136存储，对于给定的扫描链104i、对于每一扫描链104I、对于权重确定信号输入124的至少一个不同集中的每一个，确定权重位信号148i的单一位所必须的每个多位矢量，，每个单独集包括用于确定扫描链104的测试数据位流148的数据，并且在这里称为被数据集，其中所述扫描链104对于每一位的高和低值具有不同的概率。
例如，在一个实施例中，存储器136存储多组不同的权重确定信号数据字段，其中一组权重确定信号是用于确定在测试中电路中的每一扫描单元的加权扫描输入位的权重确定信号数据字段的集合。如果测试中电路包括“m”个扫描链和每一扫描链包括“p”个扫描单元(这里不要求每一扫描链包含同样数量的单元)，则有m*p个不同的单元，并且单一组权重确定信号可以包含m*p个权重确定矢量。从存储器136(和顺序地从数据下载电路168)中检索这m*p个权重确定矢量以产生一个并行模式，该并行模式被应用于扫描链104i。在本发明的电路应用中，这一过程重复进行多次，每次检索同样的m*p个权重确定信号以产生不同的并行模式，该并行模式具有可能不同的位值但是却具有同样的概率。每一单独组的权重确定信号发生具有不同概率的随机位信号148。
在分析被测试电路后，存储的多位矢量根据输入信号希望的加权给测试中电路的组合电路元件提供确定的加权。虽然优选实施例需要大量数据来为给定的测试中电路驱动开关152中的每一个，但是典型的VLSI测试中电路存储器容量具有容纳甚大测试数据的存储容量。
存储器映射电路132提供对存储器136的常规存储器控制，以便执行从和向存储器136的读和写。在常规DRAM设备中，存储器映射电路常常称为存储器控制器，和在常规高速缓存器设备中，存储器映射电路常常称为总线接口单元或存储器接口单元。在权重检索器和分发器控制器电路164的控制下，存储器映射单元电路根据由权重检索器和分发器控制器电路164所提供的地址将权重数据从存储器136下载到权重缓冲器156。
权重检索器和分发器控制器电路164提供至存储器映射单元的控制信号和在存储器136中存储的数据字段的地址，以便响应来自本发明人优选地称为加权随机模式测试控制器140的电路的检索权重命令和权重设定号，而经由高速缓存地址缓冲器160将数据字段下载到权重缓冲器156。优选地，加权的随机模式测试控制器140也是一个芯片上电路。
参考图4，为一个数据集发生加权随机测试位信号(148i)的一种方法的实施例在方框210中包括存储数据集的存储器单元(136)，所述数据集包含用于确定要被输入到被测试集成电路的一个扫描链(104i)的位流(148i)的一个位的权重的每一控制信号124。每一不同组的控制信号124具有相应的不同的数据集。在方框220，包含该控制信号的数据字段与提供位流的一个相应位的权重发生单元同步地从存储器下载到权重发生单元(112i)。在一个实施例中，该下载包括从存储器中以在第一组时间的第一数量的位的速率读数据集的一部分，在缓冲电路中存储读取的部分，和在第二组时间从缓冲电路下载一数据字段，该第二组时间与数据位流速率同步，使得该位流的一个位的权重依赖于相应的数据字段。这一过程的细节已经参考图1-3说明。优选地，存储器设置在集成电路上，以及除它用作为该数据集的存储器设备外已经存在于该集成电路，诸如集成电路的一个单元。
在方框230，权重发生单元提供至扫描链的加权的随机测试位信号，该扫描链设置在集成电路芯片(102)上。位流的一个位的权重依赖于相应的数据字段，该数据字段是该数据集的一部分，其中该数据字段已被下载到该权重发生单元。这一过程的细节已经参考图1-3说明。现在应该注意，在一个实施例中，权重发生单元包括一个开关，该开关具有多个数量的不同加权的输入位流和一个基本由相应数据字段组成的控制信号。还应该注意，在一个实施例中，权重发生单元设置在集成电路芯片上。在方框240，对于位流的新的位，重复进行方框220和230，其中所述位流对于所述新位具有特定控制信号。
虽然已经描述并在附图中展示了一定的示范实施例，但是应该理解，这些实施例对宽广的本发明是说明性的，而不是限制性的。本发明不限制在表示的和说明的特定构造和安排上，并且可替换实施例，对于本发明所属而不离开本发明的范围的领域熟悉的的技术人员而言是显而易见的。本发明的范围由所附权利要求而不是上述说明定义。

Claims (4)

1.一种具有集成电路的芯片(102)，该芯片包括：
加权随机模式发生器电路，该发生器电路具有：
存储器(136)，用于存储若干随机权重确定信号(124)，单个随机权重确定信号(124)确定测试数据比特流(148)中的一个位的权重；
控制器(140)，用于根据一个第一控制信号(START WRPT)提供一个检索权重命令和一个权重设定号，该第一控制信号用于初始化所述集成电路的一个加权随机模式测试；
电路(164)，用于根据所述检索权重命令和权重设定号来提供存储在所述存储器(136)中的随机权重确定信号(124)的存储器地址给高速缓存地址缓冲器(160)，和一个第二控制信号；
存储器映射单元(132)，用于响应所述第二控制信号，从所述存储器(136)中读取与所述存储器地址对应的随机权重确定信号(124)；
缓冲器电路(156)，用于下载所述随机权重确定信号(124)；
伪随机模式发生器(120)，用于产生伪随机信号；
权重发生器电路(112)，用于响应所述伪随机信号和随机权重确定信号(124)向所述测试数据比特流(148)提供对应的测试数据位，该所述缓冲器电路(156)以与权重发生器电路(112)向每个测试数据比特流(148)提供对应的测试数据位同步的方式向权重发生器电路(112)输出随机权重确定信号(124)；
若干个扫描链(104)，一个扫描链(104)响应一个测试数据比特流(148)输出多个位；和
多输入签名寄存器(108)，用于捕获所述多个位，并将所捕获的位与预测的位相比较，以确定集成电路的有效性。
2.权利要求1所述芯片，其中，该权重发生器电路(112)包括一多路复用器(112)，用于响应所述随机权重确定信号(124)选择每个加权测试数据位。
3.权利要求1所述芯片，其中，所述伪随机信号是数字信号。
4.一种测试芯片上集成电路的方法，该方法包括：
在芯片上的存储器(136)中存储若干随机权重确定信号(124)，单个随机权重确定信号(124)确定测试数据比特流(148)中的一个位的权重；
利用芯片上的控制器(140)响应一个启动集成电路的加权随机模式测试的信号提供第一命令，指示芯片上的第二控制器(164)从所述存储器(136)中检索权重；
根据所述检索权重命令和权重设定号来提供存储在所述存储器(136)中的随机权重确定信号(124)的存储器地址给芯片上的高速缓存地址缓冲器(160)；
从所述存储器(136)中读取与所述存储器地址对应的随机权重确定信号(124)；
从所述存储器(136)下载所述随机权重确定信号(124)到芯片上的权重缓冲器(156)；
利用芯片上的伪随机模式发生器(120)产生伪随机信号(116)；
响应所述伪随机信号(116)和随机权重确定信号(124)向所述测试数据比特流(148)提供对应的测试数据位；
以与权重发生器电路(112)向每个测试数据比特流(148)提供对应的测试数据位同步的方式向芯片上的权重发生器电路(112)输出随机权重确定信号(124)；
响应一个测试数据比特流(148)，从若干个扫描链(104)输出多个位；
捕获从所述扫描链输出的所述多个位；
将所捕获的位与预测的位相比较；和
根据从所述扫描链输出的位与预测的位的比较结果，确定集成电路的有效性。
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