CN1255863C - 在半导体器件的夹断的有源区中改善二硅化钛的电阻 - Google Patents

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Abstract

一种在衬底(1)上制造半导体器件(2)的方法，所说半导体器件(2)包括由间隔层(10-13，20-23)界定的硅衬底(1)中的有源区(5，6，16)，有源区(5，6，16)被设置成接触包括TiSi2的互连区(29)；该方法包括，在衬底(1)上淀积氧化层(26)；在氧化层(26)上淀积抗蚀剂层(27)并将其图形化；用已图形化的抗蚀剂层(27)，进行氧化物(26)的反应离子蚀刻以界定有源区(5，6，16)；通过至少含有氧的干法条纹等离子体去除抗蚀剂(27)；在氧化层(26)和有源区(5，6，16)上淀积钛(28)；通过第一退火、选择湿法蚀刻和第二退火步骤形成互连区(29)作为自对准的TiSi2；干法条纹等离子体至少包括作为第二气体组分的氟。

Description

在半导体器件的夹断的有源区中改善二硅化钛的电阻
技术领域
本发明涉及一种在衬底上制造半导体器件的方法。
背景技术
在硅基微电子器件(集成电路，ICs)的亚微米时代中，二硅化钛(TiSi2)是一种用于栅结构和有源区的第一层金属化和互连的材料。由于它的16μΩcm的低电阻率(与多晶硅比较：±300μΩcm)，所以TiSi2用于降低多晶硅栅极和有源区的薄层电阻(sheet resistance)。同样，TiSi2降低了这些区域上的接触电阻。较低的薄层电阻和较低的接触电阻导致了电路中的较低的延迟时间(RC延迟)，其结果就提高了电路的性能水平。众所周知，对于IC制造、TiSi2的应用具有进一步的优点。以自对准硅化(silicidation)工艺(硅化(salicide)工艺)形成TiSi2：在构图的Si/SiO2结构上淀积的钛层就可以在与硅接触的钛的区域上选择地形成TiSi2。
公知二硅化钛具有两种晶体变形：低电阻率的C54结构和高电阻率的C49结构。在自对准的TiSi2形成期间的第一退火步骤中形成TiSi2 C49结构。然而，C49结构为亚稳态相并通过第二退火步骤被转换为所需的稳定的C54结构。本领域的普通技术人员公知，自对准工艺期间钛和硅接触区域的大小会严重影响从C49结构转换为C54结构，这可以通过用于将TiSi2 C49转换成TiSi2C54的有效转换温度说明。由于较小的接触面积，所以就需要较高的退火温度以将TiSi2 C49转换为TiSi2 C54。显然，随着从一种集成电路(IC)代到下一代电路密度的不断地增加(以及芯片上元件的相应尺寸的减少)，在TiSi2形成期间热暴露增加，因此就会不利地影响IC的整体质量。
特别地，在含有金属氧化物半导体场效应晶体管(MOSFET)结构的半导体器件中，MOSFET结构具有所谓的夹断有源区，夹断有源区的尺寸为0.25μm或更小，由于工艺窗口的限制，这些有源区以及栅极区域的适当的硅化会变得很困难。在“Self-aligned Ti and Co silicides for high performance sub-0.18μm CMOStechnologies”、Thin Solid Film，320(1998)pp.110-121中J.A.Kitl和Q.Z.Hong全面地描述了改进的Ti硅化物工艺的研究和它们在深亚微米技术中的应用的发展。
已经观察到，在MOSFETs中用于限定这些有源区的反应离子蚀刻工艺在Si的蚀刻的开口上形成杂质层。在采用含有CF4、CHF3和Ar等离子的这种反应离子蚀刻(RIE)工艺中，蚀刻工艺在硅表面处停止却由碳、氟和氢杂质污染了Si的蚀刻开口。
从日本专利申请JP-A-7-142447中已知，在Si/SiO2构图的表面上，Si开口的表面处的杂质层实际上由两层组成：污染的Si顶层和在Si顶层之下的损伤的Si层。最好通过两步干法蚀刻工艺在CF4和O2的等离子中去除这些Si层。在第一步骤中，去除污染层，而在第二步骤中通过各向同性蚀刻10nm的Si去除损伤层。在这种蚀刻工艺中，同样去除抗蚀剂层。在这篇文件中，在氧化物间隔层(spacer)形成之后，基于CF4和O2等离子体的这种RIE工艺用于清洗步骤。
从US5681780中，公知抗蚀条纹(strip)工艺在开口中结合抗蚀剂层的蚀刻和损伤Si层的蚀刻，通过前述的RIE工艺来在Si衬底上的氧化层中形成接触开口引起所述损伤。US5681780描述了一种方法，其中基于CF4和O2等离子的这种抗蚀条纹工艺用于单独工艺步骤。
发明内容
本发明的一个目的是提供一种能够在称作半导体器件的夹断有源区上的恰当地硅化的方法。
本发明涉及一种在衬底上制造半导体器件的方法，半导体器件包括在由间隔层界定的硅衬底中的至少一个有源区；至少一个有源区进一步设置成接触包含二硅化钛的互连区的接触区；该方法包括步骤：
·在衬底上淀积氧化层；
·在氧化层上淀积抗蚀剂层；
·将抗蚀剂层图形化；
·利用反应离子蚀刻工艺，采用已图形化的抗蚀剂层作为掩膜，在氧化层中蚀刻一个开口以便界定至少一个有源区，所述至少一个有源区的宽度为0.35μm或更小；
·在干法条纹工艺中利用至少包含作为气体组分的氧的微波等离子去除抗蚀剂层；
·在氧化层的顶部和至少一个有源区上淀积包含钛的金属层；
·通过包括形成二硅化钛的第一结晶变形的第一退火步骤、未反应钛的选择湿法蚀刻步骤和形成二硅化钛的第二结晶变形的第二退火步骤的自对准工艺形成包含二硅化钛的互连区，所述第二结晶变形具有比所述第一结晶变形更低的电阻率；
其特征在于干法条纹工艺的微波等离子包括至少包含氟的另一气体组分，用于清洁并蚀刻至少一个有源区的表面并各向同性蚀刻间隔层。
因此，与根据现有技术的抗蚀剂条纹工艺相比，在这些有源区的硅化之前在有源区上实施根据本发明采用干法条纹工艺的CF4/O2等离子的蚀刻工艺作为最后一个步骤。在淀积Ti之前(并且随后硅化)通过提供这种蚀刻步骤作为最后步骤，就充分地降低这些有源区上的TiSi2层的薄层电阻。
此外，本发明涉及一种上述的方法，其特征在于第二气体组分是四氟化碳CF4。
而且，本发明涉及一种上述的方法，其特征在于至少一个有源区的宽度为0.35μm或更小，优选≤0.25μm。
本发明还涉及一种上述的方法，其特征在于间隔层包括氮化硅的侧面间隔层。
因此，本发明涉及一种方法，其提供一种改进的在小尺寸的有源区和栅极区上从TiSi2 C49相到TiSi2 C54相进行相转换而不像现有技术那样升高退火温度。因此，能够减少制造IC期间的热预算(即暴露于提高的温度和各自的暴露时间)，结果，就可以更少地影响IC的整体质量。
下面，将参照一些附图解释本发明，附图仅用于说明的目的而不限制在附加的权利要求中限定的保护范围。特别地，在替换的实施例中，参照p-和n-掺杂的结构，而可以采用相反的掺杂类型。
附图说明
图1简要地示出根据本发明的方法的第一步骤期间的半导体器件的剖面图；
图2简要地示出根据本发明的方法的第二步骤期间的半导体器件的剖面图：
图3简要地示出根据本发明的方法的第三步骤期间的半导体器件的剖面图；
图4简要地示出根据本发明的方法的第四步骤期间的半导体器件的剖面图；
图5a、5b示出根据本发明的方法制造的半导体器件的栅极区上的二硅化钛的薄层电阻的实验数据；
图6a、6b示出根据本发明的方法制造的半导体器件的有源区上的二硅化钛的薄层电阻的实验数据。
具体实施方式
图1简要地示出根据本发明的方法的第一步骤期间的(部分)半导体器件的剖面图。在衬底1(p型掺杂)上，设置包含两个带有常规n+-掺杂的有源区5即漏区或源区中的一个的MOSFET晶体管3、4的半导体器件2。晶体管3还包括由场氧化物7界定的n+-掺杂的有源区6，n-掺杂的多晶硅栅极8，栅氧化物9，二氧化硅L形间隔层10、11，氮化硅间隔层12、13，注入n+-掺杂的有源区14、15。晶体管4还包括由场氧化物17界定的n+-掺杂的有源区16，n-掺杂的多晶硅栅极18，栅氧化物19，二氧化硅L形间隔层20、21，氮化硅间隔层22、23，注入n+-掺杂的有源区24、25。器件中的有源区5、6、16和栅极8、18具有0.25μm的典型宽度。
应当注意，采用半导体器件2作为包括“夹断”的有源区5即具有小表面积的有源区的器件的一个实例。众所周知，“夹断”的有源区在其它典型的器件中也会发生。可以通过本发明的方法制造的器件的实例是采用小于0.35μm的特征尺寸的设计规则的SRAM器件、ROM器件和常规的逻辑器件。
直到图1所示的阶段，通过本领域公知的方法构成半导体器件。虽然图1中仅示出n+-掺杂的有源区6、14、15、16、24、25和n-掺杂的多晶硅栅极8、18，本领域普通技术人员应当清楚，具有相反导电类型的有源区和多晶硅栅极同样是切实可行的。
在第一步骤中，如图1中所示，在半导体器件2上淀积大约70nm厚度的氧化层26，优选为CVD TEOS膜。采用氧化层26作为掩膜以便隔离并保护硅的预定区域(包括任何一个衬底或淀积的多晶硅的区域)防止由随后的硅化步骤提供的第一金属化水平。例如，在这些预定区域中，在后续的阶段中可以提供没有硅化物的有源区(衬底1上)或(多晶硅上)没有硅化物的多晶布线。
随后，在氧化层26上淀积光刻抗蚀剂层27。
在平版印刷步骤中，抗蚀剂层27被图形化，采用已图形化的的抗蚀剂层27作为掩膜通过随后的干法蚀刻工艺(反应离子蚀刻)有选择去除氧化层26。在氧化层26中制造到达衬底1和多晶硅的开口。采用含有CF4、CHF3和Ar的等离子体进行本领域普通技术人员公知的反应离子蚀刻(RIE)工艺。众所周知，在RIE工艺中，蚀刻的开口会受到碳、氟和氢杂质的污染。
图2简要地示出根据本发明的方法的第二步骤期间的半导体器件的剖面图。在第二步骤中，采用干法条纹工艺以便从氧化层26去除抗蚀剂。本领域普通技术人员公知，在现有技术中，在此工艺阶段，采用含有100％O2的微波等离子体通过干法条纹工艺去除抗蚀剂层。在本发明的方法中，采用含有CF4和O2的微波等离子体进行干法条纹工艺以便去除保留的抗蚀剂层27并清洗在先前的RIE工艺中被暴露以至污染的有源区5、6、16和栅极8、18。通过图2中的箭头表示CF4+O2的干法条纹工艺。
表1中示出现有技术干法条纹工艺的实例的条件(recipe)。
表1现有技术的干法条纹工艺的条件
  步骤   时间[s]   压力[Torr]   温度[℃]   功率[W]   O2[sccm]   N2/H2[sccm]   N2[sccm]   N2/H2[sccm]
  12(End)3(Over)4   Min20030％10   1.51.51.51.5   250250250250   2000200020002000   2000200019001900   314314314314   0000   0015001500
表1中的步骤1需要一个最小的时间以便使工艺条件稳定。步骤2采用与由该工艺释放的CO2相关的端点检测值。步骤2的时间表示用于该步骤的实例的上限值。采用步骤3作为过腐蚀步骤，采用在步骤2中使用的实际时间的30％的工艺时间。
表2示出作为本发明中采用的示例性干法条纹工艺的条件。
表2.本发明的干法条纹工艺条件的示例。
  步骤   时间[s]   压力[Torr]   温度[℃]   功率[W]   O2[sccm]   CF4[sccm]
  123   Min1245-60   1.51.51.5   120120120   关关1500   230023002300   450450450
表2中的步骤1是一个稳定工艺条件的工艺步骤(流速和温度)。表2中的步骤3的时间典型的是在给定范围内。
应当理解，在现有技术中采用JP-A-7-142447和US5681780(如上所述)中公开的工艺直接在氧化物间隔层形成之后并在氧化层中的接触开口形成之后分别作为抗蚀条纹工艺和清洗工艺。在本发明中，甚至在图1中所示的步骤之前就形成间隔层。在淀积Ti和随后硅化步骤之前立即进行干法条纹工艺。应当注意，在本发明中间隔层由另一种材料即氮化硅(Si3N4)组成。
图3简要地示出根据本发明的方法的第三步骤期间的半导体器件的剖面图。在第三步骤中，在半导体器件上淀积钛层(Ti)28。Ti层典型地具有33nm的厚度。在有源区5、6、16和栅极8、18上，Ti层分别与单晶硅和多晶硅接触。
图4简要地示出根据本发明的方法的第四步骤期间的半导体器件的剖面图。在第四步骤中，进行硅化工艺。硅化工艺包括下面的步骤：第一快速热工艺(RTP)步骤，选择湿法腐蚀，最后是第二RTP步骤。典型地，在第一RTP步骤中采用760℃的退火温度、20s的时间。在该步骤中，有源区5、6、16和栅极8、18处，Ti层与硅反应形成TiSi2 C49。随后，选择湿法腐蚀去除未反应的Ti层部分，而TiSi2 C49保留。在第二RTP步骤中，在900℃、20s的时间下TiSi2C49转换为TiSi2 C54，该化合物在图4中由箭头29表示。
图5a、5b示出根据本发明的方法制造的半导体器件的栅极区8、18上的二硅化钛的薄层电阻的实验数据。图示薄层电阻的数据绘制为栅极区的实际宽度的函数。
采用本发明的干法条纹工艺获得的第一分层部分中的TiSi2薄层电阻的结果与采用现有技术的干法条纹工艺获得的第二分层部分中的TiSi2薄层电阻的结果比较。所有进一步用于两个第二分层的工艺步骤是相同的。在图5a、5b中，空心圆表示采用本发明的干法条纹工艺获得的TiSi2薄层电阻的结果。实心圆表示采用现有技术的干法条纹工艺获得的TiSi2薄层电阻的结果。在图5a、5b中，在多晶硅栅极区8、18上形成的二硅化钛薄层电阻图示为栅极区的实际宽度的函数。图5a示出n掺杂的多晶硅栅极8、18上的二硅化钛的薄层电阻结果。图5b示出p掺杂的多晶硅栅极上的二硅化钛的薄层电阻结果。
应当发现，因为n-掺杂的多晶硅栅极区与栅极宽度无关，所以采用本发明的干法条纹工艺的TiSi2薄层电阻低于采用现有技术的干法条纹工艺的TiSi2薄层电阻的大约50％。对于p-掺杂的多晶硅栅极区，采用本发明的干法条纹工艺的TiSi2薄层电阻低于采用现有技术的干法条纹工艺的TiSi2薄层电阻的大约10-15％。此外，TiSi2薄层电阻的减少与栅极宽度无关。
图6a、6b示出根据本发明的方法制造的半导体器件的有源区上的二硅化钛的薄层电阻的实验数据。薄层电阻的数据绘制为有源区的实际宽度的函数。
采用本发明的干法条纹工艺获得的第一分层部分中的TiSi2薄层电阻的结果与采用现有技术的干法条纹工艺获得的第二分层部分中的TiSi2薄层电阻的结果相比。所有进一步用于两个第二分层的工艺步骤是相同的。在图6a、6b中，空心圆表示采用本发明的干法条纹工艺获得的TiSi2薄层电阻的结果。实心圆表示采用现有技术的干法条纹工艺获得的TiSi2薄层电阻的结果。在图6a、6b中，在有源区5、6、16上形成的二硅化钛的薄层电阻图示为有源区的实际宽度的函数。图6a示出n+-掺杂的有源区上的二硅化钛的薄层电阻结果。图6b示出p+-掺杂的有源区上的二硅化钛的薄层电阻结果。
应当发现，n+-掺杂的有源区用于0.25μm的最小有源区实际宽度，对于采用本发明的干法条纹工艺的TiSi2薄层电阻低于采用现有技术的干法条纹工艺的TiSi2薄层电阻的大约50％。对于宽于0.35μm的有源区，本发明的干法条纹工艺没有作用。对于p+-掺杂的有源区，采用本发明的干法条纹工艺的TiSi2薄层电阻低于采用现有技术的干法条纹工艺的TiSi2薄层电阻的大约25％。此外，观测到减少的TiSi2薄层电阻仅用于0.25μm的最小有源区宽度。对于宽于0.35μm的有源区，观察到本发明的干法条纹工艺没有作用。
清楚地，用于最小有源区的减少的TiSi2薄层电阻不仅仅通过本发明的干法条纹工艺提高有源区表面的清洗。此外，还观测到减少的TiSi2薄层电阻用于较大的有源区宽度。进行半导体检测器件样品的剖面的扫描电子显微镜(SEM)分析作为更加详细的观测。通过SEM分析，已经确定了半导体检测器件样品中的结构特征尺寸。在表3中，列举了分别采用本发明的干法条纹工艺和现有技术的干法条纹工艺的用于n-掺杂的以及用于p-掺杂的有源区和栅极区的与TiSi2薄层电阻相关的实验结果、氮化物间隔层的宽度尺寸、有源区上的TiSi2厚度和栅极区上的多晶硅的厚度。
表3.SEM分析结果
  参数   n-掺杂   p-掺杂
  现有技术   本发明   现有技术   本发明
  薄层电阻(Ω/平方)间隔层宽度(nm)有源区上的TiSi2厚度(nm)多晶Si厚度(nm)   249565135   128075115   179065145   9.78570115
总结表3的数据，SEM分析表示通过采用本工艺，氮化物间隔层12、13、22、23的宽度减少了大约5-10nm。多晶硅的厚度减少了大约20nm，并且去除了有源区中的大约10nm的硅。
清楚地，本发明的干法条纹工艺具有两个独特的效果。干法条纹工艺通过去除由限定这些区域作为硅化的区域的RIE工艺遗留的污染来清洗区域5、6、16、8、18。在本发明的干法条纹工艺之后生长的硅化物比现有技术公知的干法条纹工艺之后生长的硅化物更厚。此外，在小的有源区5、6、16(具有0.25μm的宽度或可能更小的宽度)中，该工艺提供一种较大的侧壁腐蚀，因此增大了适用于硅化的区域。因此，对TiSi2 C49转换为TiSi2 C54尺寸影响减小了，在这些小的区域中就会更圆满地形成TiSi2 C54。因此，因为C54相具有较低的特定的电阻率，所以就会降低薄层电阻。
应当注意，侧壁腐蚀还发生在较宽的有源区，但在此情况下，相对效果比较小的有源区中的效果更加小。

Claims (4)

1.在衬底(1)上制造半导体器件(2)的方法，半导体器件(2)包括由间隔层(10-13，20-23)界定的硅衬底(1)中的至少一个有源区(5，6，16)；至少一个有源区(5，6，16)进一步被设置成与包括二硅化钛的互连区(29)接触的接触区；该方法包括步骤：
·在衬底(1)上淀积氧化层(26)；
·在氧化层(26)上淀积抗蚀剂层(27)；
·将抗蚀剂层(27)图形化；
·利用反应离子蚀刻工艺，采用已图形化的抗蚀剂层(27)作为掩膜，在氧化层(26)中蚀刻一个开口以便界定至少一个有源区(5，6，16)，所述至少一个有源区(5，6，16)的宽度为0.35μm或更小；
·在干法条纹工艺中利用至少包含作为气体组分的氧的微波等离子去除抗蚀剂层(27)；
·在氧化层(26)的顶部和至少一个有源区(5，6，16)上淀积包含钛的金属层(28)；
·通过包括形成二硅化钛的第一结晶变形的第一退火步骤、未反应钛的选择湿法蚀刻步骤和形成二硅化钛的第二结晶变形的第二退火步骤的自对准工艺形成包含二硅化钛的互连区(29)，所述第二结晶变形具有比所述第一结晶变形更低的电阻率；
其特征在于干法条纹工艺的微波等离子包括至少包含氟的另一气体组分，用于清洁并蚀刻至少一个有源区(5，6，16)的表面并各向同性蚀刻间隔层(10-13，20-23)。
2.根据权利要求1的方法，其特征在于所述另一气体组分为四氟化碳。
3.根据权利要求1或2的方法，其特征在于至少一个有源区(5，6，16)的宽度为0.25μm或更小。
4.根据权利要求1或2的方法，其特征在于间隔层为包括氮化硅的侧面间隔层。
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