CN1256438A - 半导体制造中防止由介质防反射层引起的光致抗蚀剂中毒 - Google Patents

半导体制造中防止由介质防反射层引起的光致抗蚀剂中毒 Download PDF

Info

Publication number
CN1256438A
CN1256438A CN99110664A CN99110664A CN1256438A CN 1256438 A CN1256438 A CN 1256438A CN 99110664 A CN99110664 A CN 99110664A CN 99110664 A CN99110664 A CN 99110664A CN 1256438 A CN1256438 A CN 1256438A
Authority
CN
China
Prior art keywords
layer
silicon oxynitride
photoresist
buffer layer
insulation course
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN99110664A
Other languages
English (en)
Inventor
D·特本
G·Y·李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=22391561&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=CN1256438(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Siemens AG filed Critical Siemens AG
Publication of CN1256438A publication Critical patent/CN1256438A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/091—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers characterised by antireflection means or light filtering or absorbing means, e.g. anti-halation, contrast enhancement

Abstract

提供一种在半导体基片上形成构成图案的导电的多层结构的方法,它防止光致抗蚀剂因来自形成上面的光致抗蚀剂层用的介质防反射涂层氧氮化硅层的活性含氮物质而中毒。基片具有:位于其上的区域的例如金属的第一导电层;覆盖第一导电层区域的例如二氧化硅的介质绝缘层;介质防反射涂层氧氮化硅层;基本上无活性含氮物质的介质隔离层;和光致抗蚀剂层。介质隔离层防止活性含氮物质穿过其中从氧氮化硅层迁移到光致抗蚀剂层,从而防止后者中毒。

Description

半导体制造中防止由介质防反射层 引起的光致抗蚀剂中毒
本发明涉及半导体制造，更详细地说，涉及在半导体制造中防止由介质防反射涂层(DARC)引起的光致抗蚀剂中毒，以及涉及诸如就半导体制造中在半导体基片上形成用于内连用途的图案导电层而论，通过基于氧氮化硅(SiOxNy)的DARC层来消除远紫外(DUV)光致抗蚀剂层的中毒的方法。
当在例如硅的晶片基片上制造微电子半导体器件以形成集成电路时，按照选择的顺序在其上淀积各种金属层和绝缘层。所述绝缘层，例如，二氧化硅、氧氮化硅(SiOxNy)、也称为氟氧化硅的氟硅玻璃(FSG)、旋涂玻璃(SOG)等等，视情况而定，作为例如金属间介质(IMD)层的金属层之间的电绝缘、作为保护层、作为间隙填充层以实现晶片基片的平面化(层平面度)等等。通过诸如等离子体增强型化学汽相淀积(PECVD)、大气压力CVD等等传统的技术来淀积所述各个层。
通常，例如，设置在包含各种器件的硅基片上的第一层金属层通过一层或者多层绝缘层与其上的第二层金属层隔离。第二层金属层又通过一层或者多层绝缘层与其上的第三层金属层隔离，等等。这些金属层通过蚀刻在插入的各绝缘层中的金属化的通孔、小孔和空隙内连。
为此，重叠的各层经历光刻处理、以便在其上形成与集成电路(IC)一致的图案，例如形成通孔。用光致反应的聚合材料的光致抗蚀剂层覆盖晶片基片的顶层，以便借助于掩模形成图案。诸如可见光或者紫外光(UV)的光线通过掩模照射在光致抗蚀剂层上，以便按照掩模图案将它曝光。光致抗蚀剂层的聚合材料对光线是透明的、也是光致反应的，从而改变其化学性质，即，通过光激发反应，使得有可能将其构成图案。
通常，在晶片基片的顶部形成诸如有机防反射涂层(ARC)的防反射涂层(ARC)，例如，诸如聚酰亚胺的光吸收聚合物的防反射涂层，以便将返回光致抗蚀剂层的反射光减至最少，从而进行更均匀的处理。
所述光致抗蚀剂可以是负的或者正的类型。在负的光致抗蚀剂中，曝光的(聚合的)区域变成不溶解的，而未曝光的(未聚合的)区域溶解在后来加入的显影液中。在正光致抗蚀剂中，曝光的(降解的)可溶区域溶解在显影液中，而未曝光的(不溶解)的区域不变。在这两种情况下，保留在晶片基片上的光致抗蚀剂材料形成图案，以便在随后的蚀刻有关的各层时起掩模的作用。
在层的材料具有与相邻层的不同的物理和化学特性的地方，其蚀刻工艺也与相邻层的不同，例如，在各介质层中形成连接相邻层次的金属层的通孔时。所述蚀刻最好是与各向同性(在所有方向上同等地蚀刻暴露的表面)不同的的各向异性的(高速率的垂直方向蚀刻和低速率或者禁止的水平方向蚀刻)，以便提供具有均匀的垂直壁几何形状或外形的蚀刻结构。可以根据待蚀刻的材料的物理和化学性质以及邻近的材料的物理和化学性质，通过湿蚀刻(溶解)或者干蚀刻(等离子体蚀刻或反应离子蚀刻)来实现蚀刻工艺。
为了使晶片基片上可利用区域中器件元件的集成度(接线数)到达最大值，以便把更多的元件装入同一区域中，必须增进小型化。由于需要更加窄的金属线路和更加密的间隔尺寸以便实现元件的日益提高的密集封装，在所包含的微小公差下，它们变成更加容易损坏。当IC小型化增进到低于四分之一微米(0.25微米，即250纳米(nm)或2,500埃)的所谓超大规模集成电路(VLSI)时，这已经变得明显了。
比较起来，可见光具有400-700纳米(4000-7000埃)的波长谱，而紫外光具有100-400纳米(1000-4000埃)的波长谱。一般说来，中紫外(MUV)光具有大约365纳米波长，而远紫外(DUV)光具有大约248纳米或更短的波长。
在低于四分之一微米的尺寸下，在晶片基片的各层上所需要的与形成小孔或窗口的光刻相联系的高纵横比(深度对宽度)、精细的导电线路等等需要非常严格的公差，以防止不希望有的损坏，诸如密集地隔开的元件的可能引起短路的接触等等。
当来自辐射源的、按照掩模构成图案的入射光穿过光致抗蚀剂层的光致反应聚合材料时，随着它在暴露的图案区域中引起光激发反应，它逐渐地被吸收。当到达ARC层的某些入射光线未被吸收，而是被反射及散射回到光致抗蚀剂层中时，就产生对入射光的干扰并且形成驻波。
与光致反应聚合材料不相容的污染物可能从ARC层或者其它邻近层迁移到光致抗蚀剂层中。这些污染物会使光致抗蚀剂层中毒，例如，与它进行干扰反应，由于与聚合材料的过量的化学互作用而在其中导致反应的不均匀性。这通常称为光致抗蚀剂中毒，并且，在使用正光致抗蚀剂的场合导致形成光致抗蚀剂底脚，而在使用负光致抗蚀剂的场合导致光致抗蚀剂收聚。
具体地说，在显影时，光致抗蚀剂层的曝光的图案区域具有带不均匀(非垂直的)侧壁的光致抗蚀剂外形或结构。蚀刻之后，光致抗蚀剂底脚和光致抗蚀剂收聚问题导致光致抗蚀剂图案向下面一层或多层的不理想的转移，最终，由于与所需要的IC设计相比，蚀刻的结构是不精确的，从而限制了最小空间分辨率。
以下的先有技术中示出半导体器件的制造过程的某些例子。
(1)1975年5月20日颁发的美国专利第3,884,698号(Kskihama等人)公开了一种半导体基片，它依次具有绝缘层、无光泽的金属ARC层和光致抗蚀剂层。所述金属ARC层吸收大部分入射光，使得仅仅小部分反射回到光致抗蚀剂层。所涉及的问题是：入射和反射光之间的干扰在光致抗蚀剂中产生具有最小曝光波节和最大曝光波腹的驻波。具有适当的波腹曝光强度的光线产生波节的欠曝光，使得显影时不能完全显现用于下伏层的精确蚀刻的光致抗蚀剂图案。相反，用于波节曝光和完全显现图案的提高了亮度的光线产生波腹过曝光和不良的图案分辨率。缓和这个问题的方法是：选择绝缘和金属ARC层厚度，以便消除反射光、抑制所述干扰和减小驻波幅度。
(2)1985年1月1日颁发的美国专利第4,491,628号(Ito等人)公开了一种用于远紫外光刻的、根据显影剂而是正或负的光致抗蚀剂，用来获得接近垂直的壁。它由以下成分构成：具有多种酸基的聚合物，所述酸基经历酸解，导致曝光区域和未曝光区域的极性(可溶性)的改变；光激发剂，它在辐射分解时产生酸；以及敏化剂，例如染料，它吸收辐射，以便改变光激发剂的灵敏度。
(3)1986年5月6日颁发的美国专利第4,587,138号(Yau等人)公开了一种半导体基片，它依次具有：绝缘层；铝层；含染料的旋涂玻璃(SOG)层，其中，染料使SOG层可以起ARC层的作用；以及光致抗蚀剂层。所述含染料的SOG ARC层使得有可能在200℃以上的温度下进行防反射光刻图案构成以及溶合和密封钝化，同时抑制外延生长层表面小丘和铝层中孔隙的形成。在钝化步骤中，附加氧氮化硅气密层。含染料的SOG ARC层具有优于有机的、例如聚酰亚胺ARC层的优点：如果光致抗蚀剂处理过程必须返工，则仅仅需要剥去光致抗蚀剂，而不必剥去SOG ARC。
(4)1989年4月11日颁发的美国专利第4,820,611号(Arnold，III等人)公开了一种在光刻构成图案期间，通过在金属和光致抗蚀剂层之间设置TiN(氮化钛)ARC层而减少从IC结构上的金属层返回光致抗蚀剂层的反射光的方法。TiN ARC层的厚度随辐射波长和金属层光学特性而定，以便减小由光反射和散射引起的驻波干扰。TiN ARC层的使用不同于金属或高熔点(refractory)的ARC的使用，也不同于有机的，例如含染料的聚酰亚胺ARC的使用。
(5)1991年1月1日颁发的美国专利第4,981,530号(Clodgo等人)公开了一种把SOG作为半导体基片上的有机绝缘层的应用。水与溶剂中的氨基烷氧基硅烷反应，并且，把最后得到的溶液老化、旋涂在基片上，然后在无氧的、惰性的氮气氛中固化成梯式硅倍半环氧乙烷(silsesquioxane)聚合物。这种SOG材料不同于已知的诸如聚酰亚氨树脂的有机绝缘材料，后者显现不良的平面化特性，并且不同于聚硅氧烷，后者呈现应力引起的裂化和不良的附着力。
(6)1993年6月15日颁发的美国专利第5,219,788号(Abernathey等人)，它涉及上述五个美国专利：(1)第3,884,698号(Kskihama等人)，(2)第4,491,628号(Ito等人)，(3)第4,587,138号(Yau等人)，(4)第4,820,611号(Arnold，III等人)，以及(5)第4,981,530号(Clodgo等人)。它公开一种依次具有以下各层的半导体基片：Ti和Al/Cu/Si的金属双层；TiN ARC层；Si，SiO2，或SOG的含硅阻挡层；以及用于高密度光刻图案形成的远紫外光致抗蚀剂层，它减小了线路宽度和器件元件的间距，同时避免光致抗蚀剂网纹(webbing)(光致抗蚀剂底脚)的形成。
在(6)美国专利第5,219,788号(Abernathey等人)中，按照所述(2)美国专利第4,491,628号(Ito等人)，光致抗蚀剂是在曝光时产生酸基的类型。按照所述(5)美国专利第4,981,530号(Clodgo等人)，当阻挡层是由SOG形成的时，可以把它加在TiN ARC层上。所述阻挡层可以防止ARC层的TiN与光致抗蚀剂层的酸基互作用。TiNARC层为阻挡层提供附着力，并且防止在高压处理期间硅从阻挡层转移到金属双层。当然，在图案形成期间，所述TiN ARC层抑制返回到光致抗蚀剂的光反射。
在半导体制造中，在多掩模层的情况下，DARC(介质防反射层)层，尤其是基于氧氮化硅的DARC层具有多种优点。它们可以用于相消干扰和吸收方式中，并且，在淀积过程中可以很好地控制它们的成分和特性。在某些应用场合，它们还可以在规定的光刻步骤之后的蚀刻工艺中用作硬掩模。可以预期，在不久的将来，它们将至少部分地代替有机旋涂ARC材料。
氧氮化硅薄膜(层)的缺点在于：由于存在于其中的活性污染物，即，活性含氮物质(包括活性氮本身以及伴随的它与其它污染的原始成分的含自生成活性功能团的污染化合物)的缘故，它们与现代DUV(远紫外)光致抗蚀剂系统不兼容，这些活性含氮物质往往会迁移或扩散到氧氮化硅层的外面，并且与光致抗蚀剂层的聚合材料成分起化学反应。
如上所述，这种通常称为光致抗蚀剂中毒的化学反应在已经完成光刻曝光和显影处理之后在下面的基片上产生光致抗蚀剂底脚或者光致抗蚀剂收聚，即光致抗蚀剂外形的不均匀的侧壁。光致抗蚀剂底脚和光致抗蚀剂收聚问题导致光致抗蚀剂图案向下面基片的不理想的转移，并且最终限制了IC元件的最小空间分辨率。
因此，通常在氧氮化硅层上淀积传统的二氧化硅盖层作为隔离层，以便把活性含氮物质的向外扩散减至最小。但是，这种二氧化硅盖层通常也是利用活性的含氮物质淀积的，例如利用硅烷(SiH4)与氧和氮或氧化氮(N2O)一起，借助PECVD技术来淀积，和/或残余的氮仍然可能从氧氮化硅层扩散到二氧化硅盖层中。两种效应仍然可能导致上述中毒现象。
虽然目前还不完全清楚，但是，人们相信，在基于二氧化硅的层的随后的淀积中，例如在利用硅烷(SiH4)与一氧化二氮等等一起、借助PECVD技术的淀积中，诸如氢和氮的活性污染物仍然作为产物母体成分。在存在这种活性氮的情况下，人们认为，和附带的氢和/或仍然作为污染的产物母体成分的其它物质一起形成其自生成诸如胺的活性污染化合物。人们相信，向外扩散的这种活性氮和这种自生成的活性污染化合物聚集在与上面的光致抗蚀剂层交界的交界面，从而产生所述中毒问题。
在说明书和权利要求书中所用的术语“活性的含氮物质”考虑的是既包含活性氮本身又包含附带的、其与其它污染的产物母体成分、诸如氢的自生成活性污染化合物(即，活性的含氮污染化合物)的活性含氮物质。
涉及利用传统的有机ARC的双镶嵌金属化方案、用于在半导体基片上形成构成图案的导电的多层结构的典型的先有技术制造技术包括以下步骤：
(1)在底面的、具有例如在其上的金属的第一层导电层的晶片基片上淀积例如二氧化硅的金属间介质(IMD)绝缘层，然后，在该绝缘层上淀积第一有机ARC层，并且在有机ARC层上淀积第一光致抗蚀剂层，继之以图案形成工艺(光刻曝光和显影)，以便在光致抗蚀剂层中打开接触孔(小孔)；
(2)对有机ARC层进行开孔蚀刻，以便加深所述小孔并暴露下面的绝缘层，从而，由于开孔蚀刻工艺的非选择性而加宽了光致抗蚀剂层中的小孔图案；
(3)利用光致抗蚀剂层作为掩模对绝缘层进行介质蚀刻，以便加深所述加宽的小孔，从而形成暴露出下面的第一层导电层的通孔，然后剥去光致抗蚀剂层和有机ARC层；
(4)在所述绝缘层上淀积第二有机ARC层，从而，通孔变成被残留的有机ARC材料填充，然后在有机ARC层上淀积第二光致抗蚀剂层，继之以图案形成工艺(光刻曝光和显影)，以便在所述通孔周围的光致抗蚀剂层中打开内连沟槽；
(5)对有机ARC层进行开孔蚀刻，以便加深所述沟槽并暴露下面的绝缘层，同时，去除填充绝缘层中通孔的残留的有机ARC层的上部分，从而，由于开孔蚀刻工艺的非选择性而加宽了光致抗蚀剂层中的沟槽图案；
(6)对绝缘层进行介质蚀刻，以便进一步加深所述沟槽并在绝缘层中形成相应的沟槽，由于通孔中存在残余的有机ARC材料的干扰，在通孔的周围留下围墙，然后剥去光致抗蚀剂层和有机ARC层；
(7)对绝缘层进行湿式清洗，并且在该绝缘层上淀积例如金属的第二层导电层，以便对在其中形成的通孔和沟槽图案进行过量填充，并且形成与在通孔处露出的第一层导电层的导电接触；以及
(8)对第二层导电层进行化学机械抛光(CMP)，以便去除多余的导电材料，并且，通常是在某种程度的过量抛光的情况下暴露出所述绝缘层的表面。
从上文可以明白，有机ARC开孔蚀刻工艺产生宽度控制问题，并且，留在绝缘层中的围墙可能导致在导电层中形成孔隙以及随后发生的稳定性问题。
在制造半导体器件过程中，最好具有这样的作为光致抗蚀剂层的DARC层的氧氮化硅结构：它防止活性的含氮物质向外扩散，以便避免使光致抗蚀剂层中毒以及随后发生的光致抗蚀剂底脚或者光致抗蚀剂收聚问题，后者导致到底面的基片的不理想的图案转移，这限制了器件上元件的最小空间分辨率，尤其是在降低制造成本的同时获得这种结构时更是如此。
根据本发明避免了上述缺点，其方法是：在半导体制造过程中提供作为上面远紫外(DUV)光致抗蚀剂层的介质防反射涂层(DARC)的氧氮化硅层系统，其中，在它们之间插入作为介质隔离层的基本上无活性的含氮物质的介质薄层。
插入的无活性含氮物质的介质隔离层消除了由DARC氧氮化硅层引起的DUV光致抗蚀剂层的中毒。介质隔离层最好由基于二氧化硅的材料制成，例如通过把旋涂玻璃(SOG)的薄层旋转淀积在DARC氧氮化硅层上而提供的材料，以便防止DUV光致抗蚀剂中毒。有利的是，可以用相同的设备(移动的线路)、以集成的方式顺序地涂敷SOG和光致抗蚀剂层聚合材料两者，因为，在传统的半导体制造过程中，通常用旋涂的方法涂敷光致抗蚀剂材料。这有效地降低了制造成本。
根据本发明，提供一种用于在半导体基片上形成构成图案的导电的多层结构的方法。它包括在具有例如位于选择的区域的金属的第一导电层的半导体基片的表面上形成例如二氧化硅的介质绝缘层，使得绝缘层覆盖第一导电层的区域。它还包括在所述绝缘层上形成足以在其上构成介质防反射涂层(DARC)的氧氮化硅层，以及在所述DARC氧氮化硅层上形成足以防止活性的含氮物质穿过其中从DARC氧氮化硅层迁移的基本上无活性含氮物质的介质隔离层。在所述介质隔离层上形成光致抗蚀剂层。
将所述光致抗蚀剂层选择性地曝光和显影，以便露出下面的介质隔离层的选择的图案部分。介质隔离层的露出的图案部分从上面覆盖和对准基片中的第一导电层区域。去除介质隔离层的这些图案部分和DARC氧氮化硅层的相应的下面部分，以便露出下面的绝缘层的相应部分。去除所述绝缘层的露出的部分，以便露出第一导电层区域。
详细地说，介质隔离层由基本上无活性含氮物质的二氧化硅材料、例如基本上无活性含氮物质的旋涂玻璃构成，而光致抗蚀剂层由对活性的含氮物质敏感的有机光致抗蚀剂材料构成。
在第一蚀刻步骤中，在反应室区域内，方便地将介质隔离层的露出的图案部分和DARC氧氮化硅层的相应的下面部分一起去除，并且，在紧接在第一蚀刻步骤之后的第二蚀刻步骤中，在同一反应室区域中，方便地去除所述绝缘层的露出部分。最好通过例如利用含氟的化学组成的反应离子蚀刻(RIE)来进行所述第一和第二蚀刻步骤。
所述方法还包括去除显影后的光致抗蚀剂层的剩余部分，以便暴露介质隔离层，并且，在所述介质隔离层上、在先前去除的介质隔离层的图案部分的周围形成另一个光致抗蚀剂层。对所述另一个光致抗蚀剂层进行选择性的曝光和显影，以便露出所述介质隔离层的先前去除的图案部分周围的加宽的图案部分。
然后，去除介质隔离层的露出的加宽的图案部分、DARC氧氮化硅层的相应的下面部分以及所述绝缘层的围绕先前露出的第一导电层区域的所述下面的加宽部分的上层部分。最后，在所述绝缘层的加宽的图案部分上形成与第一导电层区域的先前露出的图案部分电接触的、例如金属的第二导电层。
通常，形成厚度为大约5000-10000埃的绝缘层，形成厚度为大约300-1500埃的DARC氧氮化硅层，以及形成厚度为大约250-1000埃的介质隔离层。
以下特征是很有意义的：可以通过在同一淀积区，在防反射涂层氧氮化硅层上的顺序的淀积过程来形成所述介质隔离层和所述光致抗蚀剂层。
根据本发明的最佳特征，所述方法包括以下步骤：在半导体制造中处理晶片基片，以便阻止活性的含氮物质从在其上形成DARC的氧氮化硅层流动到上面的光致抗蚀剂层，从而防止所述光致抗蚀剂层的活性含氮物质中毒。所述方法包括：在DARC氧氮化硅层和光致抗蚀剂层之间插入足以防止活性的含氮物质穿过其中从所述DARC氧氮化硅层迁移到所述光致抗蚀剂层的基本上无活性含氮物质的介质隔离层。
本发明还考虑由此生产的产品。
从以下结合附图和权利要求书所进行的详细描述，将更加容易理解本发明。
图1A至1H是一系列纵向剖面图，它们举例说明根据先有技术在半导体基片上形成构成图案的导电的多层结构的各个阶段；以及
图2A至2G是一系列类似的纵向剖面图，它们举例说明根据本发明的最佳实施例在半导体基片上形成构成图案的导电的多层结构的各个阶段。
应当指出，所述附图不是按比例的，所显示的一些部分被放大了，使得所述附图更容易被理解。
现在参考图1A至1H，图中示出先有技术半导体器件或微型芯片20的八个制造阶段，微型芯片20以多样的形式具有：晶片基片21，第一层导电层22，IMD(金属间介质)绝缘层23，绝缘层抛光顶面23a，第一有机ARC层(防反射涂层)24，例如正光致抗蚀剂材料的第一光致抗蚀剂层25，接触孔(小孔)26，加深和加宽的接触孔26a，通孔(小孔)27，第二有机ARC层28，例如正光致抗蚀剂材料的第二光致抗蚀剂层29，内连沟槽30，加宽的内连沟槽30a，通孔沟槽31，围墙32，第二层导电层33，以及第二层导电层抛光顶面33a。
图1A至1H举例说明用于在半导体基片上形成构成图案的导电的多层结构的先有技术方法的步骤系列，它涉及利用传统的有机ARC的双镶嵌金属化方案。
图1A显示半导体器件或微型芯片20，它具有：例如硅的晶片基片21，在该基片上，已经在选择的区域中形成，例如，诸如钨的金属的第一层导电层22；还有，例如二氧化硅的IMD绝缘层23；第一有机ARC层24；以及例如正光致抗蚀剂材料的第一光致抗蚀剂层25。这之后是图案形成步骤(光刻曝光和显影)，以便打开接触孔26，从而暴露第一有机ARC层24的下面图案区域。
这是如下的组合步骤(1)之后的半导体器件20的状态：在其上具有第一层导电层的基片上淀积绝缘层；在该绝缘层上淀积第一有机ARC层；在该有机ARC层上淀积第一光致抗蚀剂层；以及使该光致抗蚀剂层形成图案，以便打开其中的接触孔。
图1B显示对有机ARC层24进行开孔蚀刻之后的半导体器件20，所述开孔蚀刻形成加深并且加宽的、穿过有机ARC层24而暴露出下面的绝缘层23的图案区的接触孔26a。由于所述ARC开孔蚀刻工艺的非选择性，接触孔26a相对于接触孔26被加宽了。这是如下的步骤(2)之后的半导体器件20的状态：对第一有机ARC层进行开孔蚀刻以便加深小孔并且暴露出下面的绝缘层，从而，由于蚀刻的非选择性的缘故，小孔图案被加宽了。
图1C显示利用光致抗蚀剂层25作为掩模对绝缘层23进行蚀刻之后的半导体器件20，所述蚀刻加深了加宽的小孔26a，在绝缘层23中形成通孔27，从而暴露出下面的第一层导电层22的区域。接着是剥去光致抗蚀剂层25和有机ARC层24。这是如下的组合步骤(3)之后的半导体器件20的状态：利用光致抗蚀剂层作为掩模对绝缘层进行蚀刻，以便加深加宽后的小孔并形成暴露出下面的第一层导电层22的通孔，然后剥去光致抗蚀剂层和有机ARC层。
图1D显示在绝缘层23上涂敷第二有机ARC层28、使通孔27充满剩余的有机ARC层材料，又在有机ARC层28上涂敷例如正光致抗蚀剂材料的第二光致抗蚀剂层29之后的半导体器件20。接着将光致抗蚀剂层29构成图案(光刻曝光和显影)，以便打开其中围绕通孔27的内连沟槽30。这是如下的组合步骤(4)之后的半导体器件20的状态：在绝缘层上淀积第二有机ARC层、由此所述通孔充满剩余的有机ARC层材料，并且在有机ARC层上淀积第二光致抗蚀剂层，继之以图案形成操作，以便在光致抗蚀剂层中打开围绕通孔的内连沟槽。
图1E显示对有机ARC层28进行开孔蚀刻之后的半导体器件20，所述开孔蚀刻形成加深并且加宽的、穿过有机ARC层28而暴露出下面的绝缘层23的图案区的沟槽30a。由于所述ARC蚀刻过程的非选择性，沟槽30a相对于沟槽30被加宽了。有机ARC蚀刻过程使通孔27中的剩余有机ARC材料体凹进，但是没有完全将其去除。这是如下的步骤(5)之后的半导体器件20的状态：对第二有机ARC层进行开孔蚀刻以便加深沟槽并且暴露出下面的绝缘层，同时还去除填充绝缘层中通孔的剩余有机ARC材料的上部分，从而，由于蚀刻的非选择性的缘故，光致抗蚀剂层中的沟槽图案被加宽了。
图1F显示把绝缘层23蚀刻到所需要的深度以便形成把沟槽30a的图案延伸到绝缘层23的上部分的通孔沟槽31、接着去除光致抗蚀剂29和有机ARC层28之后的半导体器件20。由于通孔27中存在剩余的有机ARC材料，所以，在绝缘层23中、围绕通孔27的通孔沟槽31的中心部分处留下围墙32。这是如下的组合步骤(6)之后的半导体器件20的状态：蚀刻绝缘层以便进一步加深有机ARC层沟槽并且在绝缘层中形成相应的沟槽，由于通孔中存在剩余的有机ARC材料的干扰，在通孔周围留下围墙，然后剥去光致抗蚀剂层和有机ARC层。
图1G显示对介质层23进行湿式清洗，继之以在绝缘层23上淀积例如，诸如铝的金属的第二层导电层33，这使得在其中形成的通孔沟槽31被过量填充，并且形成与第一层导电层22的导电接触之后的半导体器件20。这是如下的组合步骤(7)之后的半导体器件20的状态：对绝缘层进行湿式清洗，并且在该介质层上淀积第二层导电层，以便对在其中形成的通孔和沟槽图案进行过量填充，并且形成与在通孔处露出的第一层导电层的导电接触。
最后，图1H显示在以下工艺步骤之后的半导体器件20：对多余的第二层导电材料进行化学机械抛光(CMP)、从第二层导电层33抛弃多余的第二层导电材料、直到绝缘层23的水平面，以便以彼此找平的形式(例如，在这些顶面处某种程度的过量抛光的情况下)形成绝缘层23的抛光的顶面23a和第二层导电层33的抛光的顶面33a。这是最后的组合步骤(8)之后的半导体器件20的状态：对第二层导电层进行CMP，以便去除多余的导电材料，并且，通常是在某种程度的过量抛光的情况下暴露出所述绝缘层的表面。
利用传统技术进行以下工艺步骤：在晶片基片21上形成第一层导电层22；在晶片基片21上淀积绝缘层23；在绝缘层23上涂敷有机ARC层24；在有机ARC层24涂敷光致抗蚀剂层25；将光致抗蚀剂层25构成图案；对有机ARC层24进行蚀刻；以及对绝缘层23进行蚀刻。还利用传统技术进行以下工艺步骤：从绝缘层23剥去光致抗蚀剂层25和有机ARC层24；在绝缘层23上涂敷有机ARC层28；在有机ARC层28上涂敷光致抗蚀剂层29；将光致抗蚀剂层29构成图案；对有机ARC层28进行蚀刻；再次对绝缘层23进行蚀刻；剥去光致抗蚀剂层29和有机ARC层28；对绝缘层23进行湿式清洗；在绝缘层23上淀积第二层导电层33；以及对绝缘层23和第二层导电层33进行化学机械抛光。
上述利用传统的有机ARC层的先有技术方案有严重的缺点：对有机ARC层的开孔蚀刻在形成接触孔、沟槽、通孔等等方面产生宽度控制问题。这是由于这种蚀刻区域的宽度尺寸的不希望有的显著增长的缘故，这促进通孔等等周围沟槽围墙的生成，后者导致在相邻的导电层中形成局部孔隙。这是因为不能用蚀刻介质绝缘层23所需要的蚀刻方法来蚀刻个别的有机ARC层24和28。相反，不能用蚀刻有机ARC层24和28中的每一层所需要的蚀刻方法来蚀刻介质绝缘层23。正如下面将说明的，本发明的系统克服了先有技术的这些缺点。
根据本发明，涉及利用DARC氧氮化硅/SOG系统的双镶嵌金属化方案、用于在半导体基片上形成构成图案的导电的多层结构的相应的制造技术考虑以下的类似的步骤：
[1]在第一导电层位于其上选择区域中的半导体基片的表面上这样形成介质绝缘层，使得该介质绝缘层覆盖所述第一导电层的所述区域；
[2]在所述绝缘层上形成足以在其上构成DARC(介质防反射涂层)的氧氮化硅层；
[3]在所述DARC氧氮化硅层上形成足以防止活性含氮物质穿过其中从DARC氧氮化硅层转移的基本上无活性含氮物质的介质隔离层；
[4]在所述介质隔离层上形成光致抗蚀剂层；
[5]对所述光致抗蚀剂层进行选择性的曝光和显影，以便露出所述下面的介质隔离层的选择性图案部分，所述图案部分从上面覆盖和对准所述基片中的所述第一导电层区域；
[6]去除所述介质隔离层的所述露出的图案部分和所述DARC氧氮化硅层的相应的下面部分，以便露出所述下面的绝缘层的相应部分；以及
[7]去除所述绝缘层的所述露出的部分，以便露出所述基片中所述第一导电层的所述区域。
进一步的步骤包括：
[8]去除所述显影后的光致抗蚀剂层的剩余部分，以便露出所述介质隔离层；
[9]在所述介质隔离层上、在所述介质隔离层的先前去除的图案部分的周围形成另一个光致抗蚀剂层；
[10]对所述另一个光致抗蚀剂层进行选择性的曝光和显影，以便露出所述介质隔离层的所述先前去除的图案部分周围的加宽的图案部分；
[11]去除所述介质隔离层的所述露出的加宽的图案部分以及所述DARC氧氮化硅层的相应的下面部分和所述先前露出的第一导电层区域周围所述绝缘层的下面的加宽部分的上层部分；以及
[12]在所述绝缘层的所述加宽的图案部分上形成与所述第一导电层区域的所述先前露出的图案部分电接触的第二导电层。
下面参考图2A至2G，图中示出根据本发明的实施例的半导体器件或微型芯片40的七个制造阶段，所述半导体器件或微型芯片40以多样的形式具有：晶片基片21’，第一层导电层22’，IMD(金属间介质)绝缘层23’，DARC(介质防反射涂层)氧氮化硅层41，DARC氧氮化硅层抛光顶面41a，基本上无活性含氮物质的介质隔离层42，例如正光致抗蚀剂材料的第一光致抗蚀剂层25’，接触孔(小孔)43，加深的接触孔43a，通孔(小孔)44，例如正光致抗蚀剂材料的第二光致抗蚀剂层45，内连沟槽46，通孔沟槽47，第二层导电层48，以及第二层导电层抛光顶面48a。
在图2A至2G中，用加撇号(’)的标号表示的元件是与图1A至1H中的相同的元件。
图2A至2G举例说明用于在半导体基片上形成构成图案的导电的多层结构的方法的步骤系列，它利用作为DARC层的氧氮化硅以及所述DARC氧氮化硅层和上面的光致抗蚀剂层之间的基本上无含氮物质的介质隔离层。
图2A显示半导体器件或微型芯片40，它具有：例如硅的晶片基片21’，在该基片上，已经在选择的区域中形成，例如，诸如钨的金属的第一层导电层22’；还有，例如二氧化硅的IMD绝缘层23’；形成DARC(介质防反射涂层)的氧氮化硅层41；防止光致抗蚀剂中毒的基本上无含氮物质的介质隔离层42；以及例如正光致抗蚀剂材料的第一光致抗蚀剂层25’。这之后是图案形成步骤(光刻曝光和显影)，以便打开接触孔43，从而暴露介质隔离层42的下面图案区域。可以减小绝缘层23’的厚度，以便对所述层叠结构中包含DARC氧氮化硅层41和介质隔离层42作出补偿。
这是如下的步骤(1)至(5)之后的半导体器件40的状态：在其上区域中具有第一导电层的半导体基片上这样淀积介质绝缘层，使得该介质绝缘层覆盖第一导电层区域；在所述绝缘层上淀积DARC氧氮化硅层；在所述DARC氧氮化硅层上淀积基本上无活性含氮物质的介质隔离层；在所述介质隔离层上涂敷光致抗蚀剂层；对所述光致抗蚀剂层进行曝光和显影，以便露出介质隔离层的图案部分，所述图案部分从上面覆盖和对准所述基片中的所述第一导电层区域。
图2B显示对介质隔离层42和DARC氧氮化硅层41进行蚀刻之后的半导体器件40，所述蚀刻形成加深并且加宽的、穿过介质隔离层42和DARC氧氮化硅层41而暴露出下面的绝缘层23’的图案区的接触孔43a。由于所涉及的介质蚀刻过程的选择性，接触孔43a相对于接触孔43未被加宽。这是如下的步骤[6]之后的半导体器件40的状态：去除所述介质隔离层的所述露出的图案部分和所述DARC氧氮化硅层的相应的下面部分，以便露出所述绝缘层的相应部分。
图2C显示利用介质隔离层42作为掩模对绝缘层23’进行介质蚀刻之后的半导体器件40，所述介质蚀刻加深了未加宽的小孔43a，在绝缘层23’中形成通孔44，从而暴露出下面的第一层导电层22的区域。接着是剥去光致抗蚀剂层25’。有利的是，所述用于形成通孔44的蚀刻操作是和用于形成加深的接触孔43a的蚀刻操作在同一个反应室区域中进行的，即，晶片基片21’保持在用于一前一后的一对蚀刻操作的同一蚀刻室中。这是如下步骤[7]-[8]之后的半导体器件40的状态：去除所述绝缘层的所述露出的部分，以便露出所述基片中所述第一导电层的所述区域，然后，剥去所述光致抗蚀剂层以便露出所述介质隔离层。
图2D显示在如下工艺步骤之后的半导体器件40：在介质隔离层42上涂敷例如正光致抗蚀剂材料的第二光致抗蚀剂层45，并且把光致抗蚀剂层45构成图案(光刻曝光和显影)，以便打开其中的围绕通孔44的内连沟槽46。这时，由于受影响的区域一般仍然有利地被组合的介质隔离层42和下伏的DARC氧氮化硅层41叠层结构所覆盖，所以，不需要新的ARC淀积。虽然通孔44最初可能局部地填充剩余的光致抗蚀剂层45的材料(未示出)，但是，这在用于打开沟槽46的显影过程中被去除了。这是如下步骤[9]-[10]之后的半导体器件40的状态：在所述介质隔离层上、在所述介质隔离层的先前去除的图案部分的周围形成另一个光致抗蚀剂层；以及对所述另一个光致抗蚀剂层进行曝光和显影，以便露出所述介质隔离层的所述先前去除的图案部分周围的加宽的图案部分。
图2E显示在如下工艺步骤之后的半导体器件40：对介质隔离层42、DARC氧氮化硅层41和无机层23’的上层部分进行进一步的介质蚀刻，以便在其中形成穿过介质隔离层42、DARC氧氮化硅层41和无机层23’的上层部分到所需要的深度的加深的、但不加宽的通孔沟槽47。继之以剥去光致抗蚀剂层45。由于所述介质蚀刻过程的选择性，相对于沟槽46而言，沟槽47未被加宽。此外，在绝缘层23’中未形成围墙。这是如下步骤[11]之后的半导体器件40的状态：去除所述介质隔离层的所述露出的加宽的图案部分以及所述DARC氧氮化硅层的相应的下面部分和所述先前露出的第一导电层区域周围所述绝缘层的下面的加宽部分的上层部分。
图2F显示如下工艺步骤之后的半导体器件40：对介质层23’进行湿式清洗，继之以在介质层23’上淀积例如，诸如铝的金属的第二层导电层48，这使得在其中形成的通孔沟槽47被过量填充，并且形成与第一层导电层22’的导电接触。所述湿式清洗操作还可以去除介质隔离层42。在这方面，尤其在包含SOG材料的场合，介质隔离层42的性质是这样的，使得，例如，在稀释的或者加缓冲剂的氟化氢(FH)中，与通常比较致密的二氧化硅和氧氮化硅层相比，它通常蚀刻的非常快。这是如下步骤[12]之后的半导体器件40的状态：在所述绝缘层的所述加宽的图案部分上形成与所述第一导电层区域的所述先前露出的图案部分电接触的第二导电层。
最后，图2G显示在如下工艺步骤之后的半导体器件40：对多余的第二层导电材料进行化学机械抛光(CMP)、从第二层导电层48抛弃多余的第二层导电材料、直到DARC氧氮化硅层41的水平面。这以彼此找平的形式(例如，在这些顶面处某种程度的过量抛光的情况下)形成DARC氧氮化硅层41的抛光的顶面41a和第二层导电层48的抛光的顶面48a。根据对DARC氧氮化硅层41和介质隔离层42的各自的厚度的选择，可以通过适当的湿式清洗和CMP操作，局部地或者全部地去除这些层。
利用传统技术进行以下工艺步骤：在晶片基片21’上形成第一层导电层22’；在晶片基片21’上淀积绝缘层23’；在绝缘层23’上淀积DARC氧氮化硅层41；在DARC氧氮化硅层41上淀积介质隔离层42；在介质隔离层42上涂敷光致抗蚀剂层25’；将光致抗蚀剂层25’构成图案；对介质隔离层42和DARC氧氮化硅层41进行蚀刻；以及对绝缘层23’进行蚀刻。还利用传统技术进行以下工艺步骤：从介质隔离层42剥去光致抗蚀剂层25’；在介质隔离层42上涂敷光致抗蚀剂层45；将光致抗蚀剂层45构成图案；再次对介质隔离层42、DARC氧氮化硅层41和绝缘层23’进行蚀刻；剥去光致抗蚀剂层45；对绝缘层23’进行湿式清洗；在绝缘层23’上淀积第二层导电层48；以及对DARC氧氮化硅层41和第二层导电层48进行化学机械抛光。
详细地说，晶片基片21’可以由硅或者诸如金属的其它材料制成。第一层导电层22’可以由例如钨制成，而第二层导电层48可以由例如铝制成。绝缘层23’可以由例如二氧化硅制成。对于第一层导电层22’来说，它起阻挡层的作用。
最好形成厚度为大约5000-10000埃的绝缘层23’，形成厚度为大约300-1500埃的DARC氧氮化硅层41，以及形成厚度为大约250-1000埃的介质隔离层42。
选择DARC氧氮化硅层41的厚度，以便它或者以相消干扰方式、或者以吸收方式起作用。
所述光致抗蚀剂层在诸如大约193至365纳米波长的紫外波辐射下曝光。
根据本发明的利用在DARC氧氮化硅层和光致抗蚀剂层之间的基本上无活性含氮物质的介质隔离层的上述方案提高了对蚀刻操作的更好的横向控制，并且形成用于以物理和化学的方式将DARC氧氮化硅层与光致抗蚀层分离的薄的阻挡层或屏蔽层。这种分离阻止活性的含氮物质从DARC氧氮化硅层转移，以便避免这种活性的含氮物质到达光致抗蚀剂层并使其中毒而产生底脚或者形成收聚。
此外，所述介质隔离层最好是透明的，使得光致抗蚀剂曝光时入射光线可以容易地穿过其中而被DARC氧氮化硅层最大限度地吸收。
在避免先有技术的与利用有机ARC层相连系的宽度控制和围墙形成问题的同时产生这些优点。这是由于不能利用介质材料蚀刻来蚀刻有机ARC材料，并且，也不能利用有机ARC材料蚀刻来蚀刻介质材料。根据本发明，仅仅涉及介质蚀刻，并且可以通过传统的干式蚀刻技术、例如通过利用含氟的化学组成的快速离子蚀刻(RIE)来实现这种介质蚀刻。
根据本发明利用DARC氧氮化硅层41和介质隔离层42优于利用诸如BARL(底面防反射层)的有机ARC层的先有技术的优点是：DARC氧氮化硅层41/介质隔离层42组合叠层结构可以用来为后续的工艺过程提供硬掩模。的确，可以利用具有极好的空间分辨率的非常薄的光致抗蚀剂层25’来形成介质隔离层42的选择性图案，接着，剥去光致抗蚀剂层25’，利用介质隔离层42作为硬掩模来形成DARC氧氮化硅层41的选择性图案。
详细地说，通常利用PECVD技术来形成导电层22’和48，绝缘层23’和DARC氧氮化硅层41。虽然可以采用包括物理和化学汽相淀积(PVD或CVD)的任何适当的技术来形成介质隔离层42，只要把它作为基本上无活性的污染的含氮物质的材料来形成就可以，但是，以类似于涂敷光致抗蚀剂层25’和45的方式、利用例如象旋涂玻璃(SOG)那样的旋涂技术来形成介质隔离层42是方便的。
诸如Dow Corning公司的商品“可流动的氧化物(FlowableOxide)”的SOG的应用适合于并入现有的制造工艺方案中，因此，根据本发明最好采用SOG。最佳的SOG包括基于氢硅倍半环氧乙烷(hydrogen silsesquioxane)、其它硅氧烷等等的材料，对它们进行烘焙，以便去除溶剂并且形成所需要的玻璃。
可以从通常溶解在有机溶剂中的含Si-O的产物母体溶液容易地制造SOG。在类似于通常用于涂敷诸如光致抗蚀剂和有机ARC材料的有机材料的设备(移动的路线)的设备中对SOG溶液进行旋转淀积。可以通过旋转速度和基于Si-O的树脂固体含量而容易地控制最后的SOG厚度。可以淀积厚度为大约250-1000埃的具有极好的均匀性的SOG薄膜。
与PECVD氧化物相比，由于SOG与诸如二氧化硅的这种氧化物相比减小了机械密度，所以，SOG通常具有增大的湿式蚀刻比。
与通过旋涂技术形成诸如有机ARC和光致抗蚀材料的有机材料层相似，SOG溶液也经历一序列烘焙步骤(干燥烘焙)，以便蒸发掉溶剂并且形成所需要的Si-O网状物。SOG烘焙的温度通常是大约200-350℃，最好是大约250℃。具体地说，在室温下用旋涂技术淀积SOG溶液，然后，起初在大约150℃下、最后在大约250℃下烘焙，整个烘焙过程都是在惰性的，即非活性的氮气气氛下进行的，以便形成构成介质隔离层42的固态氧化物(基于二氧化硅的)薄膜。
这种温度高于光致抗蚀剂烘焙温度，但是低于等离子体淀积工艺过程的温度。例如，通常用旋涂淀积法淀积光致抗蚀剂层25’和45，然后在90-150℃下烘焙。另一方面，利用CVD/PVD和PECVD工艺过程，在高达大约450℃(按照CVD或者PVD技术)的温度下淀积层22’和45a的金属，并且，在大约250-400℃、尤其是大约350℃温度下(按照PECVD技术)淀积诸如层23’的二氧化硅和层41的DARC氧氮化硅层的介质。
虽然，与通过PECVD技术淀积的二氧化硅相比，通过烘焙旋涂淀积的溶液而产生的SOG的固态氧化物薄膜具有比较低的密度(因此具有更多的孔隙)，但是，介质隔离层42中的SOG材料免除了活性含氮物质污染，这有助于避免来自DARC氧氮化硅层41的活性的含氮物质穿过其中并视情况而定转移到光致抗蚀剂层25’或者45。尽管SOG材料具有比较低的密度和比较多的孔隙的性质，但是，它起一种足以使DARC氧氮化硅层41和它所包含的成分不干扰光致抗蚀剂层25’或45的物理的和功能上的隔离结构的作用。
存在于DARC氧氮化硅层41中的活性的移动的氮和含氮成分将从那里迁移到介质隔离层42。但是，在都是牺牲层的介质隔离层42和光致抗蚀剂层25’和45保持层叠状态(见图2A-2E)的时间内，介质隔离层42可以以足以避免光致抗蚀剂中毒的方式将任何这种来源于DARC氧氮化硅层41的活性的污染的含氮物质保存在其中或者包含在其中。
根据先有技术，例如通过PECVD，在待构成图案的晶片基片上淀积DARC氧氮化硅层，并且，例如通过PECVD，在DARC氧氮化硅层上淀积用于避免活性的含氮物质从DARC氧氮化硅层直接转移到上面的光致抗蚀剂层的二氧化硅盖层。DARC氧氮化硅层和随后的二氧化硅盖层的这种一前一后的淀积过程是按照一种类型的操作进行的，而此后，例如借助旋涂技术，按照不同类型的操作，在二氧化硅盖层上涂敷光致抗蚀剂层，继之以光致抗蚀剂图案形成。
但是，按照先有技术，导致光致抗蚀剂中毒和底脚问题的活性含氮物质固有地存在于DARC氧氮化硅层中，并且，通常也存在于二氧化硅盖层中。它们来源于例如PECVD型淀积过程物质、诸如硅烷、氧、氮、氧化氮等等中的活性含氮成分，所述硅烷在生成例如二氧化硅或氧氮化硅时放出氢。
另一方面，按照本发明，在按照一种类型的操作，例如通过PECVD，在待构成图案的晶片基片上淀积DARC氧氮化硅层的同时，可以按照不同类型的操作、以集成的方式、在一前一后的旋涂工艺步骤中涂敷介质隔离层和光致抗蚀剂层两者。可以以通用的方式、在宽的厚度范围内提供通过SOG技术形成的介质隔离层，并且，可以用对应于工业中使用的、用来涂敷远紫外光致抗蚀剂层的设备(移动的路线)来涂敷所述介质隔离层。更具体地说，可以例如通过旋涂技术，顺序地在晶片基片21’上、即在DARC氧氮化硅层41上，在同一淀积区域(线迹)中，淀积介质隔离层42和光致抗蚀剂层25’。
因此，与利用等离子体步骤在DARC氧氮化硅层上淀积二氧化硅盖层的先有技术相比较，根据本发明，在DARC氧氮化硅层41的等离子体淀积之后不再需要等离子体步骤。继之以，可以在惰性的、即非活性的氮中，利用在近似于用来涂敷光致抗蚀剂层的温度下对SOG的中等的热烘焙来进行介质隔离层42的SOG淀积。这些温度远低于二氧化硅盖层的等离子体淀积的温度，并且，所述中等条件不导致把惰性氮有害地结合到SOG中。
最值得注意的是以下事实：在通常的液态SOG产物母体材料、SOG产品以及不存在污染的活性的氮化合物时进行的淀积中，不存在诸如活性的氮或者活性的含氮化合物的污染的活性的含氮物质源。此外，与例如通过PECVD进行DARC氧氮化硅层的通常的二氧化硅盖层的等离子体淀积所需要的高温相比较，由于是在例如相当于用于通过旋涂技术涂敷光致抗蚀剂层的温度的中等温度下涂敷SOG的，所以，涉及低得多的热预算。根据本发明的制造方法适合于利用关于用于SOG的氧氮化硅和有机源材料的选择性。
本发明的另一个优点是：在双镶嵌应用场合中，在相应的光刻操作之后，例如，通过在第二层金属淀积步骤之前将SOG剥离与缓冲的HF预清洗结合，可以容易地剥去介质隔离层42的SOG。
虽然不再象先有技术二氧化硅盖层淀积那样把SOG淀积过程集成到例如按照PECVD技术的DARC氧氮化硅层淀积，但是，可以把它有效的集成到光致抗蚀剂旋涂操作中，因此，涉及关于这一点的类似的成本。详细地说，可以在同一淀积区域(线迹)顺序地淀积SOG和光致抗蚀剂层两者。
由于对于中紫外(MUV)(典型的具有365纳米波长)和远紫外(DUV)(典型的具有248纳米或更短的波长)光刻工艺两者，DARC氧氮化硅层41是极好的防反射材料，所以，对于接触光刻工艺来说，DARC氧氮化硅层41实现了所需要的均匀的反射控制。可以调节氧氮化硅组成，以便将其防反射特性最佳化，方法是：例如，按照利用硅烷(SiH4)与一氧化二氮(N2O)的PECVD，适当地改变SiOxNy成分的组成比例，这里，X是0.5-1.5，而Y是0.1-1.5，即SiO0.5-1.5N0.1-1.5
应当指出，所述(6)美国专利第5,219,788号(Abernathey等人)公开了在基片的金属导电双层上的TiN的金属氮化物ARC层，以及该TiN ARC层上的喷涂硅或SiO2的含硅阻挡层或按照所述(5)美国专利第4,981,530号(Clodgo等人)的SOG的含硅阻挡层。所述阻挡层必须将TiN ARC层与光致抗蚀剂层分开，按照所述(2)美国专利第4,491,628号(Ito等人)，所述光致抗蚀剂在曝光时产生酸基，这降低了由TiNARC层产生的称为“网”的抗中毒效果。
与此相反，根据本发明，为了实现其抑制物理的和功能的含氮物质流的效果，介质隔离层42本身必须是无污染的活性的含氮物质的，并且尤其还必须是无来源于作为DARC材料的氧氮化硅(而不是TiN)的可能潜在地使所述光致抗蚀剂材料中毒的污染物。
按照其目的，介质隔离层42还是无所述(3)1986年5月6日颁发的美国专利第4,587,138号(Yau等人)所考虑的染料，即，它使所述SOG材料的透明度等于零，使它起ARC层的作用。
与已知的把TiN作为金属导电层的金属氮化物ARC材料的应用相比较，根据本发明，在DARC氧氮化硅层41中作为ARC材料的氧氮化硅是理想的介质ARC材料，它不限于将金属导电层构成图案，而且同样可以用于将其它各种类型的材料层构成图案。
因此，可以指出，所述具体的实施例仅仅是本发明的一般原理的例证。可以提供与所述原理一致的各种各样的修改。

Claims (17)

1.一种用于在半导体基片上形成构成图案的导电的多层结构的方法，它包括以下步骤：
在具有位于其上选择区域的第一导电层的半导体基片的表面上这样形成介质绝缘层，使得所述绝缘层覆盖所述第一导电层的所述区域；
在所述绝缘层上形成足以借此构成介质防反射涂层的氧氮化硅层；
在所述防反射涂层氧氮化硅层上形成足以防止来自所述氧氮化硅层的活性的含氮物质穿过其中从氧氮化硅层迁移的基本上无活性含氮物质的介质隔离层；
在所述介质隔离层上形成光致抗蚀剂层；
将所述光致抗蚀剂层选择性地曝光和显影，以便露出下面的所述介质隔离层的选择的图案部分，所述图案部分从上面覆盖和对准所述基片中的所述第一导电层区域；
去除所述介质隔离层的所述露出的图案部分和所述氧氮化硅层的相应的下面部分，以便露出下面的所述绝缘层的相应部分；以及
去除所述绝缘层的所述露出的部分，以便露出所述基片中所述第一导电层的所述区域。
2.权利要求1的方法，其特征在于：所述绝缘层由二氧化硅制成，以及所述第一导电层由金属制成。
3.权利要求1的方法，其特征在于：所述介质隔离层由基本上无活性含氮物质的二氧化硅材料制成，以及所述光致抗蚀剂层由对活性含氮物质中毒敏感的有机光致抗蚀剂材料制成。
4.权利要求3的方法，其特征在于：所述介质隔离层由基本上无活性含氮物质的旋涂玻璃制成。
5.权利要求1的方法，其特征在于：在第一蚀刻步骤中，在反应室区域内，将所述介质隔离层的所述露出的图案部分和所述氧氮化硅层的相应的下面部分一起去除，以及，在紧接在所述第一蚀刻步骤之后的第二蚀刻步骤中，在所述同一反应室区域中，去除所述绝缘层的所述露出部分。
6.权利要求5的方法，其特征在于：所述第一蚀刻步骤和第二蚀刻步骤是干式蚀刻步骤。
7.权利要求1的方法，其特征在于还包括以下步骤：
去除所述显影后的光致抗蚀剂层的所述剩余部分，以便暴露所述介质隔离层；
在所述介质隔离层上、在所述介质隔离层的所述先前去除的图案部分的周围形成另一个光致抗蚀剂层；
对所述另一个光致抗蚀剂层进行选择性的曝光和显影，以便露出围绕所述介质隔离层的所述先前去除的图案部分的加宽的图案部分；
去除所述介质隔离层的所述露出的加宽的图案部分、所述氧氮化硅层的相应的下面部分以及围绕所述先前露出的第一导电层区域的所述绝缘层的所述下面的加宽部分的上层部分；以及
在所述绝缘层的所述加宽的图案部分上形成与所述第一导电层区域的所述先前露出的图案部分电接触的第二导电层。
8.权利要求7的方法，其特征在于：所述绝缘层由二氧化硅制成，以及所述第一和第二导电层分别由金属制成。
9.权利要求7的方法，其特征在于：所述介质隔离层由基本上无活性含氮物质的二氧化硅材料制成，以及所述光致抗蚀剂层由对活性含氮物质中毒敏感的有机光致抗蚀剂材料制成。
10.权利要求9的方法，其特征在于：所述介质隔离层由基本上无活性含氮物质的旋涂玻璃制成。
11.权利要求1的方法，其特征在于：形成厚度为大约5000-10000埃的所述绝缘层，形成厚度为大约300-1500埃的所述氧氮化硅层，以及形成厚度为大约250-1000埃的所述介质隔离层。
12.权利要求1的方法，其特征在于：通过在所述同一淀积区，在所述防反射氧氮化硅层上的顺序的淀积过程来形成所述介质隔离层和所述光致抗蚀剂层。
13.一种在半导体制造中处理晶片基片，以便阻止活性含氮物质从在其上形成介质防反射涂层的氧氮化硅层流动到上面的光致抗蚀剂层，从而防止所述光致抗蚀剂层的活性含氮物质中毒的方法，其特征在于包括以下步骤：
在所述氧氮化硅层和所述上面的光致抗蚀剂层之间插入足以防止活性的含氮物质穿过其中从所述介质防反射涂层氧氮化硅层迁移到所述光致抗蚀剂层的基本上无活性含氮物质的介质隔离层。
14.权利要求13的方法，其特征在于：所述介质隔离层由基本上无活性含氮物质的二氧化硅材料制成，以及所述光致抗蚀剂层由对活性含氮物质中毒敏感的有机光致抗蚀剂材料制成。
15.权利要求14的方法，其特征在于：所述介质隔离层由基本上无活性含氮物质的旋涂玻璃制成。
16.权利要求13的方法，其特征在于：通过在所述同一淀积区，在所述防反射氧氮化硅层上的顺序的淀积过程来形成所述介质隔离层和所述光致抗蚀剂层。
17.采用权利要求13的方法制成的产品。
CN99110664A 1998-07-22 1999-07-22 半导体制造中防止由介质防反射层引起的光致抗蚀剂中毒 Pending CN1256438A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/120,629 1998-07-22
US09/120,629 US6103456A (en) 1998-07-22 1998-07-22 Prevention of photoresist poisoning from dielectric antireflective coating in semiconductor fabrication

Publications (1)

Publication Number Publication Date
CN1256438A true CN1256438A (zh) 2000-06-14

Family

ID=22391561

Family Applications (1)

Application Number Title Priority Date Filing Date
CN99110664A Pending CN1256438A (zh) 1998-07-22 1999-07-22 半导体制造中防止由介质防反射层引起的光致抗蚀剂中毒

Country Status (6)

Country Link
US (1) US6103456A (zh)
EP (1) EP0975010A1 (zh)
JP (1) JP2000068268A (zh)
KR (1) KR20000016960A (zh)
CN (1) CN1256438A (zh)
TW (1) TW436967B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101393842B (zh) * 2007-09-20 2011-08-17 中芯国际集成电路制造(上海)有限公司 沟槽的形成方法
CN109841573A (zh) * 2017-11-28 2019-06-04 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN112768342A (zh) * 2019-11-02 2021-05-07 长鑫存储技术有限公司 一种半导体结构及其形成方法
CN113433792A (zh) * 2016-02-17 2021-09-24 三星电子株式会社 使用光掩模制造半导体器件的方法

Families Citing this family (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6121133A (en) 1997-08-22 2000-09-19 Micron Technology, Inc. Isolation using an antireflective coating
US6355196B1 (en) * 1998-03-16 2002-03-12 Vantico Inc. Process for producing direct tooling mold and method for using the same
US6300672B1 (en) * 1998-07-22 2001-10-09 Siemens Aktiengesellschaft Silicon oxynitride cap for fluorinated silicate glass film in intermetal dielectric semiconductor fabrication
US6294459B1 (en) 1998-09-03 2001-09-25 Micron Technology, Inc. Anti-reflective coatings and methods for forming and using same
US6635583B2 (en) * 1998-10-01 2003-10-21 Applied Materials, Inc. Silicon carbide deposition for use as a low-dielectric constant anti-reflective coating
US6974766B1 (en) 1998-10-01 2005-12-13 Applied Materials, Inc. In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application
US6165855A (en) * 1998-12-04 2000-12-26 Advanced Micro Devices, Inc. Antireflective coating used in the fabrication of microcircuit structures in 0.18 micron and smaller technologies
JP3257533B2 (ja) * 1999-01-25 2002-02-18 日本電気株式会社 無機反射防止膜を使った配線形成方法
KR100280288B1 (ko) * 1999-02-04 2001-01-15 윤종용 반도체 집적회로의 커패시터 제조방법
US6713234B2 (en) * 1999-02-18 2004-03-30 Micron Technology, Inc. Fabrication of semiconductor devices using anti-reflective coatings
US6245629B1 (en) * 1999-03-25 2001-06-12 Infineon Technologies North America Corp. Semiconductor structures and manufacturing methods
US6444588B1 (en) 1999-04-26 2002-09-03 Micron Technology, Inc. Anti-reflective coatings and methods regarding same
US6461955B1 (en) * 1999-04-29 2002-10-08 Texas Instruments Incorporated Yield improvement of dual damascene fabrication through oxide filling
US7045454B1 (en) 1999-05-11 2006-05-16 Micron Technology, Inc. Chemical mechanical planarization of conductive material
EP1190277B1 (en) 1999-06-10 2009-10-07 AlliedSignal Inc. Semiconductor having spin-on-glass anti-reflective coatings for photolithography
US6824879B2 (en) 1999-06-10 2004-11-30 Honeywell International Inc. Spin-on-glass anti-reflective coatings for photolithography
JP5079959B2 (ja) * 1999-08-26 2012-11-21 ブルーワー サイエンス アイ エヌ シー． デュアル・ダマシンプロセス用の改良された充填物質
US20040034134A1 (en) * 1999-08-26 2004-02-19 Lamb James E. Crosslinkable fill compositions for uniformly protecting via and contact holes
US20050158666A1 (en) * 1999-10-15 2005-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral etch inhibited multiple etch method for etching material etchable with oxygen containing plasma
US6245656B1 (en) * 1999-11-08 2001-06-12 Vanguard International Semiconductor Corporation Method for producing multi-level contacts
US6197681B1 (en) * 1999-12-31 2001-03-06 United Microelectronics Corp. Forming copper interconnects in dielectric materials with low constant dielectrics
US6995068B1 (en) 2000-06-09 2006-02-07 Newport Fab, Llc Double-implant high performance varactor and method for manufacturing same
JP5318314B2 (ja) * 2000-06-21 2013-10-16 大日本印刷株式会社 積層体およびその用途
DE10030444A1 (de) 2000-06-22 2002-01-10 Infineon Technologies Ag Verfahren zur Herstellung einer dielektrischen Antifuse-Struktur
US6573196B1 (en) * 2000-08-12 2003-06-03 Applied Materials Inc. Method of depositing organosilicate layers
US6465366B1 (en) * 2000-09-12 2002-10-15 Applied Materials, Inc. Dual frequency plasma enhanced chemical vapor deposition of silicon carbide layers
US6271128B1 (en) * 2000-09-29 2001-08-07 Vanguard International Semiconductor Corp. Method for fabricating transistor
US6355556B1 (en) * 2000-09-29 2002-03-12 Vanguard International Semiconductor Corp. Method for fabricating transistor
US6962771B1 (en) * 2000-10-13 2005-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene process
US6455416B1 (en) * 2000-10-24 2002-09-24 Advanced Micro Devices, Inc. Developer soluble dyed BARC for dual damascene process
DE10062660B4 (de) * 2000-12-15 2010-05-06 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Siliciumoxynitrid-ARC-Schicht über einer Halbleiterstruktur
US7132219B2 (en) * 2001-02-02 2006-11-07 Brewer Science Inc. Polymeric antireflective coatings deposited by plasma enhanced chemical vapor deposition
US6458508B1 (en) * 2001-02-23 2002-10-01 Lsi Logic Corporation Method of protecting acid-catalyzed photoresist from chip-generated basic contaminants
US6537733B2 (en) * 2001-02-23 2003-03-25 Applied Materials, Inc. Method of depositing low dielectric constant silicon carbide layers
US6537908B2 (en) * 2001-02-28 2003-03-25 International Business Machines Corporation Method for dual-damascence patterning of low-k interconnects using spin-on distributed hardmask
US6472333B2 (en) 2001-03-28 2002-10-29 Applied Materials, Inc. Silicon carbide cap layers for low dielectric constant silicon oxide layers
US6589711B1 (en) 2001-04-04 2003-07-08 Advanced Micro Devices, Inc. Dual inlaid process using a bilayer resist
US6458691B1 (en) 2001-04-04 2002-10-01 Advanced Micro Devices, Inc. Dual inlaid process using an imaging layer to protect via from poisoning
US7125783B2 (en) * 2001-04-18 2006-10-24 Integrated Device Technology, Inc. Dielectric anti-reflective coating surface treatment to prevent defect generation in associated wet clean
US6410424B1 (en) * 2001-04-19 2002-06-25 Taiwan Semiconductor Manufacturing Company Process flow to optimize profile of ultra small size photo resist free contact
US6893684B2 (en) * 2001-06-05 2005-05-17 Brewer Science Inc. Anti-reflective coating compositions for use with low k dielectric materials
US6670425B2 (en) 2001-06-05 2003-12-30 Brewer Science, Inc. Anti-reflective coating of polymer with epoxide rings reacted with light attenuating compound and unreacted epoxide rings
US6391757B1 (en) * 2001-06-06 2002-05-21 United Microelectronics Corp. Dual damascene process
US6846749B1 (en) 2001-06-25 2005-01-25 Advanced Micro Devices, Inc. N-containing plasma etch process with reduced resist poisoning
US6798043B2 (en) 2001-06-28 2004-09-28 Agere Systems, Inc. Structure and method for isolating porous low-k dielectric films
US6605540B2 (en) * 2001-07-09 2003-08-12 Texas Instruments Incorporated Process for forming a dual damascene structure
US6583046B1 (en) 2001-07-13 2003-06-24 Advanced Micro Devices, Inc. Post-treatment of low-k dielectric for prevention of photoresist poisoning
US6534397B1 (en) * 2001-07-13 2003-03-18 Advanced Micro Devices, Inc. Pre-treatment of low-k dielectric for prevention of photoresist poisoning
US20030037960A1 (en) * 2001-08-27 2003-02-27 Ohr Stephen S. Layered circuit boards and methods of production thereof
US6656837B2 (en) * 2001-10-11 2003-12-02 Applied Materials, Inc. Method of eliminating photoresist poisoning in damascene applications
US6790770B2 (en) * 2001-11-08 2004-09-14 Taiwan Semiconductor Manufacturing Co., Ltd Method for preventing photoresist poisoning
KR20040075866A (ko) 2001-11-15 2004-08-30 허니웰 인터내셔날 인코포레이티드 포토리소그래피용 스핀-온 무반사 코팅
US6633392B1 (en) 2002-01-17 2003-10-14 Advanced Micro Devices, Inc. X-ray reflectance system to determine suitability of SiON ARC layer
US6989230B2 (en) * 2002-03-29 2006-01-24 Infineon Technologies Ag Producing low k inter-layer dielectric films using Si-containing resists
TW527699B (en) * 2002-04-16 2003-04-11 Macronix Int Co Ltd Method for manufacturing a semiconductor device
US6852474B2 (en) * 2002-04-30 2005-02-08 Brewer Science Inc. Polymeric antireflective coatings deposited by plasma enhanced chemical vapor deposition
US6949389B2 (en) * 2002-05-02 2005-09-27 Osram Opto Semiconductors Gmbh Encapsulation for organic light emitting diodes devices
JP2004014841A (ja) * 2002-06-07 2004-01-15 Fujitsu Ltd 半導体装置及びその製造方法
DE10229188A1 (de) * 2002-06-28 2004-01-29 Infineon Technologies Ag Verfahren zur Herstellung von Kontakten zu Teilen eines in einem Halbleitersubstrat integrierten Bauelementes
US6764749B2 (en) * 2002-07-29 2004-07-20 Lsi Logic Corporation Method to improve the resolution of a photolithography system by use of a coupling layer between the photo resist and the ARC
US7887875B2 (en) * 2002-09-30 2011-02-15 Texas Instruments Incorporated Method to reduce photoresist poisoning
US7109119B2 (en) * 2002-10-31 2006-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Scum solution for chemically amplified resist patterning in cu/low k dual damascene
US6853043B2 (en) * 2002-11-04 2005-02-08 Applied Materials, Inc. Nitrogen-free antireflective coating for use with photolithographic patterning
US7153776B2 (en) * 2002-11-27 2006-12-26 International Business Machines Corporation Method for reducing amine based contaminants
DE10260619B4 (de) 2002-12-23 2011-02-24 Globalfoundries Inc. Verfahren zur Herstellung einer Deckschicht mit antireflektierenden Eigenschaften auf einem Dielektrikum mit kleinem ε
JP2006525651A (ja) * 2002-12-23 2006-11-09 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ｌｏｗ−ｋ誘電体の最上部に反射防止特性を持つキャップ層の形成法
US7018779B2 (en) * 2003-01-07 2006-03-28 International Business Machines Corporation Apparatus and method to improve resist line roughness in semiconductor wafer processing
US20040185674A1 (en) * 2003-03-17 2004-09-23 Applied Materials, Inc. Nitrogen-free hard mask over low K dielectric
US7109101B1 (en) * 2003-05-06 2006-09-19 Amd, Inc. Capping layer for reducing amorphous carbon contamination of photoresist in semiconductor device manufacture; and process for making same
US7015136B2 (en) * 2003-07-10 2006-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method for preventing formation of photoresist scum
US8053159B2 (en) 2003-11-18 2011-11-08 Honeywell International Inc. Antireflective coatings for via fill and photolithography applications and methods of preparation thereof
DE10356668B4 (de) * 2003-12-04 2005-11-03 Infineon Technologies Ag Herstellungsverfahren für eine Hartmaske auf einer Halbleiterstruktur
US20050170638A1 (en) * 2004-01-30 2005-08-04 Bang-Ching Ho Method for forming dual damascene interconnect structure
US20050255410A1 (en) * 2004-04-29 2005-11-17 Guerrero Douglas J Anti-reflective coatings using vinyl ether crosslinkers
US7507521B2 (en) * 2004-08-09 2009-03-24 Intel Corporation Silicon based optically degraded arc for lithographic patterning
JP5122063B2 (ja) * 2004-08-17 2013-01-16 株式会社オハラ リチウムイオン二次電池および固体電解質
US7687225B2 (en) * 2004-09-29 2010-03-30 Intel Corporation Optical coatings
US7262129B2 (en) * 2004-11-19 2007-08-28 Texas Instruments Incorporated Minimizing resist poisoning in the manufacture of semiconductor devices
JP4533304B2 (ja) * 2005-11-29 2010-09-01 富士通セミコンダクター株式会社 半導体装置の製造方法
US8034722B2 (en) * 2006-04-07 2011-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming dual damascene semiconductor device
US7550377B2 (en) * 2006-06-22 2009-06-23 United Microelectronics Corp. Method for fabricating single-damascene structure, dual damascene structure, and opening thereof
US7914974B2 (en) 2006-08-18 2011-03-29 Brewer Science Inc. Anti-reflective imaging layer for multiple patterning process
US7842620B2 (en) * 2006-10-12 2010-11-30 Nissan Chemical Industries, Ltd. Method for manufacturing semiconductor device using quadruple-layer laminate
US8642246B2 (en) 2007-02-26 2014-02-04 Honeywell International Inc. Compositions, coatings and films for tri-layer patterning applications and methods of preparation thereof
US20090032491A1 (en) * 2007-08-03 2009-02-05 International Business Machines Corporation Conductive element forming using sacrificial layer patterned to form dielectric layer
US8003522B2 (en) * 2007-12-19 2011-08-23 Fairchild Semiconductor Corporation Method for forming trenches with wide upper portion and narrow lower portion
JP5357186B2 (ja) * 2008-01-29 2013-12-04 ブルーワー サイエンス アイ エヌ シー． 多重暗視野露光によるハードマスクのパターン形成のためのオントラックプロセス
WO2010073226A2 (de) * 2008-12-24 2010-07-01 X-Fab Semiconductor Foundries Ag Herstellung von hohen justiermarken und solche justiermarken auf einem halbleiterwafer
US9640396B2 (en) * 2009-01-07 2017-05-02 Brewer Science Inc. Spin-on spacer materials for double- and triple-patterning lithography
US8557877B2 (en) 2009-06-10 2013-10-15 Honeywell International Inc. Anti-reflective coatings for optically transparent substrates
US8864898B2 (en) 2011-05-31 2014-10-21 Honeywell International Inc. Coating formulations for optical elements
CN104733290B (zh) * 2013-12-19 2017-11-24 中芯国际集成电路制造(上海)有限公司 底部抗反射涂层的涂覆方法
JP6803842B2 (ja) 2015-04-13 2020-12-23 ハネウェル・インターナショナル・インコーポレーテッドＨｏｎｅｙｗｅｌｌ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｉｎｃ． オプトエレクトロニクス用途のためのポリシロキサン製剤及びコーティング
CN105047531B (zh) * 2015-06-07 2018-06-29 上海华虹宏力半导体制造有限公司 一种聚酰亚胺涂层的返工方法
KR20170042432A (ko) * 2015-10-08 2017-04-19 삼성전자주식회사 포토레지스트 패턴의 검사 방법
US9917027B2 (en) * 2015-12-30 2018-03-13 Globalfoundries Singapore Pte. Ltd. Integrated circuits with aluminum via structures and methods for fabricating the same
US10345702B2 (en) 2017-08-24 2019-07-09 International Business Machines Corporation Polymer brushes for extreme ultraviolet photolithography
US11295978B2 (en) * 2020-04-29 2022-04-05 International Business Machines Corporation Interconnects having spacers for improved top via critical dimension and overlay tolerance

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3884698A (en) * 1972-08-23 1975-05-20 Hewlett Packard Co Method for achieving uniform exposure in a photosensitive material on a semiconductor wafer
US4491628A (en) * 1982-08-23 1985-01-01 International Business Machines Corporation Positive- and negative-working resist compositions with acid generating photoinitiator and polymer with acid labile groups pendant from polymer backbone
US4587138A (en) * 1984-11-09 1986-05-06 Intel Corporation MOS rear end processing
US4820611A (en) * 1987-04-24 1989-04-11 Advanced Micro Devices, Inc. Titanium nitride as an antireflection coating on highly reflective layers for photolithography
US4981530A (en) * 1988-11-28 1991-01-01 International Business Machines Corporation Planarizing ladder-type silsesquioxane polymer insulation layer
US5219788A (en) * 1991-02-25 1993-06-15 Ibm Corporation Bilayer metallization cap for photolithography
JP3284687B2 (ja) * 1993-08-31 2002-05-20 ソニー株式会社 配線パターンの製造方法
KR100366910B1 (ko) * 1994-04-05 2003-03-04 소니 가부시끼 가이샤 반도체장치의제조방법
KR960005761A (ko) * 1994-07-27 1996-02-23 이데이 노부유끼 반도체장치
US5643822A (en) * 1995-01-10 1997-07-01 International Business Machines Corporation Method for forming trench-isolated FET devices
JPH0980755A (ja) * 1995-09-12 1997-03-28 Sony Corp レジストプロセス及び多層レジスト膜
US6562544B1 (en) * 1996-11-04 2003-05-13 Applied Materials, Inc. Method and apparatus for improving accuracy in photolithographic processing of substrates

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101393842B (zh) * 2007-09-20 2011-08-17 中芯国际集成电路制造(上海)有限公司 沟槽的形成方法
CN113433792A (zh) * 2016-02-17 2021-09-24 三星电子株式会社 使用光掩模制造半导体器件的方法
CN109841573A (zh) * 2017-11-28 2019-06-04 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN112768342A (zh) * 2019-11-02 2021-05-07 长鑫存储技术有限公司 一种半导体结构及其形成方法
CN112768342B (zh) * 2019-11-02 2022-03-22 长鑫存储技术有限公司 一种半导体结构及其形成方法

Also Published As

Publication number Publication date
KR20000016960A (ko) 2000-03-25
TW436967B (en) 2001-05-28
JP2000068268A (ja) 2000-03-03
US6103456A (en) 2000-08-15
EP0975010A1 (en) 2000-01-26

Similar Documents

Publication Publication Date Title
CN1256438A (zh) 半导体制造中防止由介质防反射层引起的光致抗蚀剂中毒
CN1149642C (zh) 在半导体基片上形成带图案导电层的方法和半导体器件
KR101571922B1 (ko) 집적 회로용 마스킹 패턴 형성 방법
US7323407B2 (en) Method of fabricating dual damascene interconnections of microelectronic device using diffusion barrier layer against base material
US5935762A (en) Two-layered TSI process for dual damascene patterning
US7944055B2 (en) Spin-on antireflective coating for integration of patternable dielectric materials and interconnect structures
JP5269317B2 (ja) 調整可能な反射防止コーティングを含む構造およびその形成方法。
US8637395B2 (en) Methods for photo-patternable low-k (PPLK) integration with curing after pattern transfer
US9196523B2 (en) Self-aligned permanent on-chip interconnect structures
JP2007523034A (ja) アモルファスカーボン膜を含む構造およびその形成方法。
US8795556B2 (en) Self-aligned permanent on-chip interconnect structure formed by pitch splitting
CN1647263A (zh) 用于图形化双波纹互连的三层掩膜结构
CN100576502C (zh) 形成双重镶嵌图案的方法
TW200403750A (en) Dual-damascene semiconductor device
CN100499038C (zh) 接触孔的制造方法
JP2001345380A (ja) 半導体装置の製造方法および半導体装置
US20040018697A1 (en) Method and structure of interconnection with anti-reflection coating
JP2000188329A (ja) 半導体装置の製造方法および多層配線構造の形成方法
CN100504613C (zh) 利用光酸产生剂制造半导体组件的方法
US6989230B2 (en) Producing low k inter-layer dielectric films using Si-containing resists
US11681225B2 (en) Silver patterning and interconnect processes
JP2002270690A (ja) 半導体装置における配線構造
CN1534760A (zh) 一种利用重复曝光形成双镶嵌结构的方法
TWI223389B (en) Gap-filling process
TWI231528B (en) Method of preventing photoresist residues

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned
C20 Patent right or utility model deemed to be abandoned or is abandoned