CN1257635A - 用于电信的多种业务电路 - Google Patents

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Abstract

一种多种业务硬件集成电路(20),用来在一个外部接口(62)和电路板上处理不同电信业务的多个业务装置(701、702、72和74)之间传输信元。该在板业务装置包括一个或多个ATMF收发信机(701、702),一个乌托邦第二层装置(74),和将PCM接口(301、302)之一跟一个E1或一个T1接口(32)相连的一个电路仿真器(72)。这种多种业务电路包括一个复用器/分用器核心(60),该核心跟外部接口(62)相连,并通过一个内部接口(64)跟多个业务装置相连。在这里的实施方案里,外部接口(62)和内部接口(64)都是乌托邦第二层。

Description

用于电信的多种业务电路
发明背景
1.发明领域
本发明涉及电信领域，特别涉及在外部网络的物理接口上提供多种业务。
2.相关技术和其它因素
当前非常需要利用一种电信网络提供多种业务。例如，在一种物理媒体，例如外部网络的物理接口上，同时提供象视频、话音电话、数据和其它交互式和/或多媒体业务这样的各种业务。
这种能够承载多种综合业务的系统的外部网络的物理接口的例子有混合同轴光纤(HFC)网。在HFC网里，前端局(headend office)接收各种来源(例如模拟电视、因特网访问、数字视频点播)的信号，并将携带这些信号的光信号传递给分配中心或节点。在分配中心里，这一光信号被转换并重新分配给用户楼里的网络接口单元(NIU)或者网络终端(NT)。网络接口单元用一个内部收发信机(例如调制解调器)来接收该HFC信号，并将适当的频道分配给电视、个人计算机和电话等等。
其它类型的外部物理接口也正在出现。例如，这些外部网络的物理接口包括光纤到户(FTTH)网络和兆比特高速数字用户线(xDSL)网络。该xDSL网络采用专用电话线。
这种外部网络除了物理接口以外，还有网络协议接口。一种广泛使用的协议接口是异步传递模式(ATM)。ATM是一种面向数据包的传递模式，它采用异步时分复用器技术。数据包叫做信元(cell)，大小固定。一个ATM信元包括53个八位字节，其中的5位构成报头，48位构成“有效负荷”或者叫做信元的信息部分。ATM信元的报头包括两个量，用于识别传递信元的ATM网络里的连接，具体而言就是VPI(虚路径标识符)和VCI(虚信道标识符)。一般而言，虚路径是在网络的两个交换节点之间定义的一条主路径；虚信道是该主路径上的专用连接。
ATM技术制订了许多格式标准和接口标准。例如，ATM有几个“适配层(adaptation layers)，这些是ITU(国际电信联盟)标准的内容。另外，为叫做“乌托邦第二层(Utopia Level 2)”的ATM接口制订了标准，见技术委员会，乌托邦第二层，1.0版，af-phy-0039.000，1995年6月。
在多种业务环境里，网络接口单元应当非常灵活，不仅能够提供现有的业务，还能够提供其它的业务，并且能够接受其它类型外部网络的物理接口。
一些网络接口单元使用拥有辅助硬件模块的处理器核心。例如，摩托罗拉860SAR(分段与重组)电路有一个控制用处理器核心、用于处理ATM SAR功能(例如AAL5[ATM适配层第5层])的一个SAR处理器核心以及处理以太网功能的一个以太网处理器。
对于用户来说基于处理器的网络接口单元非常灵活，因为通过更换处理器运行的软件，用户能够很容易地修改其功能。但基于处理器的网络接口单元也有缺点。一个缺点是主要功能必须由用户装入软件来实现，这非常困难，而且设计工作量很大。第二个缺点是基于处理器的单元其数据速率有限。第三个缺点是功耗太高。
因此，需要一种灵活高效主要是基于硬件的网络接口单元，这也是本发明的一个目的。
发明简述
在外部接口和处理不同的电信业务的多个在板上(on-board)业务装置之间有一多种业务集成电路在传递信元。该在板上业务装置包括一个或多个ATMF收发信机，一个乌托邦第二层装置，和用来连接PCM接口之一的一个仿真器，一个E1接口，和一个T1接口。这一多种业务电路包括一个复用器/分用器核心，它跟外部接口连接，还通过一个内部接口跟多个业务装置连接。在本文的实施方案里，外部接口和内部接口都是乌托邦第二层接口。
复用器/分用器有一个下行侧(downstream side)用来从外部接口将信元传递给业务装置，还有一个上行侧(upstream side)用来将信元从业务装置传递给外部接口。下行侧有一个下行分用器和一个下行复用器；还有一个下行回送(loop-back)缓冲器，用来储存从下行侧发往上行侧的信元。上行侧有一个上行复用器和一个上行分用器，以及一个上行回送缓冲器，用来储存从上行侧发往下行侧的信元。
在下行侧，下行分用器将来自外部接口的信元传递到下行回送缓冲器、处理器和下行复用器的输入端中的一个。下行复用器接收下行分用器，上行回送缓冲器和处理器之一的信元，并通过内部接口将信元发往业务装置。
在上行侧，上行分用器将来自业务装置和处理器的信元，传递给上行回送缓冲器、处理器以及上行分用器和上行复用器之间的缓冲区中的一个。上行复用器接收来自缓冲区和下行回送缓冲器之一的信元，并传递给外部接口。
附图简述
下面通过参考附图对优选实施方案进行更具体的描述，本发明前面的以及其它的目的、特征和优点将一目了然。附图中相同的标记表示同样的部件。其中的图不一定是按比例画出来的，主要目的是说明本发明的原理。
图1是本发明一个优选实施方案里多种业务电路的原理图。
图2是图1中多种业务电路里包括的ATM核心的原理图。
图2A是图2中ATM核心的下行侧原理图。
图2B是图2中ATM核心的上行侧原理图。
图3A是图2中ATM核心的上行侧分用器所进行的总步骤的流程图。
图3B是图2中ATM核心的下行侧分用器所进行的总步骤的流程图。
图4A说明如何通过图2的ATM核心进行VP交叉连接。
图4B说明如何通过图2的ATM核心进行VC交叉连接。
图5是图2中ATM核心包括的缓冲区的原理图。
图5A是图2中ATM核心包括的缓冲区存储器分配的示意图。
图6说明图1中多种业务电路包括的电路仿真(CE)装置如何连接。
图6A是图6中电路仿真(CE)装置的原理图。
图6B(1)说明图6中电路仿真(CE)装置如何对信元进行打包，特别是结构化64 kps信道的全填充信元。
图6B(2)说明图6中电路仿真(CE)装置如何对信元进行打包，特别是结构化64 kps信道的部分填充信元。
图7A说明图6中电路仿真(CE)装置如何对信元进行打包，特别是E1传输的信元。
图7B说明图6中电路仿真(CE)装置如何对信元进行打包，特别是T1传输的信元。
图8说明图6中电路仿真(CE)装置里的信元延迟变化。
图9A～E说明不同操作模式中8位字节到图6中电路仿真(CE)装置提供的缓冲器的映射。
图10说明图6中电路仿真(CE)装置中对两个部分填充的单个64kbps载体(carrier)信元进行的拆包操作。
图11说明图6中电路仿真(CE)装置如何处理丢失的和误插入的信元。
图12说明图6中电路仿真(CE)装置如何对下行数据率进行同步。
图13是图1中多种业务电路包括的乌托邦缓冲器的示意图。
图14是图1中多种业务电路包括的ATMF收发信机的示意图。
图15说明图1中多种业务电路包括的时钟模块进行的读写操作。
图16说明图1中多种业务电路包括的CPU模块进行的中断处理。
图17A、B分别是图2中ATM核心一个分用器和译码器，以及一个下行复用器的VPI/VCI表。
附图详述
在下面的介绍中，为了进行说明，而不是进行限制，阐述了本发明的详细结构、接口、技术等等具体细节，目的是从整体上获得对本发明的了解。但是，对本领域的技术人员而言显而易见，可以用跟这里介绍的具体细节不同的许多其它的实施方案来实现本发明。在某些情况下，一些众所周知的装置、电路和方法都不再详细介绍，以免喧宾夺主。
1.0多种业务电路综述
图1说明的是一个多种业务电路20，它跟一个调制解调器/收发信机芯片组22相连接，并在不同的业务接口之间传递封装成ATM数据包的数据。这一多种业务电路20在其间传递数据的具体业务接口包括接口301和302(它们都是ATMF25.6接口)，接口32和接口34(一种乌托邦第二层接口[从属])。尽管接口32被说明成一种PCM(脉冲编码调制)接口[例如用于多达4条64 kps信道通过有线电路36支持四项POTS(简易老式电话业务)和一项IDSN(综合业务数字网)业务]，它还可以是一种E1/T1接口。
多种业务电路20可以用于，例如，多种业务环境里跟业务接口并分配业务的网络终端(NT)，例如HFC。多种业务电路20的用途不是仅限于HFC，而是还可以用于其它类型的网络，如xDSL(兆比特高速数字用户线)和FTTH(光纤到家)。
多种业务电路20依靠中央处理单元(CPU)40来进行工作，它们之间用CPU总线42连接。CPU总线42还跟存储器单元44和调制解调器/收发信机22相连。CPU总线42传递表6所示的信号。CPU 40由以太网(E/N)收发信机46通过双绞线跟一个10 Mbps的物理接口48相连。
多种业务电路20内部包括一个叫做ATM核心60的ATM复用器/分用器单元，图2中将进一步介绍。在“集合(aggregate)”一侧，ATM核心60由调制解调器/收发信机接口62连接；在“分支(tributary)”一侧，则由业务接口64连接。调制解调器/收发信机接口62和业务接口64都是乌托邦第二层接口。调制解调器/收发信机接口62，其中的信号如表2所示，是一个主接口，它使得调制解调器/收发信机22独立。业务接口64是一种内部乌托邦接口，它的定义见ATM论坛，乌托邦第二层。
业务接口64将ATM核心60跟四个业务装置相连。ATM核心60表示ATM层，业务装置表示物理层。具体而言，业务接口64将ATM核心60跟两个ATMF收发信机701、702相连，还跟电路仿真装置72和乌托邦缓冲器74相连。ATMF收发信机701跟ATMF接口301相连；ATMF收发信机702跟ATMF接口302相连；ATMF接口301和302承载的信号见表4。电路仿真装置72跟接口32相连；乌托邦缓冲器74跟接口34相连。接口32传递的信号见表3；接口34传递的信号见表5。
多种业务电路20包括一个CPU模块71，通过这一模块ATM核心60跟CPU总线42并最终跟CPU 40相连。内部CPU总线73将CPU模块71跟ATM核心60以及业务装置701、702、72和74相连，只有业务接口64将ATM核心60跟业务装置701、702、72和74相连。
2.0 ATM核心
图2说明ATM核心60的总体结构。在图2里，内部CPU总线73将ATM核心60分成下行侧(图2中总线73以上)和上行侧(图2中总线73以下)。
ATM核心60的下行侧包括一个下行分用器和译码器102，它的一个输入端跟调制解调器/收发信机接口62的接收部分62R相连。下行分用器和译码器102的其它输出端口跟下行复用器104、下行CPU读缓冲器106和下行回送缓冲器108相连。下行CPU读缓冲器106跟内部CPU总线73相连。内部CPU总线73还用于为下行分用器和译码器102提供VPI/VCI配置信息，见箭头110。
如上所述，下行复用器104的多个输入端跟下行分用器和译码器102的一个输出端相连。它还跟一组下行CPU写缓冲器和一个上行回送缓冲器118相连。下行复用器104的一个输出端跟业务接口64的一个发射部分64T相连。
ATM核心60的上行侧包括一个上行分用器和译码器122，以及一个上行复用器124。上行分用器和译码器122的第一个输入端跟业务接口64的接收部分64R相连。上行分用器和译码器122的第二个输入端跟上行CPU写缓冲器126相连。上行分用器和译码器122的VPI/VCI表由CPU40更新，见120线。上行分用器和译码器122的多个输出端跟上行回送缓冲器118、一组上行CPU写缓冲器和(通过缓冲区140)上行复用器124相连。
上行复用器124的第一个输入端跟下行回送缓冲器108相连。上行复用器124的第二个输入端跟缓冲区140的输出相连。上行复用器124的一个输出端跟调制解调器/收发信机接口62的发射部分62T相连。
缓冲区140包括多个内部队列，用于不同类型的业务质量。在这一实施方案中，缓冲区140包括第一到第四个缓冲器1421～1424。根据例如它们的业务质量，输入缓冲区140的信元被传递给队列1421～1424中的一个。
另外，还有一个早期数据包丢弃(Early Packet Discard，EPD)单元，作为上行分用器和译码器122的一部分。当一个信元序列构成一个PDU(数据包单元)，要储存在一个队列或者缓冲器里时，可以决定要丢弃整个PDU。当队列或缓冲器的空间不能容纳整个PDU时，必须丢弃整个PDU。丢弃整个PDU而不是储存部分PDU。图2对早期数据包丢弃(EPD)单元144进行了具体说明，其中本来要储存在队列1421～1424中之一的一个信元被上行分用器和译码器122所丢弃。
在图2下行侧的箭头150指示的方向上，来自调制解调器/收发信机22的信元被分配给业务装置701、702、72和74，或者分配给下行CPU读缓冲器106，下文将详细说明。还可以从下行CPU写缓冲器读出信元，并将它们发送给业务装置701、702、72和74。在图2上行侧的箭头152指示的方向上，ATM核心60从业务装置701、702、72和74中读出ATM信元，并将这些信元分配给一组上行CPU写缓冲器136，或者分配给调制解调器/收发信机22。还可以从上行CPU写缓冲器126读出信元，并将它们发送给调制解调器/收发信机22。
3.0信元流
3.1下行信元流
调制解调器/收发信机接口62的62R部分一有信元，就将该信元读出，下行分用器和译码器102对输入单元的VPI/VCI进行检查。为此，下行分用器和译码器102有VPI/VCI表，这些表由CPU 40进行配置。将参考图17A对这些VPI/VCI表进行详细介绍。根据输入信元的VPI/VCI，对下行分用器和译码器102里的VPI/VCI表进行查询，以确定该信元的物理目的地，同时确定它离开ATM核心60时应该使用的新的VPI/VCI。
图2A更详细地说明ATM核心60的下行侧，特别是下行CPU写缓冲器组116。如图2A所示，这组116下行CPU写缓冲器包括缓冲器1161、1162和1163，其中的每一个都有跟内部CPU总线73相连的输入端和跟下行复用器104的输入端相连的输出端。这每一个缓冲器都跟三个业务装置701、702、72和74之一相连，从而使ATM核心60能够从CPU 40将信元发送给拥有缓冲器1161、1162和1163之一的三个业务装置。
图3A结合图2A说明下行分用器102处理来自调制解调器/收发信机22的一个信元的总步骤。在步骤3A-1里，分用器102判断接口62上是否有来自调制解调器/收发信机22的信元。接口62上来自调制解调器/收发信机22的信元叫做“集合”信元。分用器102检查是否有集合信元，如同步骤3A-1中做出否判决的分支所示。如果有集合单元，就在步骤3A-2里检查它的VPI/VCI(如上所述)，并暂停下行复用器104。下行分用器和译码器102由VPI/VCI就可知道数据包要往哪里去，例如要去业务装置701、702、72和74之一，或者CPU 40(例如下行CPU读缓冲器106)，或者要去下行回送缓冲器108。这种情况见10.1部分和图17A。
对下行输入信元的VPI/VCI完成译码以后，首先在步骤3A-3里检查该信元是否要送往CPU 40，以及下行CPU写缓冲器106是否准备好接收信元。如果步骤3A-3的检查结果是肯定的，就在步骤3A-4里将信元写入下行CPU读缓冲器106。
如果步骤3A-3的判断结果是否定的，就在步骤3A-5里检查是否要将该信元送往下行回送缓冲器108，并且检查下行回送缓冲器108是否准备好。如果步骤3A-5里的检查结果是肯定的，就在步骤3A-6里将信元发送给下行回送缓冲器108。
如果步骤3A-5的判断结果是否定的，就在步骤3A-7里判断该信元是否乌托邦信元(例如，要发往业务装置701、702、72和74中的一个)，同时判断该信元要去的具体装置是否准备好接收信元。如果步骤3A-7的检查结果是肯定的，就在步骤3A-8里请求下行复用器104做好准备。不断地向下行复用器104发出请求，直到肯定(步骤3A-9)下行复用器104已经做好准备。如果下行复用器104已准备好，就在步骤3A-10里将信元发往下行复用器104，这样就可以通过业务接口64的发送部分64T将该信元发送倒它要去的具体装置。
在步骤3A-7的检查时，ATM核心60连续更新业务装置701、702、72和74中每一个的状态。此时，利用Tx_Clav信号对接口64进行查询就能够知道每一个装置里的缓冲器是否有足够的空间来储存一个完整的信元。
如果步骤3A-3、3A-5和3A-7里的判断结果全是否定的，就在步骤3A-11里丢弃该信元。完成步骤3A-4、3A-6、3A-10和3A-11以后，就回到步骤3A-1里等待处理新的下行信元。
跟图2A相关联的图3B说明下行复用器104所经历的总的步骤。在步骤3B-1里复用器104判断它是否已经被分用器102所暂停(见图3A中的步骤3A-2)。如果复用器104已经被暂停过，就在步骤3B-2里判断分用器102是否有信元。当复用器104请求分用器102做好准备时(见图3A的步骤3A-8)，复用器104就知道分用器102已经有了信元。如果分用器102没有信元，复用器就回到步骤3B-1。如果分用器102有信元，复用器104就在步骤3B-3里接收分用器102发送给它的信元(见图3A中的步骤3A-10)。然后在步骤3B-4里，复用器104根据该信元的VPI/VCI，将该信元传递给乌托邦装置(业务装置701、702、72和74)中合适的一个。然后，回到步骤3B-1。
如果分用器102没有暂停复用器104，复用器104就在步骤3B-5里检查上行回送缓冲器118是否有回送信元。如果上行回送缓冲器118有一个信元，就在步骤3B-6里检查该单元要去的乌托邦装置(业务装置701、702、72和74中的一个)是否准备好接收该信元。如果该业务装置没有准备好，就回到步骤3B-1。如果业务装置准备好了，复用器104就在步骤3B-7里从上行回送缓冲器118读出该信元，在步骤3B-8里将该信元通过复用器104传递给合适的业务装置。将该信元通过复用器104传递给合适的业务装置以后，程序回到步骤3B-1。
如果上行回送缓冲器118没有回送信元，就在步骤3B-9中判断下行CPU写缓冲器116之一是否有一个CPU信元。如果所有的缓冲器116都没有信元，就回到步骤3B-1。如果其中一个缓冲器116有信元，就在步骤3B-10里判断该CPU信元要去的乌托邦装置(业务装置701、702、72和74中的一个)是否准备好。如果该业务装置没有准备好，就回到步骤3B-1。如果有一个CPU信元，就在步骤3B-11中从准备好的CPU缓冲器116里读出该CPU信元。在步骤3B-12里，复用器104将CPU信元传递到合适的业务装置，然后回到步骤3B-1。
图3A所描述的分用器102的工作过程以及图3B所描述的复用器104的工作过程使得这些装置可以同时独立处理信元。例如，如果分用器102忙于从接口62读取信元和将读来的信元存入下行回送缓冲器108，复用器就可以从上行回送缓冲器118读取信元，并将这些信元发送到业务装置701、702、72和74中的一个。只有当信元是从接口62发往接口64时，才需要分用器102和复用器104一起工作。
3.2上行信元流
图2B更详细地说明ATM核心60的上行侧，特别是上行CPU写缓冲器组136。具体地说，这组136上行CPU写缓冲器包括缓冲器1361、1362和1363。这些缓冲器中的每一个都跟三个业务装置701、702、72和74中的一个相连，这使得ATM核心60能够将信元从拥有三个缓冲器1361、1362和1363之一的三个业务装置发送给CPU 40。
在ATM核心60的上行侧，只要业务接口64上的业务装置701、702、72和74有一个有信元，就要立即将其读出来。是否有数据是由接口64上的Rx_Clv信号来标志的。除了这些业务接口64以外，当包括一个完整的信元时，也要读上行CPU写缓冲器126。业务装置和上行CPU写缓冲器126拥有相同的优先级。
在上行方向，进来的上行信元有八个可能的目的地——上行CPU写缓冲器组136中的三个缓冲器，缓冲区140中的四个缓冲器，和上行回送缓冲器118。不能只依靠VPI/VCI来判断进来的上行信元的目的地。来自不同ATMF信道的两个数据单元有相同的VPI/VCI这一事实说明还必须利用物理源(例如ATMF接口701、702)来判断目的地。跟下行分用器和译码器102一样，上行分用器和译码器122的VPI/VCI表也包括来源信息。上行分用器和译码器122的VPI/VCI表由CPU 40来更新，见120线。在10.2节和图17B里对上行分用器和译码器122的VPI/VCI表进行更详细的介绍。
因为ATM核心60非常迅速地读取信元，并将信元存入目标缓冲器，因此ATM核心60总是可以保证按正确的顺序从不同的业务装置里读取数据。在这一点上，ATM核心60工作得足够快，哪怕是用最快的速度接收所有业务装置的数据，业务装置701、702、72和74根本也不可能出现堵塞。
可以在所有的ATM连接和缓冲区140的所有缓冲器里进行早期数据包丢弃。对于每一个VPI/VCI都有信息说明是否进行早期数据包丢弃(EPD)(根据建立连接时的CPU 40的结构)，以及当前的EPD状态(内部变量)。
在上行复用器124里将缓冲区140的信元和来自下行回送缓冲器108的信元进行复用组合，然后交给调制解调器/收发信机接口62。
在ATM核心60的上行侧，只要调制解调器/收发信机接口62给出信号说明它已经准备好接收一个完整的信元，就可以立即获得一个信元。上行复用器124收到这样的信号后，就给下行回送缓冲器108中的信元以最高的优先级，并能跟调制解调器/收发信机接口62上的四个信道的任意一个相连。缓冲区140里缓冲器的处理依赖于ATM核心60的模式。ATM核心60有三种不同的模式。
在ATM核心60的第一种模式里，缓冲区140的所有四个缓冲器1421～1424都跟调制解调器/收发信机接口62中的一个信道相连。在这第一种模式里，四个缓冲器1421～1424各有不同的优先级。
在ATM核心60的第二种模式里，两个缓冲器1421～1422跟调制解调器/收发信机接口62的一个信道相连，另两个缓冲器1423～1424跟调制解调器/收发信机接口62的另一个信道相连。在这第二种模式里，跟同一个信道相连的两个缓冲器优先级不同，但跟另一个信道相连的另两个缓冲器则有相同的优先级。
在ATM核心60的第三种模式里，四个缓冲器1421～1424中的每一个都跟调制解调器/收发信机接口62中单独(例如不同)的一个信道相连。在这第三种模式中，所有四个缓冲器1421～1424都有相同的优先级。
4.0 VPI/VCI处理
每一个ATM连接都有两个VPI/VCI--一个用于跟调制解调器/收发信机接口62连接(例如在集合侧)，另一个用于跟业务接口64连接(例如分支侧)。因为电路仿真器72生成上行信元时VPI/VCI是固定不变的，因此，必须将该VPI/VCI值用于分支VPI/VCI。关于如何利用VPI/VCI表对VPI/VCI值进行译码，将在10.0节和图17A、图17B里介绍。ATM连接的实例见表1。
ATM核心60可以同时处理总共128个VPC和VCC ATM连接。在集合侧，利用了VPI的所有12位，但只有16种组合同时有效。高八位用于过滤信元，这在HFC应用里是必须的，其中的每一个NT都有它自己的VPI。低四位(16种组合)将决定VPC/VCC(跟VCC的VCI一起)在ADSL(非对称数字用户环线)应用里，可以将高八位复位。只利用VCI的低八位(LSB)。所有256种VCI组合和16种类VPI组合都能混合，但只有128种组合同时有效。
在分支侧，只利用了VPI的四位(低四位)，VCI也只利用了八位(低八位)。所有的组合都能混合，但只有128种组合同时有效。
图4A说明如何通过ATM核心60建立VP交叉连接。图4A包括一个分用器和译码表400，它们储存在ATM核心60中的一组内部随机存取存储器里，并由CPU 40来维护。通过ATM核心60的128个连接中的任意一个都能配置成VP交叉连接(VPC)，其中16个连接跟VPC一起配置。在这种情况下，将VPI的4个LSB译码。集合侧的8个MSB必须跟VP滤波器对应，而在分支侧则将它们复位，也就是说，不支持任何一般流控(GFC)处理。除非对OAM(操作管理和维护)而言，对VPC而言所有的VC都透明。将所有的分段和端到端F4流选择出来，并发送给CPU 40。
图4B说明如何通过ATM核心60建立VC交叉连接。通过ATM核心60的所有128个同时连接都被设置成VC交叉连接(VCC)。利用VCC处理意味着只将分用和译码表里规定的VC通过ATM核心60分配，包括预先规定的信令VC(对于ITU，VC＝5；对于ATM，VC＝16。见图4B)。VCI的8个MSB必须是0。VPI的4个LSB和VCI的8个LSB都被译码。VPI的8个MSB都用于VP交叉连接。将分段和端到端的F4 OAM信元按每一个VP挑选出来，就象VPC一样。但是，分段F5信元则是按每一个VC来分类。将这些信元发送给CPU 40。
在HFC应用里，要能够广播信元。这是用单独的VPI寄存器402来实现的，如图4A和4B所示。对应于这一寄存器的下行信元和VPI将被发送给CPU。
5.0缓冲
只对上行流进行业务质量(QoS)处理。从业务接口64(以及从上行CPU写缓冲器组136)读出来要发往上行(图2中的箭头152指示的方向)的所有信元都储存在缓冲区140。
图5更详细地说明多种业务电路20的缓冲区140。缓冲区140实际上包括一个缓冲器控制器140C，它连接在上行分用器和译码器122(分支复用)和上行复用器124(集合复用)之间。缓冲器控制器140C检测内部存储器(例如RAM 142)或者外部存储器(例如SRAM 142X，如图1所示)的数据存取。例如，图2和图2B中的缓冲器1421～1424可以包括在内部存储器(例如RAM 142)里。缓冲器1421～1424是包括在内部存储器还是外部存储器里，是由CPU 40在启动的时候规定的。
因此，多种业务电路20的内部缓冲容量是有限的，用4个队列1421～1424表示。在这一实施方案里，内部存储器的大小是2048x8。外部SRAM142X的容量大得多，例如128kx8。
如图5A所示，或者是将内部存储器142或者是将外部存储器142X分成4个区域。如上所述，这4个区域在本发明的某些模式下可以对应于不同的信元级别。第一个区域(区域1)总是从地址0x0000开始，区域2～4则随后。所有区域的大小都是可以用程序控制的，包括所有区域的EPD门限值。如上所述，从不同的工作模式的角度来看，4个缓冲器区域1～4不必跟4个不同的业务质量级别对应。可以将两个恒定位速率(CBR)信元储存在不同的缓冲器区域里，如果其中的一个对时序要求更严。对于每一个ATM连接，这在建立的时候就确定好了。
6.0电路仿真装置
电路仿真(CE)装置72在ATM和同步电话通信(SynchronousTelephony Traffic)之间进行转换。在上行方向(图2中的箭头152)，电路仿真(CE)装置72从PCM接口将同步时隙通信(SynchronousTimeslot Traffic)打包通过AAL1(适配层1)交给ATM信元。将信元交给业务接口64，通过上行信道输送。在下行方向(图2中的箭头150)，将来自业务接口64的ATM信元拆包，并重建时隙通信(timeslottraffic)，这也是通过AAL1完成的。
图6说明电路仿真(CE)装置72的环境，其中的电路仿真(CE)装置72连接在业务接口64和PCM接口32之间。有线电路36(见图1)包括一条双用户线音频电路(DSLAC)，它跟几个用户线接口电路相连(SLIC)。SLAC是一种进行PCM调制的电路，也叫做CODEC(Coder/DECoder，编码器/解码器)。一个DSLAC电路里有两个SLAC。SLIC处理用户线上的高电压和大电流。
图6A是电路仿真(CE)装置72的结构实例。电路仿真(CE)装置72，就象所有多种业务电路20一样，是一个纯硬件电路。电路仿真(CE)装置72有一组配置和状态寄存器72-10，它们用内部CPU总线73跟CPU40相连。下面介绍在72-10组里利用寄存器。电路仿真(CE)装置72有一个PCM E1/T1接口72-20，它跟接口32相连；一个nAAL1重组单元72-30，它跟接口64里的发送线相连；以及一个AAL1分段单元72-40，它跟接口64里的接收线相连。在PCM接口72-20跟AAL1重组单元72-30之间是一个下行双口RAM 72-50。在PCM接口72-20和AAL1分段单元72-40之间是一个上行双口RAM 72-60。双口RAM 72-50和72-60中的每一个都分成不同的区域，下文中将进行介绍。
6.1打包
电话数据可以打包通过结构化64 kbps信道或者无结构2048/1544kbps信道传送。这两种方法都在下文中进行描述。
6.1.1结构化64 kbps信道
对于结构化64 kbps信道，ATM信元总是只包括一个信道的数据。这些信元可以是全填充的(47个八位字节)，如图6B(1)所示，或者是部分填充的(22或者11个八位字节)，如图B(2)所示。全填充信元的好处是有很高的频带利用率(100％)，缺点是很长的组装延迟(47×125 ms＝5.9 ms)。部分填充信元的频带利用率较低(对于22个八位字节为47％，对于11个八位字节位23％)，但组装延迟也较小(分别是2.8ms和1.4ms)。
6.1.2无结构2048/1544 kbps信道
使用无结构2048/1544 kbps时，ATM信元包括或者是E1接口(2048kbps)(见图7A)，或者是T1接口(1544 kbps)(见图7B)的所有信道的数据。
6.2 信元延迟变化
下行数据(例如图2中箭头150的方向)必须进行额外的延迟，以处理信元延迟变化(CDV)。如图8所示，在源和目的地之间有一个标称传输延迟。如果这一延迟是一个常数，目的地就可以在信元到达的那一时刻以后立即开始读数据。但是，某些信元可能比其它的延迟时间长得多，因此当一个信元到得非常晚时，目的地必须有一个额外的缓冲器。否则，就会出现缓冲器下溢出。由于组装延迟很长，CVD处理不会有太大的额外延迟。在这一实施方案里，电路仿真(CE)装置72处理CDV的时间长达3.9 ms。
6.3丢失的和误插入的信元
通过检查SAR-PDU报头里的序列号，可以检测到丢失和误插入的信元。当前信元的序列号跟前一个的序列号不连贯时，它就可能是一个误插入的信元，但也可能是这一信元和前一信元之间丢失了许多信元。这可以通过查看下一信元的序列号来确定。如果它跟当前信元的序列号是连贯的，就认为丢失了一些信元。如果它跟前一个的连贯，那么当前的信元就是误插入的。不连贯的信元将不予储存。(在下一信元到达以后)如果认为信元是误插入的，不储存它不会带来任何弊端。如果丢失了许多信元，就已经造成了危害。
6.4同步
因为POTS是一种同步业务，所以有必要提取与源有关的时钟信号，否则就会出现缓冲器溢出或下溢出。在同步系统里，业务时钟信号是直接从网络时钟信号里提取出来的(来自调制解调器的下行数据时钟)。在异步系统里，通常使用自适应时钟信号提取方法。但这种方法不适合于结构化的电路仿真，原因是存在延迟。这样改为由调制解调器提供一个参考时钟信号，用于产生本地时钟信号。
6.5 分段
每一个POTS信道的数据通常都是恒定的八位字节流，周期为125ms。这些八位字节连续地储存在缓冲器50里。每一个POTS信道的缓冲器都有94个八位字节位置，对于全填充模式(图9A)这相当于两个信元，对于22个八位字节部分填充模式(图9B)，这相当于4个信元，而对于11个八位字节部分填充模式(图9C)，这相当于8个信元。
6.5.1分段：64 kbps的载体信元(全填充)
当电路仿真(CE)装置72工作在64 kbps载体单元模式时，缓冲器被设置成两个区域，每个区域有47个八位字节(图9A)。每一个区域代表一个信元——第一个区域(八位字节0-46)代表编号为偶数的信元，其它的区域(八位字节47+)代表编号为奇数的信元。CPU 40通过在设置寄存器里设定一个专用位来控制每一个信道开始工作。使用单个64 kbps载体的信道都是独立初始化的。只要一个区域填满了来自PCM接口的数据，就产生一个信元并往上行方向发送。由于没有任何额外的信元缓冲区，因此只有在控制乌托邦接口64的装置，也就是ATM核心60发出信元请求时，才产生信元。ATM核心60收到一个信号，说明已经有一个信元准备好了，然后才立刻发出信元请求，该信号实际上指的是即将产生一个信元。当一个信元产生时，就将47个八位字节的PCM数据插入SAR-PDU有效负荷，同时将一个序列号放入SAR-PDU报头中。
6.5.2分段：64 kbps载体信元(22个八位字节)
采用部分填充了22个八位字节的64 kbps载体信元时，缓冲器被设置成每个都有22个八位字节的4个区域(图9B)。如上所述，每一个区域(例如区域1～4)都表示一个信元：第一个区域(八位字节0～21)代表序列号为0和4的信元，第二个区域(八位字节22～43)表示序列号为1和5的信元，第三个区域(八位字节44～65)表示序列号是2和6的信元，第四个区域(八位字节66～87)表示序列号是3和7的信元。甚至在这里，CPU都允许写入缓冲器。当一个信元区域填满数据(22个八位字节)时，就给出信号说明能够产生一个信元。信元的产生方法跟前面介绍的方法一样，但只将22个八位字节放入SAR-PDU有效负荷。剩下的25个八位字节是假的八位字节。
6.5.3分段：64 kbps载体信元(11个八位字节)
采用部分填充11个八位字节的64 kbps载体信元时，缓冲器被设置成有8个区域，每一个都有11个八位字节。跟前面的模式里一样，每一个区域都代表一个信元。但在这种情况下，每一个序列号都有一个唯一的区域。CPU启动对缓冲器的写入，即使因为组合延迟较小使得这一点并不关键。信元的产生跟前面介绍的第二种模式一样，差别仅仅在于假八位字节(36)的个数不一样。
6.5.4同时处理几个64 kbps载体
为了同时处理两个64 kbps信道，94个八位字节缓冲器必须加倍，如图9D所示。对于往缓冲器里写入的部分而言，这不会带来任何差别。每一个信道都独立于其它的信道储存。对于产生信元的部分，每一个缓冲器都被看成一个不同的信元流，它们就是信元流。当信道1即将产生一个信元时，就专门给业务接口64一个信号。对于信道2，根据另一个信号来给出信号。业务接口64向两个信道单元分别发出信元请求。对于有4个信道的情形，需要一个4×94个八位字节的缓冲器，如图9D所示。
6.5.5无结构E1/T1帧的打包
在ATM里，E1(2048 kbps)和T1(1544 kbps)的传送都是无结构的，也就是说，将数据打包产生全填充信元时没有处理单个的64 kbps信道。由于使用的是串行接口，因此没有任何必要对齐数据。在这一模式里，缓冲器是按照图9E来设置的。在这一模式里，缓冲器里填充的数据比n×64 kbps模式要快得多，这意味着对写入的初始化没有那么严格的要求。
6.6重组
为重组功能规定了跟分段功能一样的缓冲器。更进一步，这些缓冲器跟分段功能的配置相同。
6.6.1拆包
对不同的信元进行的拆包跟打包过程一样。从业务接口64收到信元。如果使用了几个单个的64 kbps载体，就用不同的启动信号来隔离这些信道。收到一个信元时，就在缓冲器的专用区域理储存用户数据(用序列号来确定)。同时通知读数据的一端，这样它就能知道上次被读取以后，数据是否写进了这一区域。该缓冲器是用一种连续的顺序来连续读出的，而且数据流被发送给PCM接口32——每一个缓冲器一个信道。图10说明对两个部分填充的单个64 kbps载体信元进行拆包。
6.6.2处理丢失的和误插入的信元
电路仿真(CE)装置72收到一个信元时，就检查SAR-PDU报头里的序列号。如果信元Ct跟前面的信元Ct-1不连续，就将它丢弃掉，不储存用户数据。如果下一个信元Ct+1信元Ct-1连续，就认为信元Ct是误插入的，重组过程继续下去。如果信元Ct+1跟信元Ct-1不连续，就认为在信元Ct-1和Ct+1之间丢失了许多信元。即使是在这种情况下，仍然继续重组过程，结果是即使它是一个正确的信元，也将信元Ct丢弃掉。然而，不能储存一个可能是误插入了的信元，因为使用全填充信元时，缓冲器的空间只能放下两个信元。图11说明了一个实例。
如果正在读取信元编号为奇数的缓冲器区域，而这时序列号为奇数的误插入信元到达Ct，就不能将有效负载存入正被读的区域。由于缓冲器空间很小，不可能用前面建议的假数据代替丢失的信元插入缓冲器。但每次将一个信元有效负荷写入缓冲器时，都通知读数据的那一端。如果上次读过以后没有任何迹象表明已经将一个信元写入一个区域，读数据的一侧就产生必要数量的假数据位(1s)。
6.6.3处理信元延迟变化(CDV)
如果网络里所有的信元都有相同的延迟，它们就应当以精确的周期出现。此时，读数据部分可以在第一个信元已经到达的时候开始读缓冲器。实际上，有些信元延迟更长(见图8)，这意味着一个缓冲器区域还没有填满数据时就要读其中的数据(数据下溢出)。因此，当第一个信元到达时，读数据的部分应当在一开始就延迟，这样当信元被写入以后可以在一段时间里连续地读每一个信元。在此情形，不会因为一个信元突然迟到一会儿而出现缓冲器下溢出。可以由CPU对额外的CDV延迟进行编程。
6.7同步
为了同步电话信号流，多种业务电路20需要一个8 kHz的网络参考时钟。利用锁相环(DPLL)产生一个时钟信号，来锁定参考时钟信号，就象图12中为了同步下行数据率一样。当接口32是一个PCM接口时，振荡器频率(fosc)必须是32.768 MHz，产生的时钟频率(flck)必须是2.048 MHz的。E1接口也一样。但如果要用T1，fosc就是24.704 MHz，flck就是1.544 MHz。该振荡器是一个外部振荡器。
6.8接口和时钟信号
电路仿真(CE)装置72跟接口32、业务接口64和内部CPU总线73相连。电路仿真(CE)装置72分成两个时钟区域。ATM信元的处理(在缓冲器和业务接口64之间分配数据)是用业务接口64分配的时钟信号(系统时钟)来同步的。另一方面，电话数据的处理(在PCM/E1/T1接口和缓冲器之间分配数据)是用DPLL时钟来同步的(见图12)。
7.0乌托邦缓冲器
图13所示的乌托邦缓冲器74基本上是ATM核心60控制的业务接口(内部分支乌托邦接口)和跟它相连的外部装置控制的外部业务乌托邦接口34之间的一个缓冲器。乌托邦缓冲器74里的内部缓冲器每一个方向都可以储存2个信元。外部乌托邦接口34可以工作在第二层或者第一层模式，模式的选择由CPU 40在开始的时候设置。在第二层模式里，还必须设置物理地址。乌托邦缓冲器74有三个不同的时钟。在乌托邦缓冲器74和内部分支接口(业务接口64)之间分配数据是由系统时钟同步的。在乌托邦缓冲器74和外部乌托邦接口34之间分配数据是由用于收发的两个独立时钟来同步的，这两个时钟信号都由外部乌托邦接口34提供。
8.0 ATMF 25.6收发信机
ATMF收发信机701、702每一个都是用于双绞线的点到点物理ATM接口，象ATM论坛规定的那样。ATMF 25.6 Mbps收发信机701、702是一个公用的标准接口，是由计算机插卡和机顶盒(STB)来提供的。典型的ATMF收发信机701、702见图14中的收发信机70。
在下行方向(图2中的箭头150所示)，ATMF收发信机701、702收到的信元是来自业务接口64的，临时储存在两个信元深的FIFO(先入先出)里以后，都用25.6 MHz线301、302来传输。在上行方向(图2中的箭头152所示)，信元是从25.6 Mbps线301、302上收到的，并储存在两个信元深的FIFO里，ATM核心60可以从中将它们读出来。ATM论坛的ATM 25.6 Mbps物理接口规定了依赖于物理媒体(PMD)的子层和传输会聚(TC)子层的功能。为下行部分提供了一个8 kHz的参考信号(跟电路仿真(CE)装置72的DPLL一样的信号)，这样，就可以在ATMF接口30上发送定时信息。下行时钟信号是从一个外部32 MHz振荡器分出来的。上行时钟信号时从上行数据流里提取出来的。用乌托邦时钟信号(系统时钟信号)来同步FIFO和业务接口64之间的处理。
9.0 CPU模块
CPU模块71在(1)外部CPU总线42和(2)ATM核心60和业务装置701、702、72和74之间分配数据。CPU模块71还处理中断。CPU模块71完成的所有功能，包括对内部接口(例如总线73)的事务处理，都是用系统时钟信号同步的。
9.1读写处理
在图15里说明CPU模块71进行的读写处理。当CPU 40对多种业务电路20进行读写操作时，CPU模块71在片选信号(CS)上检测到一个低事务处理(low transaction)。然后CPU模块71对地址总线上的信号进行解码，并将地址总线信号的最低几位和块选信号发送给被选中的模块(例如ATM核心60或业务装置701、702、72和74中的一个)。总线73是一种双向数据总线，需要读和写时，将它变成两条独立的总线。当内部读写操作结束时，就用数据传送确认信号来说明。既然读写操作是由系统时钟来同步的，因此这种定时方式依赖于频率。
9.2中断处理
多种业务电路20的每一个模块都向CPU模块71给出至少一个标志。标志储存在CPU模块71管理的状态寄存器里。状态寄存器里的一位从低事务处理变到高事务处理会导致向CPU 40发出一个终端请求(IREQ)。CPU 40读取状态寄存器里的数据或者收到中断确认信号(IACK)时，就放弃这一中断请求。通过将屏蔽寄存器中的某一位置位，可以拒绝中断请求。图16说明中断处理的结构。
1.多种业务电路20里的以下事件跟相应的中断处理标志有关：
在ATM核心60的下行CPU读缓冲器106里储存一个完整的信元(见图2A)。
2.在ATM核心60的上行CPU读缓冲器组136中的缓冲器1361里储存一个完整的信元(见图2B)。
3.在ATM核心60的上行CPU读缓冲器组136中的缓冲器1362里储存一个完整的信元(见图2B)。
4.在ATM核心60的上行CPU读缓冲器组136中的缓冲器1363里储存一个完整的信元(见图2B)。
5.电路仿真(CE)装置72的信道1中的失去同步事件，或者缓冲器溢出或下溢出。
6.电路仿真(CE)装置72的信道2中的失去同步事件，或者缓冲器溢出或下溢出。
7.电路仿真(CE)装置72的信道3中的失去同步事件，或者缓冲器溢出或下溢出。
8.电路仿真(CE)装置72的信道4中的失去同步事件，或者缓冲器溢出或下溢出。
10.0 ATM核心的VPI/VCI表
如上所述，分用器和译码器102以及下行复用器104采用CPU 40设置的VPI/VCI表。图17A说明的是分用器和译码器102的VPI/VCI表；图17B说明的是下行复用器104的VPI/VCI表。
10.1下行分用器和译码器的VPI/VCI
如图17A所示，分用器和译码器102有一个集合VPI/VCI识别表102-10和一个分支VPI/VCI译码和目的地表102-20。输入分用器和译码器102的信元有某种报头信息，用于有效性比较器102-30和一个VPI/VCI寄存器102-40。这某种报头信息包括报头的VPI的低四位(LSB)和VCI的高八位。在有效性比较器102-30里，将报头跟储存在VPI寄存器102-32的一个滤波器值进行比较。如果报头信息有效，就将有效信号发往控制器102-50。
分用器和译码器102试图在集合VPI/VCI识别表102-10中找出跟储存在VPI/VCI寄存器102-4中的报头信息匹配的值。如图17A所示，VPI/VCI识别表102-10实际上包括四个RAMS 102-10(1)～(4)。RAMS102-10(1)～(4)中每一个的读出口跟比较器102-60(1)～(4)中某一个的第一个输入口相连。比较器102-60(1)～(4)中每一个的第二个输入口连起来以接收VPI/VCI寄存器102-40中储存的值。RAMS102-10(1)～(4)中的每一个都有32个位置(32×4＝128字节RAM)。分用器和译码器102收到一个新的信元时，将报头信息存入VPI/VCI寄存器102-40，此时同时检查所有四个RAM的第一个位置。也就是说将四个RAM第一个位置的值输出给相应的比较器102-60，从而判断第一个位置的值是否跟收到的报头信息一致。如果不相同，就用同样的方式同时检查所有四个RAM的第二个位置，这样进行下去直到找到相同值。这样搜索所有四个RAM所需要的最长时间是32个时钟周期。
找到匹配的值时，确定一个索引值，用于访问分支VPI/VCI译码和目的地表102-20，并据此为该信元离开分用器和译码器102准备一个新报头。如图17A所示，索引值有两个部分。第一部分用于从四个RAM中的一个获得相同值的地址或值。第二部分是在找到相同值时从四个比较器102-60的四个输出信号转换获得的一个2位宽地址。这一2位宽的转换地址是从变换器102-70获得的，它的输入端跟比较器102-60中每一个的输出端相连。索引值指向分支VPI/VCI译码和目的地表102-20的位置，可以利用它获得新报头和目的地值。分支路由选择的新报头有VPI的四位和VCI的八位。目的地值是说明分支乌托邦装置或CPU 40或下行回送缓冲器108的一个四位值。
因此，如上所述，分用器和译码器102有一组集成RAM表，这些表由CPU 40来设置。从CPU 40的透视图可知，VPI/VCI表的每一个位置都有一个唯一的地址。找到VPI/VCI表的一个地址有一个跟输入信元报头的VPI/VCI相同的VPI/VCI时，VPI/VCI表中的相应位置就有新的目的地(例如CPU 40之一、回送缓冲器108或者业务装置)和新的VPI/VCI。
如果回送表里的VCI域被复位(VCI＝0)，就认为该ATM连接是一种VPC，这意味着信元报头的VCI可以是任意值。此时，只有VPI必须相同，不译码VCI。利用VCI＝0来定义VPC的方法非常灵活，因为VCI＝0时ATM连接的一个未定义值，也就是说在多种业务电路20里不会出现VCI＝0的信元。当空闲信元和物理OAM有VCI＝0时，就在调制解调器里将这些信元挑选出来。除了用VCI＝0来指明VPC以外，VPC的状态还可以用回送表中的另外一位来说明。
10.2上行复用器的VPI/VCI表
如图17B所示，上行分用器和译码器122有一个分支VPI/VCI识别表122-10，一个集合VPI/VCI译码表和目的地表122-20，以及一个EPD状态表122-25。进入上行分用器和译码器122的信元有特定的报头信息和对应的乌托邦地址值(4位)，储存在一个VPI/VCI寄存器122-40里。这一特定的报头信息包括报头VPI的低四位(LSB)和VCI的高八位。
如分用器和译码器102那样，上行分用器和译码器122尝试寻找VPI/VCI寄存器122-40里储存的报头信息和乌托邦地址跟分支VPI/VCI识别表122-10里匹配的值。如图17B所示，VPI/VCI识别表122-10包括四个RAMS 122-10(1)～(4)。RAMS 122-10(1)～(4)中的每一个都有一个读出口跟比较器122-60(1)～(4)中对应的一个的第一个输入口相连。比较器122-60(1)～(4)中每一个的第二个输入口连接起来以接收储存在VPI/VCI寄存器122-40里的值。上行分用器和译码器122收到一个新的信元时，将报头信息和乌托邦地址存入VPI/VCI寄存器122-40，在这种情况下，在RAMS 122-10里用前面的RAMS 102-10所用的相同方法来搜索相匹配的值。
找到相匹配值时，确定一个索引值用来访问集合VPI/VCI译码和目的地表122-20以及(当它被使用时)EPD表122-125。从编制了索引的集合VPI/VCI译码和目的地表122-20里，为要离开上行分用器和译码器122的信元获得一个新报头。跟分用器和译码器102一样，如图17所示，这一索引值有两个部分。第一部分是用来从四个RAMS 122-10中的一个获得相同值的地址或值。第二部分是获得这一相匹配值时，从四个比较器122-60四个输出信号的变换获得的2位宽的地址。这2位宽的地址是从变换器122-70获得的，该变换器由一些输入端跟比较器122-60中的每一个的输出端相连。该索引值指向集合VPI/VCI译码和目的地表122-20中的某个位置，从这里获得新的报头。该分支路由选择的新报头有四位VPI和八位VCI。
VPI滤波器寄存器102-32用来在信元发送到集合接口之前，将一个新的VPI值(高八位)插入信元的报头，在下行数据流里，只接受(除非是广播信元)其VPI对应于寄存器102-32的集合信元，将它们译码以后，将VPI的高八位复位。在上行数据流里，只接受VPI(高八位)等于零的分支信元，将它们译码以后，将寄存器102-32的值插入VPI(高八位)。
对于集合VPI/VCI译码和目的地表122-20中的每一个位置(地址)，在EPD表122-25中都有一个对应的位置。该EPD表122-25包括每一个ATM连接需要用来处理EPD的信息。只有在VPI/VCI识别表122-10中的一个EPD的选择位被置位时才使用该EPD表122-25。
11.0后记
因此ATM核心60的中心部分是多种业务电路20。ATM核心60有集成回送缓冲器、CPU缓冲器和业务质量缓冲器。更有利的是，ATM核心60非常灵活，其结构和工作过程不依赖于分支乌托邦接口，例如业务接口64，所连接的业务装置的类型。
ATM核心60是一种集成电路，在前面的实施方案里，该集成电路支持业务接口64上的八个信道。为其中三个信道的每一个方向提供了一个CPU缓冲器。这意味着，可以在CPU 40和这三个业务装置中的每一个之间传送信元。
业务接口64提供的多个物理乌托邦接口还可以集成未来的业务(例如，AAL5 SAR和以太网)。此外，虽然在实施方案里有八条信道，但是ATM核心60可以扩展到更多的信道(例如16条信道)。
本发明的多种业务电路20是一种基本上全部是基于硬件的集成电路。因此，这一多种业务电路20跟基于处理器的电路相比有其它的许多优点，例如更高的数据率和更低的功率消耗。
虽然介绍本发明时，采用了目前认为最为实用的最佳实施方案，很显然，本发明并不局限于公布的实施方案，相反，它还覆盖了所附权利要求所包括的各种修改和等价方案。例如，可以在多种业务电路20里加上CPU 40。
表1  通过NT的ATM连接的实例
ATM连接   VPI/VCI集合侧   VPI/VCI分支侧   QoS级
    CE信道1(VCC)     VPI1/43     CE1_fix   QoS1
    CE信道2(VCC)     VPI1/44     CE2_fix   QoS1
    业务乌托邦(VCC)     VPI1/48      0/35   QoS2
    ATM#1(VCC)     VPI1/55      0/35   QoS3
    ATM#1(VPC)      VPI1/-      1/-   QoS3
    ATM#2(VCC)     VPI1/58      0/35   QoS3
    CPU<->ATMF#1，F4分段CAM      -      0/3   -
    CPU<->ATMF#1，F5分段CAM      -      0/35   -
    CPU<->集合，F4端到端CAM      VPI1/4      -   QoS4
    CPU<->集合，信令(VCC)      VPI1/33      -   QoS4
    CPU<->集合，信令(VPC)      VPI2/-      -   QoS4
表2    到调制解调器/收发信机的乌托邦第二层接口
    信号名称   类型   宽度     说明
    TX_DATA 输出     8     发送数据。
    TX_CLK 输出     1     发送时钟信号。
    TX_ENB 输出     1     启动发送八位字节
    TX_SOC 输出     1     发送信元的开头
    TX_CLAV 输入     1     发送信元可用空间信号。
    TX_ADDR 输出     5     发送地址。
    RX_DATA 输入     8     接收数据。
    RX_CLK 输出     1     接收时钟信号。
    RX_ENB 输出     1     启动接收八位字节
    RX_SOC 输入     1     接收信元的开头
    RX_CLAV 输入     1     接收信元。
    RX_ADDR 输出     5     接收地址。
                 表3    PCM和E1/T1接口
信号名称 类型 宽度     说明
  TxCLK 输出     1 发送时钟信号，2048或者1544 kHz。
  RxCLK 输入     1 接收时钟信号，2048或者1544 kHz。只为E1/T1。
  TxD 输出     1 发送数据。
  RxD 输入     1 接收数据。
  FS 输出     1 开始PCM帧。
  DV 输出     4 每一信道的数据都有效。
                 表4    ATMF接口
    信号名称   类型   宽度     说明
    TxD   输出     2   差分发送数据。
    RxD   输入     2   差分接收数据。
    EQ   Bidir     2   均衡器的外部滤波器。
    PLL   Bidir     2   PLL的外部滤波器。
    AVCC   Bidir     4   模拟信号电源。
    AGND   Bidir     4   模拟信号地。
        表5    外部业务乌托邦接口
    信号名称   类型   宽度     说明
    TX_DATA 输入     8     发送数据。
    TX_CLK 输入     1     发送时钟信号。
    TX_ENB 输入     1     启动发送八位字节
    TX_SOC 输入     1     发送信元的开头
    TX_CLAV 输出     1     发送信元可用空间信号。
    TX_ADDR 输入     5     发送地址。
    RX_DATA 输出     8     接收数据。
    RX_CLK 输入     1     接收时钟信号。
    RX_ENB 输入     1     启动接收八位字节
    RX_SOC 输出     1     接收信元的开头
    RX_CLAV 输出     1     接收信元。
    RX_ADDR 输入     5     接收地址。
        表6    外部CPU接口
    信号名称   类型   宽度   说明
    CS   输入     1   片选
    R/W   输入     1   启动读/写
    ADDR   输入     12   地址总线
    DATA   Bidir     16   数据总线
    IREQ   输出     1   中断请求
    DTACK*   输出     1   数据传输确认
    IACK*   输出     1   中断确认
    OE*   输入     1   启动输出
    BMODE*   输入     1   总线模式(16/8位)
    BSEL*   输入     1   字节选取

Claims (41)

1.一种多种业务电路，用来接收外部接口上载有信息的信元，用一个处理器来控制这种多种业务电路，该多种业务电路包括：
处理不同电信业务的多个业务装置；
连接在多个业务装置和外部接口之间的一个复用器/分用器核心，该核心有一个下行侧用于从外部接口向业务装置传送信元，还有一个上行侧用来从业务装置向外部接口传送信元，该下行侧有一个下行分用器和一个下行复用器，
其中的下行分用器用于为来自外部接口的信元选择路由：
(1)传送给下行复用器的一个输入端；或者
(2)传送给下两个装置中的一个：
(a)下行回送缓冲器，用来储存从下行侧往上行侧去的信元，和
(b)处理器。
2.权利要求1的装置，其中的下行复用器用于从以下装置之一获取信元：
(1)下行分用器，或者
(2)以下装置中的一个：
(a)上行回送缓冲器，它储存从上行侧往下行侧去的信元，和
(b)处理器，
发送到所述业务装置。
3.权利要求2的装置，其中的下行分用器和下行复用器能够同时独立地工作，除非要从下行分用器向下行复用器传送数据。
4.权利要求1的装置，其中的上行侧有一个上行分用器和一个上行复用器，和其中的上行分用器用于将来自业务装置的信元发送到以下装置之一：
(1)上行分用器和上行复用器之间的一个缓冲区；和
(2)下面两个装置之一：
(a)上行回送缓冲器，或者
(b)处理器。
5.权利要求1的装置，其中的上行分用器用于将来自业务装置和处理器的信元传送到以下装置之一：
(1)上行分用器和上行复用器之间的缓冲区；和
(2)下面两个装置之一：
(a)上行回送缓冲器，或者
(b)处理器。
6.权利要求4的装置，其中的上行复用器用于从缓冲区之一和下行回送缓冲器获取信元，传递给外部接口。
7.权利要求1的装置，其中至少有一个业务装置是一种ATMF收发信机。
8.权利要求1的装置，其中至少有一个业务装置是仿真器，它跟(1)一个PCM接口(2)一个E1接口(3)一个T1接口这三个接口中的一个连接。
9.权利要求8的装置，其中的仿真器有用一个信道的数据全填充或部分填充的一个缓冲器。
10.权利要求8的装置，其中的仿真器有用所有信道的数据全填充或部分填充的一个缓冲器。
11.权利要求1的装置，其中至少一个业务装置是一个乌托邦第二层装置。
12.权利要求1的装置，其中的信元是ATM信元。
13.权利要求1的装置，其中的乌托邦第二层分支接口将多个业务装置跟复用器/分用器核心相连。
14.权利要求1的装置，其中的多种业务电路是用一块集成电路芯片构成的。
15.权利要求1的装置，其中的多种业务电路完全是用硬件实现的。
16.一种多种业务电路，用来接收外部接口上载有信息的信元，用一个处理器来控制这种多种业务电路，该多种业务电路包括：
处理不同电信业务的多个业务装置；
连接在多个业务装置和外部接口之间的一个复用器/分用器核心，该核心有一个下行侧用于从外部接口向业务装置传送信元，还有一个上行侧用来从业务装置向外部接口传送信元，该上行侧有一个上行分用器和一个上行复用器，
其中的上行分用器用于为来自业务装置的信元传递到以下装置之一：
(1)上行分用器和上行复用器之间的一个缓冲区；和
(2)以下装置之一：
(a)一个上行回送缓冲器，用来将来自上行侧的信元传送给下行侧，或者
(b)处理器。
17.权利要求16的装置，其中的上行分用器用于将来自业务装置和处理器的信元传送给以下装置之一：
(1)上行分用器和上行复用器之间的缓冲区；和
(2)以下两个装置之一：
(a)上行回送缓冲器，或者
(b)处理器。
18.权利要求17的装置，其中的上行复用器用于从缓冲区之一和下行回送缓冲器获得信元传递给外部接口。
19.权利要求16的装置，其中至少有一个业务装置是一种ATMF收发信机。
20.权利要求16的装置，其中至少有一个业务装置是仿真器，它跟(1)PCM接口(2)E1接口(3)T1接口之一连接。
21.权利要求20的装置，其中的仿真器有一个缓冲器，该缓冲器用一个信道的数据或者全填充或者部分填充。
22.权利要求20的装置，其中的仿真器有一个缓冲器，该缓冲器用所有信道的数据或者全填充或者部分填充。
23.权利要求16的装置，其中至少有一个业务装置是一种乌托邦第二层装置。
24.权利要求16的装置，其中的信元是ATM信元。
25.权利要求16的装置，其中一个乌托邦第二层分支接口将多个业务装置跟复用器/分用器核心相连。
26.权利要求16的装置，其中的多种业务电路是一片集成电路芯片。
27.权利要求16的装置，其中整个多种业务电路都是硬件。
28.一种多种业务电路，用来从调制解调器/收发信机接收外部接口上的ATM信元，用一个处理器来控制这种多种业务电路，该多种业务电路包括：
处理不同电信业务的多个业务装置；
连接在多个业务装置和外部接口之间的一个复用器/分用器核心，该核心有
-一个下行侧，用于从外部接口向业务装置传送信元，还有一个上行侧用来从业务装置向外部接口传送信元，该下行侧有一个下行分用器和一个下行复用器，上行侧有一个上行复用器和一个上行分用器，
-一个下行回送缓冲器用于储存从下行侧往上行侧去的信元；
-一个上行回送缓冲器用于储存从上行侧往下行侧去的信元；
-其中的下行分用器用于将来自外部接口的信元传送到下行回送缓冲器、处理器和下行复用器的一个输入端这三个中的一个；
-其中的下行复用器用于获得来自下行分用器、上行回送缓冲器和处理器的信元，并传输给业务装置；
-其中的上行分用器用于将来自业务装置和处理器的信元传送给上行回送缓冲器、处理器和上行分用器和上行复用器之间的缓冲区中的一个；和
-其中的上行复用器用于从缓冲区和下行回送缓冲器之一获得信元，并传递给外部接口。
29.权利要求28的装置，其中的下行分用器和下行复用器都能够同时独立地工作，除非要将下行分用器的信元传送给下行复用器。
30.权利要求29的装置，其中至少有一个业务装置是一种ATMF收发信机。
31.权利要求29的装置，其中至少有一个业务装置是跟(1)一个PCM接口(2)一个E1接口(3)一个T1接口中的一个相连的一种仿真器。
32.权利要求31的装置，其中的仿真器有一个缓冲器，用一个信道的数据或者全填充，或者部分填充。
33.权利要求31的装置，其中的仿真器有一个缓冲器，用所有信道的数据或者全填充，或者部分填充。
34.权利要求29的装置，其中至少有一个业务装置是一种乌托邦第二层装置。
35.权利要求29的装置，其中的信元是ATM信元。
36.权利要求29的装置，一个乌托邦第二层分支接口将这多个业务装置跟复用器/分用器核心相连。
37.权利要求29的装置，其中的多种业务电路是一块集成电路芯片。
38.权利要求29的装置，其中整个多种业务电路是用硬件做成的。
39.一种多种业务电路，用来从调制解调器/收发信机接收外部接口上的ATM信元，用一个处理器来控制这种多种业务电路，将这一多种业务电路做成一块芯片，包括：
处理不同电信业务的多个业务装置；
连接在多个业务装置和外部接口之间的一个复用器/分用器核心；
将该核心跟多个外部装置相连的一个内部接口；和
其中在下行方向，该核心将来自外部接口的信元通过内部接口传送到多个业务装置之一，传送到处理器和外部接口；
其中在上行方向，该核心将来自多个业务装置的信元通过内部接口和处理器传送给外部接口、处理器和内部接口之一。
40.权利要求39的装置，其中至少有一个外部接口和内部接口是一种乌托邦第二层接口。
41.权利要求39的装置，其中的整个多种业务电路是用硬件做成的。
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