CN1264283C - 通信系统中处理接收信号的方法和设备 - Google Patents

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Abstract

一种接收单元。包括：第一缓存器，以一定取样速率接收并存储数字化取样；一个数据处理器，从第一缓存器中检索取样数据段，并用一组特定的参数值对之进行处理。数据处理器的工作原理基于一个处理时钟，其频率高于(倍于或更高)取样速率，通过检索并处理第一缓存器中的多个数字化取样数据段来实现对接收信号多个实例的处理。接收单元典型地还包括一个接收器，接收和处理传输信号以生成数字化取样；一个控制器，给数据处理器分配任务。本设计中数据处理器包括一个相关器、一个码元解调和组合器、一个第一累加器、和另一个缓存器，或者它们的组合。相关器用PN去扩展序列的相应数据段来对所检索的数字化取样数据段进行去扩展，产生相关取样，然后由码元解调和组合器对相关取样进行处理，得到处理后的码元。另一个缓存器存储这些处理后的码元，还可设计成对处理后的码元进行解交织。

Description

通信系统中处理接收信号的方法和设备
发明背景
I.技术领域
本发明涉及数据通信。尤其是，本发明涉及对通信系统中接收信号进行有效处理的方法和设备。
II.相关技术的描述
在典型的数字通信系统中，数据经过发射端的处理，然后被调制、调节，并传输到接收单元。数据处理包括：如将数据格式化成特定的帧格式；对格式化了的数据进行编码，以便在接收单元提供误码检测/纠正；经过编码的数据进行信道化(即覆盖)；在系统带宽上将信道化的数据扩展等。数据处理一般由系统或所采用的标准来确定。
在接收单元中，传输信号被接收， 调节，解调，并被数字处理以还原传输数据。接收单元中的处理过程与发射机中的正好是互补的，包括去扩展接收到的取样，然后对去扩展的取样进行去覆盖以产生去覆盖的码元，再去覆盖的码元进行解码等。由于多径和其他现象，传输信号可能通过多个信号路径到达接收单元。为改善其性能，接收单元一般设计成能对多个(并且是最强的)接收信号进行处理。
在一些传统设计中，为进行所要求的信号处理，接收单元含一定数量的处理元件，每一个都特别为专门执行某个特定的功能而设计。例如，一个接收单元可能包括一个搜索元件和一些数据处理元件。搜索元件搜索接收信号中的最强的信号，而数据处理元件被指派去处理特定的具有足够强度的信号。实现多个并行处理元件的电路非常复杂，成本高，而且不可编程(比如，用不同的参数值组对接收信号进行导频处理、信号搜索和数据解调等处理)。另外，处理元件的数量也限制了可以处理的信号的数量。
为了降低复杂程度，有些传统的接收单元的设计采用了多个并列的前端单元，连接到一个公共的数据路径处理器中。每个前端单元对给定的信号完成一部分处理工作(例如去扩展和去覆盖)，而公共的数据路径处理器对这些部分处理的数据进行剩余的处理工作(例如用导频信号进行解调，功率计算等)。同样，根据前端单元的数量可以处理有限数量的信号的数量，而且通常也是不可编程的。
对一个用户终端而言，具备处理多个接收信号的能力可以提供更好的性能。对一个基站而言，一般要求同时处理多个用户的多个信号，这更凸显了对高效率的数据处理技术的需要。由于更高的电路板密度，更少的器件数量，更低的成本等诸多优势，仅用少量的信号处理单元来完成多用户信号的处理工作，无论从经济角度还是技术角度，都很有吸引力。当通信系统因各种不同因素(如不同长度的信道化编码)而以不同的参数值传输数据时，也期望信号处理元件具有可编程性。
由此可见，在通信系统中实现有效地处理接收信号的技术是非常有吸引力的。
发明概述
本发明的一个目的是完成许多大计算量的操作，以及执行处理接收信号所需的其余任务。
本发明的一方面提供了一种接收机单元，包括：用于接收和存储包含多个接收信号的数字化取样的第一缓存器，所述数字化取样具有某一取样速率；数据处理器，它与所述第一缓存器耦合并用于一次一个数据段地从所述第一缓存器中取出所述数字化取样的不同数据段，每一取出的不同数据段包含所述多个信号中的一个信号，所述数据处理器包括一相关器，用来用一个编程的去扩展序列一次一个数据段地处理两个或多个所述取出的不同数据段以提供去扩展取样，所述数据处理器用可编程长度的信道化码来去覆盖经去扩展的取样以提供去覆盖的码元，所述数据处理器包括用于解调所述去覆盖的码元以提供解调码元的解调器、以及对来自多个信号的解调码元进行组合以提供经处理码元的组合器；控制器，用于为数据处理器分配任务并且处理来自所述数据处理器的信令数据；耦合到所述数据处理器和控制器的微控制器，所述微控制器用于从控制器接收任务、为每个任务例示一个状态机、并且指示所述数据处理器来处理所取出的不同数据段；以及耦合到所述第一缓存器和控制器的地址发生器，所述地址发生器用于实现一控制器，用于控制把数字化取样写入第一缓存器的写地址，所述计数器用于向控制器发送一信号以启动数据处理器对所存储的取样所进行的处理。
通过使用微控制器，所述接收机单元内的控制器被释放并被允许同时支持更多的用户；通过使用地址发生器，所述第一缓存器和数据处理器能更有效地作用。
本发明的另一目的是处理接收信号的更多实例而不增加电路的复杂性，还允许处理吞吐量与时钟频率成正比。
本发明的另一方面提供了一种接收机单元，包括：在某一特定的取样速率下接收并存储数字化取样的第一缓存器；以及数据处理器，它与所述第一缓存器耦合并用于从所述第一缓存器中取出所述数字化取样的数据段并且用一组特定的参数值来处理所取得的数据段，其中，所述数据处理器的运行是根据频率高于所述取样速率的处理时钟而进行的，并且其中，所述数据处理器包括一相关器，它用PN去扩展序列的相应数据段对所获取的所述数字化取样的数据段进行去扩展以提供相关取样，所述相关器包括用来接收并内插所述去扩展取样以产生提供作为所述相关取样的内插取样值的内插器，并且其中，所述内插器包括：一对或多对取比例元件，每一个取比例元件用来接收各个去扩展取样，并用特定的增益对其取比例以产生比例取样；以及一个或多个加法器，每个加法器与各对取比例元件耦合，并接收和相加从取比例元件对得到的比例取样以生成内插取样。
通过把数据处理器的处理时钟频率设为高于取样速率，所述接收机单元在用于用户终端处时能例示并支持雷克接收机的多个指而不额外增加电路复杂度；在用于基站时能处理来自大量用户的接收信号以及/或者接收信号的多个实例。
本发明还有一个目的是缓解控制器的一些管理任务并允许比常规设计有改进性能的简单设计。
本发明的一方面是提供一种无线通信系统中的接收机单元，包括：以特定的取样速率接收和存储数字化取样的第一缓存器；以及数据处理器，它与所述第一缓存器耦合、用于从所述第一缓存器中取出数字化取样的数据段并用一组特定的参数值处理每一取出的数据段，其中，所述数据处理器的运行是根据频率要高于所述取样速率的处理时钟来进行的；控制器，与所述数据处理器耦合并用来为所述数据处理器分配任务并且处理来自所述数据处理器的信令数据；以及微控制器，与所述控制器耦合并用来接收所述分配的任务以产生一组控制信号用于指挥所述第一缓存器和所述数据处理器的操作以执行所述分配的任务，其中，所述微控制器包括：一组锁存器，用来锁存一个分配的任务以及一个或多个要用于被分配的任务的参数值；至少一个计数器，每个所述计数器耦合到各个锁存器，并用来根据所述锁存器中存储的值，提供指示器信号；以及序列控制器，用来接收至少一个指示器信号和分配的任务，并产生一组控制信号。
所述接收机单元内的控制器被释放并被允许同时支持更多的用户。通过把数据处理器的处理时钟频率设为高于取样速率，所述接收机单元在用于用户终端处时能例示并支持雷克接收机的多个指而不额外增加电路复杂度；在用于基站时能处理来自大量用户的接收信号以及/或者接收信号的多个实例。本发明提供了一种完美的解调器设计，与传统设计相比具有诸多优势。根据本发明，由一个数据处理器来完成许多大计算量的操作，余下的任务(如解调)由一个控制器完成。这种结构允许处理器管理多信号处理，并同时支持多用户。在某些设计中，由微处理器对数据处理器进行“微管理”，将数据处理器从一些低级序列的数据处理任务中解放出来。这些特点使一个简化的设计较之传统设计大大改善了性能。
数据处理器和控制器设计成按处理时钟进行操作。处理时钟与接收取样信号的取样速率不同步，并且一般要比接收取样的取样速率快得多。快的处理时钟允许处理更多的接收信号，而不增加电路的复杂性，进而允许用时钟频率标定处理吞吐量。数据处理器也设计成根据参数值可编程地处理数据，增加了灵活性和实用性。例如，搜索时间间隔，信道化(如WALSH)编码，时移和其它参数都是可编程的。为减少电路的复杂程度，降低成本，数据处理器还设计成其处理元件能够共享。
本发明的一个实施例是无线通信系统(如CDMA系统)的用户终端或基站的接收单元。该接收单元包括一个第一缓存器，连接到数据处理器，以一定的取样速率接收并存储数字化取样(也可以存储用来去扩展数字化取样的PN取样)。数据处理器检索来自第一缓存器中的数字化取样数据段，并用特定的一组参数值处理检索的数据段。它的工作原理是根据一个频率高于(十倍或更高)码片速率的处理时钟，能够检索和处理第一缓存器中数字化取样的多个数据段，实现多个接收信号的处理。
接收单元一般还包括一个接收器和一个控制器。接收器接收并处理传输信号，生成数字化取样。控制器分配任务给数据处理器，并处理来自数据处理器的信令信息。
数据处理器设计成包括一个相关器，一个码元解调和组合器，一个第一累加器，第二缓存器，或者是它们的组合。相关器用PN去扩展码序列的相应数据段对检索的数字化取样数据段进行去扩展，生成相关取样。码元解调和组合器接收并进一步处理相关取样，生成处理后的码元。第二缓存器存储这些处理后的码元，并设计成解交织处理后的码元。在本设计中，第二缓存器被分成两个或更多部分，其中一部分存储当前数据包的处理码元，另一部分存储先前经过处理的数据包的处理码元。在前一个数据包的码元传入后续的信号处理元件时，可以对当前数据包的码元进行处理。
相关器设计成包括一个去扩展器，第二累加器，一个内插器，或者它们的组合。去扩展器包括一组K个乘法器，可以同时去扩展最多K组复数数字化取样。取样累加器包括一组K个加法器，连接到K个乘法器，每个加法器分别从每个乘法器中接收取样并将之相加。内插器接收并内插去扩展取样，生成内插取样。
码元解调和组合器设计成包括一个去覆盖元件，一个导频解调器，第三(码元)累加器，或者它们的组合。去覆盖元件接收相关取样，并用一个或多个信道码对之进行去覆盖，产生去覆盖的码元。信道码可以是WALSH码，其长度是可编程的，并由参数值确定。导频解调器用导频码元对去覆盖的码元进行解调，生成解调的码元。码元累加器累加来自多个信号的解调码元，生成经过处理的码元。
去覆盖元件用一个L级的快速Hadamard变换(FHT)元件实现，它设计成接收和处理交替的时钟周期上的同相和正交相关取样。FHT元件设计成用(可编程的)长度为1，2，4，8，16，32，64，128或其他长度的一个或多个WALSH码元来进行去覆盖。
第一累加器接收并处理相关取样，生成累加结果。它设计成在可编程的时间间隔上累加相关取样，获得导频信号估值。第一累加器可以包括一些累加元件，每个累加元件产生一个特定的时移的导频信号估值。
取样速率可以与处理时钟不同步。在这种情况下，控制器设计成实现一个延迟锁定环，来跟踪数字取样的码片速率，生成一个复位值，用来产生一个信号，用该信号向第一缓存器中的指定位置开始写入数字化取样数据包。
控制器设计成为每一个信号保持一个定时状态器。每个定时状态器用DSP(数字信号处理器)固件来保持，包括一个时间跟踪环路：(1)跟踪所处理信号的变化，(2)产生一个与信号相应的时移。时移可用于检索第一缓存器中取样的合适数据段来进行处理。控制器还可以接收一个定时信号，用来启动取样数据段的处理。定时信号是以控制器生成的一个比较值为基础产生的。
接收单元还包括一个微控制器，接收控制器分派的任务，产生一组控制信号，引导接收单元中各个元件的工作。微控制器为每个正在处理的任务例示一个任务状态器，并包括一个序列控制器，接收一个或多个指令信号和分派的任务，并产生一组控制信号。
本发明的另一个实施例是提供一种在无线通信系统中对接收信号进行处理的方法。根据这种方法，传输信号以一定的速率被接收，处理，数字化，形成数字化取样。然后数字化取样被存储在第一缓存器中，取样数据段从第一缓存器中被检索，用特定的一组参数值进行处理，其中一些参数值是可编程的。这个处理过程基于一个处理时钟，其频率高于取样速率。
处理包括下列各项的组合：1)用PN去扩展序列的相应数据段对数字化取样的检索数据段进行去扩展，产生相关取样；2)用一个或多个信道编码对相关取样进行去覆盖，产生去覆盖的码元；3)用导频码元对去覆盖的码元进行解调；4)累加来自多信号的解调码元，产生处理后的码元。
附图说明
结合附图和下面的详细描述，本发明的特点、本质、和优点将更显而易见。在所有的附图中，相同的参考字符是等同的。
图1是一个通信系统的简化框图；
图2是一个适用于接收和处理一个调制信号的接收单元的一个具体实施例框图；
图3是按照高数据速率(HDR)CDMA系统的前向链路传输的数据帧格式图；
图4是一个可用于处理HDR CDMA系统中前向链路数据传输的接收数据处理器的一个实施例框图；
图5是本发明的数据处理器的一个具体实施例框图；
图6A和6B分别是缓存器中读写数据取样和PN取样的流程示意图；
图6C是图2和图5的接收器设计方案中的数据缓存的一个具体实施例框图；
图7A是图5的数据处理器内部的一个相关器的一个具体实施例框图；
图7B是执行复数去扩展的一个乘法器的一个具体实施例框图；
图7C是线性内插示意图；
图7D是一个内插器的一个具体实施例框图；
图8A是图5A的数据处理器内部的一个码元解调和组合器的一个具体实施例框图；
图8B是一个快速Hadamard变换(FHT)元件的一个具体实施例框图；
图8C是一个导频解调器的一个具体实施例框图；
图9是用于处理业务数据、导频参考和其他信令数据的累加器的具体实施例框图；
图10是一个控制接收单元各元件的操作的微控制器的一个具体实施例框图；
图11A和图11B分别是时移为0和1.5时，数据处理器处理数据取样的时序图。
详细描述
图1是在一个通信系统100中数据传输信号处理的一个实施例简化框图。在发射机单元110，数据通常以数据包的形式从数据源112发送到发射(TX)数据处理器114，对数据进行格式化，编码和处理，产生基带信号。基带信号然后被传入发射器(TMTR)116，经正交调制，滤波，放大和上变频生成一个调制信号，通过天线118传输到一个或多个接收单元。
在接收单元130中，天线132接收到传输信号，并传入接收器(RCVR)134。在接收器134中，接收信号被放大，滤波，下变频，正交解调到基带，并被数字化生成同相(I)和正交(Q)取样。取样被传入接收(RX)数据处理器136，被解码和处理，还原发射的数据。接收单元130中进行的解码和处理过程与发射机单元110中所进行的编码和处理过程相反。还原的数据然后被传入数据接收器138。
上述的数据处理支持在一个方向上的数据包数据、电文、话音、视频和其他类型通信的传输。双向通信系统支持两个方向的数据传输。但是为简便起见，图1中没有给出另一方向的信号处理框图。
通信系统100是码分多址(CDMA)系统或其他多址通信系统，能够支持通过陆地链路的用户间话音和数据通信。多址通信系统中的CDMA技术参见美国专利第4,901,307号，名称为“采用人造卫星或陆上中继站的扩展码分多址通信系统”；和美国专利第5,103,459号，名称为“产生CDMA蜂窝电话系统中波前的系统和方法”；以及1997年3月申请的U.S.专利申请08/963,386，名称为“高速数据包数据传输方法和设备”，现在成为2003年6月3日授予Padovani等人的第6,574,211号美国专利。这些专利和专利申请均已转让给本发明的受让人，此处引作参考。
CDMA系统设计一般遵循某些标准，如“TIA/EIA/IS-95-A移动双模宽带扩展蜂窝系统的基于站的站间兼容性标准”(以下简称IS-95-A标准)，“TIA/EIA/IS-98建议的双模宽带扩展蜂窝移动站的最低标准”(以下简称IS-98标准)，该标准由名为“第三代伙伴项目”(3GPP)的国际性协议提供，包含一系列文件如文件号3G TS 25.211，3G TS 25.212，3G TS 25.213，和3G TS25.214(以下称为W-CDMA标准)，和“TR-45.5 CDMA2000扩展系统物理层标准”(以下简称CAMA-2000标准)。新的CDMA标准不断地被提出并被采用，此处将这些标准引作参考。
图2是适用于接收和处理调制信号的接收单元200的一个具体实施例实例框图。接收单元200是图1中接收单元130的一个具体实施例。天线212接收到调制信号，将其传入前端单元214。在前端单元214中，接收信号经放大，滤波，频率下转换，正交解调，生成基带信号。基带信号然后被一个或多个模数转换器(ADCs)用取样时钟(SCLK)数字化，产生同相(IADC)和正交(QADC)取样，并传入数据接口电路222。前端单元214和ADCs 216在图1的接收器134中可以实现。
根据接收单元200的特定设计，ADCs 216以高的取样速率产生与一个或多个天线接收信号相对应的IADC和QADC取样。数据接口电路222去除不必要的取样，将每个天线取样排序，将取样组合成适合于缓存器224有效存储的字。在一个具体实施例中，每个字由32位数据组成，每个IADC或QADC取样由4位数据组成，每个字包含4对IADC和QADC取样。采用其他的字长(如16位，64位，128位等)，也属本发明范围之内。当有一个字需要存储时，地址发生器220产生一个数据写地址DW_ADDR，该字被写入缓存器224与这个数据写地址对应的位置。
接着，数据处理器230从缓存器224中检索到取样，按控制器240的引导对检索到的取样进行处理，把处理后的码元传入缓存器/解交织器234。数据处理器230顺序地从缓存器/解交织器234中检索码元，累加多个信号码元，产生累加码元，并将它们再传回缓存器/解交织器234。当有一个被解调的码元需要从缓存器/解交织器234中检索时，地址发生器236产生一个码元读地址SR_ADDR，用来将该码元传入到解码器260。数据处理器230也可以把处理的信令数据直接发送给控制器240。解码器260按照与发射单元中的编码流程相反的解码流程对解调码元进行解码，解码后的数据传入数据接收器262。
根据数据处理器的特定设计，典型的数据处理器230包括一个相关器，一个累加器，一个码元解调器(乘法器)和组合器，或它们的组合。数据处理器230完成解调接收信号所需的许多功能。数据处理器230设计成直接向解码器260产生解调码元以进行解码，和向控制器240产生处理信令数据作进一步的处理。这些处理信令数据包括：后向链路处理中导频参考和数据速率控制(DRC)码元的累加，或者前向链路中的功率控制码元。
控制器240设计成具有不同功能，如导频滤波，叉指锁定检测(finger lockdetection)，所处理的每个信号的时间跟踪，叉指时移维持(finger time offsetmaintenance)，频率跟踪(在前向链路中通过一个远程终端)，或者它们的组合。控制器240还引导数据处理器230和缓存器/解交织器234的操作，以实现预定的功能。
在一些设计中，用微控制器232来引导数据处理器230的操作。在这里，微控制器232接收来自控制器240的引导或命令，要完成某特定的任务(例如相关一个或全部分配的叉指)。微控制器232然后引导数据处理器230和其他单元(如缓存器224，缓存器/解交织器234)的操作，执行该任务。微控制器232能够减少控制器240要求的监督量，以及控制器240和其他元件之间的交互作用。微控制器232因而解放了控制器240，使它能够支持附加的信道/用户。
在图2所示的设计中，可支持的用户数量总体上与数据处理器230和控制器240产生的时钟信号的频率成比例。这两个时钟是相互独立的，而且，根据它们特定的频率，通常其中一个时钟限制可支持的信号实例/用户量。
时钟发生器218产生ADCs 216的取样时钟SCLK，和接收单元200中其它元件的其它时钟。在一个实施例中，时钟发生器218包括一个自激时钟源，产生主时钟信号；和一个或多个实时时钟计数器(和/或相位锁定环路)，产生接收单元200中的其他元件用到的其它时钟信号。自激时钟源用压控晶振或其他一些类型的震荡器实现。实时时钟计数器由主时钟信号激发，并生成具有较低的频率、但是与主时钟信号同步的时钟信号。这些时钟信号包括ADC取样时钟SCLK，数据处理器时钟PCLK，地址发生器220和236的时钟等。在一个具体实施例中，取样时钟SCLK从主时钟信号中获得，其频率与接收信号的码片速率有紧密的关系(但是不一定锁相)。
在一个实施例中，地址发生器220包括一个数据写地址发生器，用来产生数据写地址DW_ADDRESS，和一个数据读地址发生器，用来产生数据读地址DR_ADDR。地址发生器220还包括存储在缓存器224中的其他数据(PN码序列)地址发生器。在一个实施例中，地址发生器236包括一个码元写地址发生器，用来产生码元写地址SW_ADDRESS，和一个码元读地址发生器，用来产生码元读地址SR_ADDR。地址发生器220和236的详细描述见下文。
接收单元200的各元件的实现及操作的详细描述见下文。
根据本发明，数据处理器230和控制器240的设计和传统的数据处理单元相比，具有一些特点，性能得到了改善，并且效率更高。其中一些特点的简要描述见下文。
首先，数据处理器230执行多数计算量大的操作，从而允许控制器240能够同时支持许多用户。数据处理器230设计成对接收数据进行所要求的处理，将解调码元直接发送到解码器260。因此将控制器240从繁重的数据处理(如点积计算)中解放出来，这些处理在传统的设计中意味着需要额外增加一个更复杂的控制器，同时也使传统的控制器无法同时支持多用户或处理多信号。而且微控制器232也可执行数据处理器230的“微管理”，减轻了控制器240的实际管理责任。
第二，数据处理器230和控制器240都分别可以按照一个与缓存器224存储取样的取样速率不同步，而且一般要比它快得多的时钟信号工作。例如，可选择取样速率为接收信号的码片速率的2倍(即fSAM＝2.4Msps)，时钟信号PCLK比取样速率快一个量级多(即fPCLK＞50MHz)。如果数据处理器230和控制器240应用在用户终端，快的时钟信号允许处理接收信号多实例，在这种情况下数据处理器230和控制器240能够用来例示并支持RAKE接收机的更多叉指，而不会增加电路的复杂程度。如果数据处理器230和控制器240用在基站，快的时钟信号允许处理来自大量用户的接受信号，和/或接收信号的更多实例。
第三，数据处理器230和控制器240都设计成能根据可编程的参数值处理数据。例如，在一个搜寻操作中，要累加的取样数量可以由控制器240选择，并提供给数据处理器230。在另一个例子中，数据处理器230可以被设置成用一个或多个长度可编程的信道码来解码取样。与之相反，传统的接收器设计一般包括专门的硬件元件来执行一组确定的任务，具有小的或没有可编程性。本发明的可编程特点能够提供优于传统设计的性能。
第四，数据处理器230和控制器240设计成处理过程可以共享，以减小电路复杂性，降低成本。每个典型的数据处理器230和控制器240都包括一组处理元件，完成所要求的不同功能(例如数据处理器230的去扩展，去覆盖，累加，和数据处理器230的导频解调制，控制器240的导频还原和时间跟踪)。为对取样数据段执行特定的任务，只有该任务要求的处理元件被激活，而其他的元件可以屏蔽掉或旁通。除非是希望进行并行处理以改善性能，数据处理器230和控制器240中的处理单元一般不重复。相反，传统接收机的设计一般包括许多重复功能，增加了电路复杂性和成本。
数据处理器230设计成能够根据不同的CDMA标准和系统来处理数据传输。为清楚起见，本发明这里只阐述在前面提到的美国专利申请08/963,386中描述的给定的CDMA系统中的情况，以下称为高数据速率(HDR)CDMA系统。
图3是按照HDR CDMA系统的前向链路传输的一个数据帧格式示意图。在前向链路中，业务数据，导频参考，和信令数据在一个帧里是时分复用的，由基站发射到特定的用户终端。每个帧覆盖一个称为时隙的时间单元(例如在给定的HDR系统设计中为1.67)。每个时隙包括业务数据域302a，302b，302c，导频参考域304a和304b，信令数据，即，开销(OH)域306a和306b。业务数据域302和导频参考域304分别用来发送业务数据和导频参考，信令数据域306用来发送信令信息，如前向链路动作(FAC)指示器，后向链路忙指示器，后向链路功率控制命令等。FAC指示器说明基站在未来一定数量的发送时隙是否有业务数据要发射。后向链路忙指示器说明基站是否达到了后向链路容量极限。功率控制命令引导用户终端增加或降低它们的发射功率。
按照HDR CDMA系统，在发射之前，用与传输的信道相应的WALSH码对业务数据进行覆盖，而用分配给该用户终端的WALSH码对每个用户终端的功率控制数据进行覆盖。分配给用户终端的长PN序列乘以分配给指定发射基站的短PN扩展序列，得到一个复数PN扩展序列，用它对导频参考，覆盖的业务数据和功率控制数据进行扩展。
图4是可用来处理HDR CDMA系统中的前向链路数据传输的接收数据处理器400的一个实施例框图。来自接收机的数字化的IADC和QADC取样传入几个数据相关器410(为简便起见，图4中只表示了一个)。由于多径和其他原因，传输信号将通过多个信号路径到达接收单元。为提高性能，典型的接收单元设计成具有处理接收信号的多(最强)实例的能力。在传统的设计中，有几个数据相关器410，每一个通常称为RAKE接收机的一个叉指。可以给每个数据相关器410分配接收信号的特定信号。
在数据相关器410中，IADC和QADC取样传入一个复数乘法器412，它同时也接收来自乘法器414a和414b的复数PN去扩展序列。这个复数PN去扩展序列由与发送信号基站相应的短PNI和PNQ序列和分配给接收单元400的长PN序列相乘产生。根据数据相关器410处理的特定信号，PN序列会具有不同的时移。
乘法器412将复IADC和QADC取样和复数PN去扩展序列相乘，并将复数去扩展IDES和QDES取样传入WALSH解码元件422和442。去扩展的IDES取样同时也发送到一个WALSH去覆盖元件432。
WALSH去覆盖元件422用在基站对数据进行覆盖的WALSH码来对去扩展的IDES和QDES取样进行去覆盖，并产生一些被去覆盖的取样流，一个数据流用于数据传输信道。然后取样流进入码元累加器424，它根据传输流的信道数据速率累积每个数据流的取样。对每个数据流而言，码元累加器424累积一定数量去覆盖的取样，产生一个去覆盖的码元，然后传入导频解调制器426。
WALSH去覆盖元件432用在基站对导频参考进行覆盖的特定WALSH码Wp(如WALSH码0)来对去扩展的IDES取样进行去覆盖。被去覆盖的导频取样然后传入一个累加器434，并在一定时间间隔(如一个导频参考周期)上累加以产生一个导频码元。导频码元传入一个导频滤波器436，产生还原的导频信号。还原的导频信号导频参考之间的时间里的预估导频码元，并被传入导频解调器426。
导频解调器426用来自导频滤波器436的导频码元对来自码元累加器424的去覆盖的数据码元进行相干解调，并将解调数据码元传入一个码元组合器450。通过用导频码元点积或叉积去覆盖的数据码元实现相干解调。点积和叉积可以有效地进行数据的相位解调，进而用还原的导频信号的相对长度对总输出取比例。根据用于高效合并的接收信号实例的质量，导频取比例能够来有效地权衡接收信号的不同实例的贡献。因此点积和叉积具有双重作用，即相位投影和信号加权，而这些正是RAKE接收机的特点。
码元组合器450接收来自每个指定的数据相关器410的解调数据码元，对这些码元进行相干合并，并向一个解交织器452提供还原的数据码元。解交织器452以与在基站所进行的相反方式对码元重新排序。然后一个解码器460对解交织器452中的数据码元进行解码，并传入数据宿。
关于CDMA系统的RAKE接收机的设计和功能的详细描述参见美国专利5,764,687，名称为“扩展谱多址通信系统的移动解调结构”；和美国专利5,490,165，名称为“一个能够接收多信号的系统中的解调元件分配”。导频载波点积和RAKE接收机叉指路径的(最优的)加权的详细描述参见美国专利5,506,865，名称为“导频载波点积电路”。这些专利已转让给本发明的受让人，此处引作参考。
在HDR CDMA系统中，用分配给该终端、并在每个时隙里发射的特定WALSH码对特定的用户终端的功率控制数据进行去覆盖。因此，在数据相关器410中，用WALSH去覆盖元件442中用分配的WALSH码对去扩展的IDES和QDES取样进行去覆盖。被去覆盖的功率控制取样输出到累加器444，并在一个功率控制突发周期里累加，生成所处理的信号实例的一个功率控制位。来自所有指定数据相关器410的功率控制位可被相干合并(为简便起见图4中没有示出)，产生一个合并的功率控制位，用来调整该用户终端的发射功率。
图5是数据处理器230的一个具体实施例框图，它具有处理不同的CDMA系统的前向和后向链路上的数据传输的能力。例如，可将数据处理器230配置成能够用HDR CDMA系统的一个前向链路中用于相干解调的导频参考进行信号处理，如上图4所描述的那样。
再来参照图2，来自ADCs 216的IDES和QDES取样被输入数据接口222格式化，并存储在缓存器224中。在一个实施例中，224是一个圆形两维缓存器，其大小由诸如输入取样速率、输入取样的分辨率、输出取样速率等多个因素来确定。缓存器224设计成能够存储一定时间周期里接收到的数据取样(例如，两帧取样或其它长度)，这个时间周期要足够长，以保证收集所有信号路径足够多量的处理数据，同时也须足够短，以防止旧的、尚未被处理的取样被新的取样所覆盖。收集和存储取样的时间周期具有可编程性。
在一个实施例中，为易于往缓存器224中写入数据，缓存器的每一行的宽度都与输入数据接口222的输出字宽相匹配(如32位)。当需要将一个字写入缓存器224时，一个数据写地址发生器512a产生一个数据写地址DW_ADDR，对应于缓存器224中的下一个已有行。然后该字被写入缓存器224中且和该地址对应的行。接下来，存储的取样就可以被数据处理器230检索和处理了。
数据处理器230可以被引导按照特定的一组参数值来处理数据取样。在业务数据处理中，数据处理器230将：1)对特定时移接收信号的一个特定实例进行去扩展和去覆盖，2)对去覆盖的码元进行导频解调，3)相干合并不同信号实例的累加码元，等等。数据处理器230也可以搜索强的接收信号。数据处理器230可设计成根据特定的CDMA标准和系统，以及所支持的特定(前向和或后向链路)数据传输来进行各种不同的信号处理。
缓存器/解交织器234存储来自数据处理器230的处理了的码元。当一个码元被数据处理器230处理并需要写入缓存器/解交织器234中时，一个码元写地址发生器542a产生一个码元写地址SW_ADDR，对应于缓存器/解交织器234中的适当位置。然后数据处理器230中处理了的码元被写到缓存器/解交织器234中由这个码元写地址指示的位置。接下来，存储的码元被重新传入数据处理器230进行进一步的处理(如与另一个信号实例的处理的码元进行累加)。缓存器/解交织器234存储第一个信号实例导频解调的结果，还存储后续的信号实例导频解调的累加结果。
通过产生正确的码元读和写地址，缓存器/解交织器234可以根据一定的解交织流程将码元重新排序。当码元准备输出到解码器260时，控制器240在恰当的时间启动读操作。码元地址发生器542b将产生正确的读地址来获得预期的码元解交织。解交织的(即解调的)码元输出到解码器260进行解码。
在图5所示的实施例中，缓存器224的I和Q取样传入数据处理器230内部的一个相关器522。相关器522还接收复数PN去扩展序列，该复数PN去扩展序列存储于缓存器224，或者是由一个PN码发生器(图5中未示)生成。对业务数据处理，相关器522用这个复数PN去扩展序列去扩展I和Q取样，生成去扩展取样。因此，相关器522完成了图4中的复数乘法器412完成的去扩展功能。相关器522还可设计成执行其它的功能，例如累加每个码片间隔的多个去扩展取样，去扩展取样的内插等。去扩展取样被输出到码元解调器和组合器524。
码元解调器和组合器524的配置可以完成去覆盖、用导频信号进行相干解调、多信号码元合并、一个数据包里重复码元的码元累加等，或者它们的组合。在去覆盖时，码元解调器和组合器524接收来自相关器522的去扩展取样，然后用一套WALSH码元进行去覆盖。在一个实施例中，WALSH码元的长度是可编程的，可选择1，2，4，8，16，或其它长度(如32，64，218等)。
在相干解调时，码元解调器和组合器524接收去覆盖的数据码元，并用还原的导频码元对其进行相干解调，产生解调的码元，存储在缓存器/解交织器234中。在码元合并时，码元解调器和组合器524接收并合并与不同信号实例相应的解调的码元，产生还原的码元，存储回缓存器/解交织器234中。因此码元解调器和组合器524完成图4中的码元组合器450所完成的功能。
缓存器/解交织器234存储码元累加的中间和最后结果。码元解调器和组合器524中的处理码元被写到缓存器/解交织器234中，写入位置由地址发生器236内部的码元写地址发生器542a确定。一个码元读地址发生器542b确定的位置上的存储码元从缓存/解调器234中检索出来。通过产生正确的码元读地址，缓存器/解交织器234执行码元解交织，其方式与发射单元中进行的相反。从缓存/解调器234中检索的码元由解调码元组成，输出到解码器260。
在信令数据处理时，相关器522的配置可以用复数PN去扩展序列去扩展I和Q取样，将去扩展取样传入一个累加器526。累加器526的配置可以用一个或多个WALSH码对去扩展取样进行去覆盖，在一定的时间周期上(如导频参考周期)累加去扩展的或去覆盖的取样，产生还原的(如导频或功率控制)数据，传入控制器240。如下文所述，累加器526还可以配置成生成处理取样，用来搜索不同的时移接收信号的强实例。
在一个实施例中，控制器240对来自累加器526的导频码元进行处理，产生还原的导频信号，用来对数据码元进行相干解调。在其它实施例中，数据处理器230内部有一个导频处理器，对导频码元进行滤波，产生还原的导频信号。通过其它设计也可实现导频参考的处理，这也属本发明范围之内。
在图5所示的实施例中，接收单元200的各种元件由数据总线510连接起来，例如地址发生器220、数据处理器230、微控制器232、和控制器240。数据总线510支持连接到数据总线的各元件之间数据和其它信息的高效传输。例如，控制器240通过数据总线510发送任务到微控制器232，发送处理的导频码元到数据处理器230。可以预期实现接收单元200的各元件间相互连接的其它机制，都属本发明范围之内。
图6A是从缓存器224中读写数据取样示意图。在一个典型的数字通信系统中，数据被分割并以数据包进行处理，然后在具有特定时间周期的帧中发射出去。例如，在HDR CDMA系统中，数据以数据包的形式发射，一个或多个时隙发射一个数据包。每个时隙是一个帧的一部分(在HDR系统中)包括2048个码片，每个码片具有与整个系统带宽有关的周期TC(即TC＝1/BW)。
在一个实施例中，接收的取样写到缓存器中224指定起始地址，这个地址可能是随机的(如图6所示的0地址)。在一个实施例中，一个复位事件的发生(如开机)初始化一个数据写地址指针，使之指向指定的地址，取样从该指针确定的位置开始写到缓存器224中。因此，在写地址指针和取样所代表的广播帧的真实边界之间存在一个随机偏移或相移。帧的边界可以与缓存器224中的任何地址相对应。在获取过程中，控制器240计算出这个偏移量。给读地址指针加上这个偏移量来补偿后续的数据检索。
数据写地址发生器产生数据写地址DW_ADDR，指向缓存器224中下一个可用的位置。在一个实施例中，取样写到缓存器224的连续地址，在每次写操作之后数据写地址加1。在一个实施例中，缓存器224是一个绕回的圆形缓存器。通过选择缓存器224的大小为2的幂次，一个二进制的计数器可用来产生需要的写(或读)地址。该计数器自动绕回，当到达缓存器224的终端时计数器清零。
缓存器224中存储足够数量取样后，特定的取样数据段从缓存器中被检索并处理。该数据段包括一个完整的数据包的数据取样，或者数据包的一部分。在一个具体的实施例中，每个数据取样数据段与一个独立的导频参考相对应，信道相对导频参考保持相关的时间长度限制了数据段的大小。在一个实施例中，作为控制器240中导频处理的一部分，与导频参考对应的一个导频矢量按照频率误码估计进行相位旋转，产生导频估计，然后输出到数据处理器230以进行导频解调。因此控制器240在数据段开头对导频参考进行取样，并用该导频参考产生数据段周期的导频估计。导频估计中的相位误码在数据段长度上累加，因而要限制数据段长度，以减小导频估计中的累加相位码。这种设计避免了一个专门用于旋转取样的、增加了数据处理器的复杂程度的复码片速率乘法器。
不同信号实例(或多径)对应的数据取样数据段被顺序地处理。例如，与时移为0的第一个多径对应的取样从缓存器224中检索出来，并被数据处理器230处理。在第一个多径的处理结束时，另一个取样数据段(如与第二个多径相对应)可以从缓存器224中检索出来并被处理。对每个处理的数据段，数据读地址发生器有一个初始地址，其考虑了1)取样对齐的零偏移和写地址指针之间的随机偏移；2)与数据包开头关联的数据段的地址；3)所处理的特定多径的时移。
图6B是从缓存器224读或往缓存器224写PN取样的示意图。在一个具体实施例中，用来去扩展接收信号的复PN取样由一个PN发生器计算，并存储在缓存器224中的一个部位。同样，PN取样的存储开始于一个指定的地址。之后，PN取样的一个数据段从缓存器224中检索出，用来去扩展一个相应的数据取样数据段。
一个PN写地址发生器生成PN写地址PW_ADDR，指向缓存器224中下一个可用位置，一个PN读地址发生器生成PN读地址PR_ADDR，以读取一个PN取样数据段。对所处理的每个需要PN取样的数据数据段，PN读地址发生器载入数据段中的第一个PN取样的地址。PN写和读地址发生器在每次读或写操作之后加1。
缓存器224中可以存储的PN取样数量取决于多个因素，可以与正在存储的数据取样数量相匹配。例如，两个时隙的数据取样相对应要存储两个时隙的PN取样。存储的PN取样的数量还取决于如缓存器224的大小，所支持的多径校正(deskew)的数量等因素。
图6C是图2和图5的接收机设计中数据缓冲的一个具体实施例框图。ADCs的IADC或QADC取样输出到输入数据接口222，在这里去除冗余的取样，将取样打数据包成字，然后字输出到一个复用器612。一个PN发生器614从数据总线510接收到一个PN掩码，生成每个去扩展数据取样的IPN和QPN序列的一部分，将生成的IPN和QPN序列(字)输出到复用器612。复用器612将接收到的由数据取样或PN取样组成的字输出到缓存器224中，写入位置由写地址发生器220生成的写地址指示。
图6C同时给出了用于生成缓存器224地址的地址发生器220的一个具体实施例框图。地址发生器220包括数据写地址发生器512a，数据读地址发生器512b，一个PN写地址发生器512c，和一个PN读地址发生器512d，它们分别连接到锁存器514a，514b，514c和514d。地址发生器512a至512d还连接到一个复用器622。复用器622选择一个地址发生器中生成的地址发送到缓存器244。
每个锁存器514存储一个值，代表地址发生器512要为处理数据段生成的第一个地址。例如，要从缓存器224中读取一特定的数据取样数据段，数据段中第一个数据取样的地址在恰当的时间传入锁存器514b。数据读地址发生器512b载入锁存器514b中存储的这个值，并将该值作为起始地址。接下来的数据读地址可以通过数据读地址发生器512b内部的一个计数器加1来获得。
如上所述，数据取样在缓存器224中以一个随机分配的缓存器位置(如0)开始存储，同时，缓存器224的设计容量能够存储一定数量的取样。在一个实施例中，缓存器224的大小是2的幂次。用一个计数器生成缓存器224的写(或读)地址。当到达缓存器的末端时该二进制计数器自动归零。
在一个实施例中，由于数据取样按顺序写到缓存器224，数据写地址发生器512a也可以用作取样计数器，来记录存储到缓存器224中的取样数量。地址发生器512a产生的数据写地址传入一个比较器628，与一个由控制器240提供的比较值进行对比。比较值代表的是控制器240指示的特定数量的取样(如一个数据包)的存储。如果数据写地址和该比较值相等，比较器628产生一个反映这种情况的定时信号。控制器240用这个定时信号启动对存储的取样的处理。
图6C还给出了对每个指定多径进行时间处理的一个具体实施例。在一个实施例中，控制器240为每个正在处理的多径(即叉指)保持一个定时状态器630。尽管在图6C中表示为一个块，但是每个定时状态器630典型地通过DSP固件实现并保持。数据处理器230被引导进行一些信号处理，对接收的信号进行扫描，搜索最强实例(如，相关PN取样数据段和一些不同时移的数据取样数据段)。每个相关顶峰相应于一个强的信号实例。如果相关顶峰超过了一个特定的阈值，控制器240为与相关顶峰对应的多径例示一个新的定时状态器630。指定多径的时移然后被确定，并用来产生从缓存器224读取取样的地址。
在一个实施例中，每个状态器630包括一个时间跟踪环路634，来跟踪多径的变化。时间跟踪通过+1/2和-1/2码片偏移的取样处理(即与导频参考相应)获得，确定+1/2和-1/2码片偏移情况下导频累加的差别，对不同值进行滤波，得到一个相关因子。这样，当多径随时间变化，时间跟踪环路634确定变化量，并根据相关因子更新时移。时移传入一个数据/PN地址计算单元636，用来计算每个处理的数据数据段的起始地址。计算好的起始地址然后通过数据总线510在适当的时间传送到锁存器514b。
如上文提到的那样，在一个随机的时间点，取样存储到缓存器224存储区的一个指定起始位置。结果，处理的信号实例的起始取样可能和缓存器中的任何位置相对应。在一个实施例中，用时间跟踪环路634确定每个处理的信号实例的数据数据包的起始位置。时间跟踪环路634处理接收到的取样，来为接收的信号实例确定特定的时移。然后用这个时移生成处理的每个取样数据段的起始地址。
状态器630可以通过一组基本的处理元件，由控制器240用DSP固件实现。例如，一个单独的时间跟踪环路634和一个单独的数据/PN地址计算单元636是时分复用的，用来实现所有的例示状态器630。控制器240保留一个独立的寄存器，来存储与每个例示状态器630对应的时移。
在一个实施例中，对于远程终端的前向链路处理，控制器240也保留一个频率跟踪环路638，把时钟源的频率锁定到数据取样的数据速率。频率跟踪环路638设计成确定导频参考中的相位旋转量，用相位信息确定相对于码片速率取样时钟是快还是慢，并据此调整时钟源的频率。如果取样时钟被频率锁定到码片速率，一定数量的数据取样(如2048)传送给每一帧。这样，当频率锁定时，通过对缓存器224接收到的取样的数量计数，一帧取样就一定能被接收。
图6C也给出了为缓存器/解交织器234生成地址的地址发生器236的一个具体实施例框图。地址发生器236包括一个码元写地址发生器542a和一个码元读地址发生器542b，它们分别连接到锁存器544a和544b。地址发生器542a和542b连接到一个复用器546，复用器从地址发生器542a和542b其中之一选择生成的地址，并将之发送到缓存器/解交织器234。
每个锁存器544存储一个值，代表地址发生器542为处理的数据段生成的第一个地址。传入锁存器544的初始值总体上和传入锁存器514的值有关联，但是其传入引起各种结果，比如数据处理器230的处理延时。码元读地址发生器542a载入存储在锁存器544a中的值，并将之作为起始地址。接下来的码元读地址可以通过码元读地址发生器542a内部的计数器加1来得到。
在一个实施例中，缓存器/解交织器234用来存储多个多径的码元累加的中间和最终结果。起初，某个多径的取样被处理，结果码元存储到缓存器/解交织器234中的一定位置。简而言之，某特定多径的码元(如要处理的第一个)从缓存器/解交织器234中的指定位置开始存储(如0地址，Ns等)。对接下来的每个多径，其解调码元与之前处理的多径的码元相合并。合并的码元存回缓存器/解交织器234相同的地址，这样，多个处理多径的码元就和相应的之前累加的码元“同址”合并。当多个多径的码元需要合并时，地址发生器236就产生适当的读和写地址，该地址由锁存器544a和544b中的数值决定。
在包括HDR CDMA系统在内的许多通信系统中，用交织实现传输数据的时间多样性。交织减小了接收到一个脉冲噪声等原因引起的连续误码串的可能性。在接收单元中，接收码元须进行重新排序。重新排序可以在一个完整的帧里将接收有错的码元字符串有效地展开，这提高了纠正接收的码元误码解码的可能性。在发射单元中的交织是为了在接收单元解码之前得到时间多样性。
在一个实施例中，缓存器/解交织器234还执行处理的码元的解交织操作。在一个实施例中，处理的码元按顺序写入缓存器/解交织器234中，但是读取时遵从的特定伪随机顺序是由所采用的特定解交织流程决定的。由于码元读取不按先后顺序，缓存器/解交织器234首先被与执行解交织的周期相对应的码元充满。例如，在HDR CDMA系统中，每一数据帧都进行解交织，这样在接收单元中，一个完整的码元帧被处理并存储到缓存器/解交织器234。当完整的帧被处理后，帧里的码元被读出到后续的解码器中。在一个实施例中，在一个时刻只对一个数据帧进行数据处理。在这种方式下，当前帧被处理并存储到缓存器/解交织器234的一个区，之前处理的帧可以从缓存器/解交织器234的另一个区取出。
码元读地址发生器542b包括必要的电路，以产生要传入码元解调器和组合器524进行码元累加的码元、要传入后续的解码器260进行解码的码元的正确地址。这两种目的所需要的码元读地址以时分复用的方式产生。例如，码元可以在交替的码元读取周期中传入码元解调器和组合器524和解码器260。或者，一组码元传入码元解调器和组合器524，紧接着一组码元传入解码器260。
图7A是数据处理器230内部的相关器522的一个具体实施例框图。在一个实施例中，相关器设计成支持多个功能，包括：用复数PN去扩展序列去扩展数据取样，在每个码片周期上累加多个去扩展取样，以及内插。为了加强其性能，相关器522设计成可同时对多个(如最多4个)复数取样执行操作。实现相关器522的其它设计和功能也属本发明范围之内。
在一个实施例中，在每个数据读取循环，四对数字化的IADC和QADC取样(即四个复数数据取样)从缓存器244中检索出，并被锁存到锁存器712a至712d。在下一个数据读取循环，锁存器712a至712d中的取样分别被锁存器714a至714d进一步锁存，然后另外四对数字化的IADC和QADC取样锁存到锁存器712a至712d。在一个实施例中，每个码片周期里读取两个数据取样(即双取样)，锁存器712和714的双锁存功能允许对每个码片的准时(OT)取样或迟到(LT)取样都能进行处理。
复用器716a至716d分别接收来自锁存器712a至712d的锁存取样，和分别来自锁存器714a至714d的锁存取样。根据是要对准时(OT)取样还是迟到(LT)取样进行处理，每个复用器716输出一个接收取样到一个单独的与(AND)门718。与门718a和718b也接收到控制信号ZERO_0，与门718c和718d也接收到控制信号ZERO_1。每个与门718根据控制信号ZERO_x向一个独立的复用器720输出接收取样或者一个0值。
在一个具体的实施例中，缓存器224的设计也能存储用来去扩展数据取样的IPN和QPN序列。在一个实施例中，对每个PN读取循环，从缓存器224中检索出复PN去扩展序列与正在处理的数据取样相应的16-chip数据段，被锁存器732锁存，并输出给一个复用器734。复用器734选择锁存的复PN数据段的一部分(如2-chip部分)提供给一个桶形移位寄存器736。寄存器736然后向乘法器720a至720d提供正确的IPN和QPN取样。
在一个具体的实施例中，ADCs对数据取样进行过取样，可能是十中抽一，以两倍于码片速率输出(即取样速率是码片速率的两倍)。过取样允许以更好的时间分辨率检测接收信号强实例，性能得到改善。在图7A所示的相关器结构中，有四个并行处理路径，一个处理时钟循环可同时处理与两个数据码片相应的最多四个复数据取样。如图7A所示，乘法器720a和720b对与码片标记n相对应的两个复数据取样(如准时(OT)取样和迟到(LT))进行去扩展，同时乘法器720c和720d对与码片标记n+1相对应的两个复数据取样去扩展。桶形移位寄存器736向乘法器720a和720b提供与码片标记n相对应的IPN和QPN取样，同时向乘法器720c和720d提供与码片代标记码n+1相对应的IPN和QPN取样。
每个乘法器720用复PN取样对复数据取样进行复去扩展，在HDR CDMA系统中，在发射单元，要发射的复数据以复PN序列进行扩展，复扩展可以表示如下：
ITX+jQTX＝(IDAT+jQDAT)(IPN+jQPN)                      等式(1)
在接收单元，数据可以通过相反的复去扩展被还原，可表示如下：
IDES+jQDES＝(IADC+jQADC)(IPN-jQPN)                    等式(2)
其中IADC＝ITX+噪声，QADC＝QTX+噪声，IDES＝IDAT+噪声，和QDES＝QDAT+噪声。
图7B是执行等式(2)所表示的复数去扩展的乘法器720的一个具体实施例框图。在乘法器720内部，复数据取样和IADC+JQADC提供给每一个复用器762a和762b，复数PN取样和IPN、QPN提供给一个异或(OR)门764。异或门764执行IPN和QPN取样的XOR(即乘法)，并把结果输出到每一个复用器762a和762b的一个选择输入。每一个复用器762根据选择输入的值选择IADC或QADC取样，然后把选择的取样提供给一个独立的异或门766的一个输入。异或门766a和766b分别对接收到的取样跟IPN和QPN进行异或(即乘法)，并将结果取样分别输出到与门768a和768b。每一个与门768也接收控制信号ZERO_x，根据控制信号ZERO_x来输出接收的取样或值“0”。与门768a和768b的输出由复去扩展IDES和QDES取样组成。
再参看图7A，乘法器720a至720d的去扩展IDES和QDES取样由加法器722a至722d选择性地合并，生成一组合并的IC和QC取样。特别地，加法器722a合并来自乘法器720a和720c的去扩展IDES取样，生成对应于一个码片的第一半的第一个合并的IC1取样；加法器722b合并来自乘法器720b和720d的去扩展IDES取样，生成对应于一个码片的第二半的第二个合并的IC2取样；加法器722c合并来自乘法器720b和720d的去扩展QDES取样，生成第一个合并的QC1取样；加法器722d合并来自乘法器720a和720c的去扩展QDES取样，生成第二个合并的QC2取样。加法器722在内插之前合并不同码片的半取样，以简化内插器的设计。与门718和ZERO_0和ZERO_1信号用来禁止来自两个码片的取样的合并，此时这种合并是不可适用的，例如在前向链路码元解调中，每个码片可能数据包含一个复数的和更高阶的调制码元。
在图7A所示的具体实施例中，相关器522包括一个内插器730，它的配置可以产生不同的时移的取样值。例如，如果为每个码片提供两个复数据取样(即在0Tc和0.5Tc的时移，其中Tc是码片周期)，内插器730可用来产生其它时移的内插取样，如0.125Tc，0.25Tc，0.625Tc，0.75Tc，0.875Tc等等。内插的时间分辨率取决于内插器730的特殊设计。内插器730可用来识别时间分辨率好于取样周期(如好于0.5Tc)的多径。
图7C是线性内插的示意图。如图7C所示，标记为n的取样幅度为A，后续的标记为n+1的取样幅度为B。取样周期经归一化为1.0。用标记为n和n+1的取样来估计其它时移(如0.25，0.50，0.75)的取样值。对线性内插，时移0.50的取样幅度可以估计为0.50A+0.50B，时移0.75的取样幅度可以估计为0.25A+0.75B。通过用系数4乘以取样，时移0.0，0.25，0.50，0.75和1.0的取样幅度可分别表示为4A，3A+B，2A+2B，A+3B和4B。
图7D是内插器730的一个具体实施例框图。在一个实施例中，内插器730作为一个线性内插器，能够提供三个不同时移(如0.25，0.50，0.75)的内插取样。内插器730的设计同时满足以下性能：1)产生零值输出，2)通过接收取样进行馈送，3)产生内插取样，或者三者的组合。
来自加法器722a至722d的合并IC1、IC2、QC1、QC2码元分别传入给比例元件770a至770d。在每一个取比例元件770中，取样输出到一个复用器772的一个X1输入、一个倍频元件774的一个输入、和一个加法器776的一个输入。倍频元件774给输入取样乘以系数2，并把取比例结果输出到复用器772的一个X2输入和加法器776的另一个输入。加法器776把输入的取样和X2取比例取样相加，结果输出到复用器772的一个X3输入。复用器772也从其X0输入接收一个“0”。然后，复用器772根据一个控制信号OFFSET在其中一个输入上选择一个取样，将它发送给锁存器780。
如图7D所示，对取比例元件770a和770b进行互补的配置，同样对换算元件770c和770d也进行互补的配置。分别对应一个特定的时移0.25，0.50，或0.75(如控制信号OFFSET所表示)，3IC1，2IC1，或1IC1值由取比例元件770a提供给锁存器780a；IC2，2IC2，或3IC2值由换取比例算元件770b提供给锁存器780b。锁存器780a和780b中的取样然后传入一个加法器782a，锁存器780c和780d中的取样传入一个加法器782b。加法器782a的输出由内插I取样组成，加法器782b的输出由内插Q取样组成。来自加法器782a和782b的内插取样作为相关器522的相关ICOR和QCOR取样。锁存器780a至780d的输出也分别由(非内插)相关的ICOR1、ICOR2、QCOR1和QCOR2取样组成。
内插器730可在一种或多种配置下工作。例如，如上所述，内插器730可配置成零输出，通过接收取样进行馈送，生成内插取样，或三者的组合。零输出选择复用器772的X0输入的值零，馈通接收的信号选择X1输入的取样。为了进行内插，一个复用器772选择X1，X2或X3的值，互补对中的另一个复用器772选择相反的X3，X2或X1值。
在一个实施例中，如上所述，每个码片周期里有两个数据取样被相关器522处理(如去扩展)。每个码片的两个取样可以在内插器730中合并，生成每个码片周期的一个去扩展取样。为合并每个码片的I取样，加法器782a选择与取比例元件770a和770b对应的复用器X1输入端的取样，并将其相加得到合并的I取样。同样，为合并每个码片周期的Q取样，加法器782b选择与取比例元件770c和770d对应的复用器X1输入端的取样，并将其相加得到合并的Q取样。
在HDR CDMA系统中，发射的业务数据被分割成多个数据流，每个数据流用一定的WALSH码进行信道编码。如在HDR CDMA系统中所定义的，每个WALSH码对应着一个独立的长度为(最大)16码片的WALSH码元。为了信道化数据，每个数据位用为该位要传输的信道分配的WALSH码元进行信道编码。对每个WALSH码元周期，生成并合并最多16个WALSH码元，对应要在最多16个信道中传输的最多16个数据位。这16个WALSH码元彼此间是正交的。因为在没有畸变的情况下，正交份量间的交叉相关结果为零(理想情况)，所以可以在接收单元单独去覆盖。
图8A是数据处理器230内部的码元解调器和组合器524的一个具体实施例框图。相关器522将相关的取样提供给去覆盖元件820，用信道化(如WALSH)码元对取样进行去覆盖产生去覆盖的码元。去覆盖的数据码元和复导频码元传入一个导频解调器850，用导频信号对数据相干解调，生成解调的码元。解调的码元然后传入一个码元累加器870，和来自其它信号路径及其它冗余传输的解调制码元进行合并。码元累加器870的输出构成处理的码元，然后提供给缓存器/解交织器234(见图5)。
码元解调器和组合器524设计成每个时钟周期可以对多个取样(如4，8，16等)进行操作。典型的码元解调器和组合器524能够同时处理的取样数量依赖于多个因素，如向码元解调器和组合器524提供取样的速率，码元解调器和组合器524内部的元件宽度等。
图8B是一个实现去覆盖元件820的快速Hadamard变换(FHT)元件的具体实施例框图。在一个实施例中，相关的ICOR和QCOR取样串行交替地提供给FHT元件820，每个时钟周期一个取样。在一个实施例中，FHT元件820的设计能够对接收的取样用一个或多个长度为N的WALSH码元进行WALSH去覆盖，N是可编程的。
FHT元件820设计成可工作于多个不同配置。例如，FHT元件820可配置成用特定长度的WALSH对输入取样进行去覆盖。在这种配置中，FHT元件820接收一块N个ICOR取样和N个QCOR取样(即N-chip ICOR和N个QCOR对)，用特定的WALSH码元对接收的取样块进行N-chip WALSH去覆盖，生成一对去覆盖的ICOR和NQCOR码元。
或者，FHT元件820可配置成用全部N个WALSH码元对接收的取样进行去覆盖。在这种配置中，FHT元件820完成的功能相当于用一个由N对ICOR和NQCOR码元组成的矢量乘以N×N Hadamard矩阵(对应于N个WALSH码元，每个WALSH码元长度为N-chips)，产生N对去覆盖的ICOR和QCOR码元。用全部N个WALSH码去覆盖特别有好处，例如在一个特定用户终端的数据可能在不同信道传输的HDR CDMA系统中。
在一个实施例中，为加快ICOR和N QCOR取样的处理和减少需要的线路数量，FHT元件820配置成在交替的时钟周期处理ICOR和QCOR取样，这使得单个的FHT元件820可以在交替的时钟周期里向后续的处理单元提供去覆盖IDEC和QDEC码元，去覆盖QDEC码元比相应的IDEC码元滞后一个时钟周期。后续的处理单元然后可设计成当解码IDEC和QDEC码元从FHT元件820中传来时就可以对它们进行操作，无需等候待处理的块的所有的ICOR码元，然后是所有的QCOR码元。通过正确管理FHT元件820内部的存储元件，FHT元件820可以设置成对ICOR和QCOR取样交替进行操作。
FHT元件820是串行处理的，串行地接收取样，每个时钟周期一个取样，在一定的处理延时后产生每个时钟周期里的一个去覆盖的码元。特定的取样块的去覆盖码元延迟了一定数量的时钟周期，WALSH码元的长度部分地决定了延时的多少。对每个N数据取样块，FHT元件820对应N WALSH码元串行地产生N解码的码元。FHT元件820的去覆盖码元是输入取样和WALSH码元的相关数。
一个快速Hadamard变换元件用L个蝶形变换元件进行长度N＝2L的WALSH码元去覆盖。在图8B所示的具体的实施例中，为对16-chip WALSH码元进行去覆盖，FHT元件820包括四个串行连接的蝶形变换元件830a至830d。每个蝶形变换元件830进行一部分要求的加和减操作。每个连续的蝶形变换元件830还对来自以前蝶形变换的结果进行交叉耦合。
在每个蝶形变换元件830内部，输入的取样被送到一个复用器832的一个输入、一个加法器834的一个减输入、和一个加法器836的第一个求和输入。复用器832还接收加法器834的输出，并向一个存储单元838交替地输送加法器834a的输出和输入取样。存储元件838的输出提供给加法器834的一个求和输入、加法器836的另一个求和输入、复用器840的一个输入。复用器840还接收加法器836的输出，并向锁存器842交替地输送存储元件838的输出和加法器836的输出。锁存器842的输出提供给下一个蝶形变换元件830的输入。最后一个蝶形变换元件830d的输出由去覆盖的码元组成。
关于FHT元件的设计和操作的详细描述参见1996年10月1日授权的美国专利5,561,618，名称为“进行快速Hadamard变换的方法和装置”，该专利已转让给本发明的受让人，此处引作参考。
在图8B所示的实施例中，FHT元件820可编程，进行不同长度(如1，2，4，8，或16)的快速Hadamard变换(即去覆盖)。FHT元件820能支持的最大FHT长度由采用的蝶形变换元件830数量决定，屏蔽一个或多个蝶形变换元件830时可进行较短长度的FHT。通过增加蝶形变换元件830可进行更长长度的FHT。
在图8B所示的实施例中，ICOR和N QCOR取样在交替的时钟周期通过同一条总线传送到FHT元件820。一个WALSH计数器(图8B中没有给出)实现时分复用，当第一个相关的取样到达FHT元件820的前端时，该计数器清零。时分复用允许共享硬件，这样FHT元件820可以对ICOR和N QCOR取样都进行去覆盖。在另一个实施例中，ICOR和N QCOR取样并行地传送给两个FHT元件，每个FHT元件设置成对一个独立的ICOR和N QCOR取样块进行去覆盖。
图8C是导频解调器850的一个具体实施例框图。来自FHT元件820的去覆盖IDEC和N QDEC码元和复导频PI和PQ传送到导频解调器850，它用导频信号对解码码元相干解调。导频解调可表示如下：
IDEM+jQDEM＝(IDEC+jQDEC)(PI-jPQ)
＝(IDECPI+QDECPQ)+j(-IDECPQ+QDECPI)
＝[t(IQ，P)-jcross(IQ，P)]                             等式(3)
解调的IDEM和QDEM码元表示为：
IDEM＝(IDECPI+QDECPQ)和                                等式(4)
QDEM＝(-IDECPQ+QDECPI)                                 等式(5)
在解调器850中，去覆盖IDEC和QDEC码元分别传送到(例如在交替的时钟周期)锁存器852a和852c。锁存器852a的输出再被锁存器852b锁存，以进行IDEC和QDEC码元的时间对齐。锁存器852b和852c的输出由复数据码元组成。同样的，PI和PQ导频码元分别被锁存器854a和854b锁存。锁存器854a和854b的输出提供给复用器856a和856b，每个复用器856根据是要进行点积还是进行叉积来选择PI或PQ码元。来自复用器856a和856b的复导频码元分别传送到乘法器860a和860b，它们也分别接收来自锁存器852b和852c复数据码元。每个乘法器860对复数据码元的一个分量(即IDEC或QDEC)和复导频码元的一个分量(即PI或PQ)进行乘法运算，将乘积结果输出到一个独立的锁存器862。
锁存器862a的输出传入一个异或门864，它也接收一个控制信号CROSS。锁存器862b的输出和异或门864的输出传入一个加法器866，它将这些码元相加，相加结果输出到码元累加器870。
从等式(4)可看出，通过IDEC数据码元和PI导频码元在乘法器860a中相乘，QDEC数据码元和PQ导频码元在乘法器860b中相乘，并在加法器866中将860a和860b中的结果合并，就可得到解调的IDEM码元。同样的，从等式(5)可以看出，通过IDEC数据码元和PQ导频码元在乘法器860a中相乘，QDEC数据码元和PI导频码元在乘法器860b中相乘，对乘法器860a中的结果取反，在加法器866合并860b中的结果和异或门864中的取反结果，就可得到解调的QDEM码元。这样，为生成解调的QDEM码元，复用器856a和856b交换传送给乘法器860a和860b的PI和PQ导频码元，异或门将乘法器860a的结果取反。
图8C也给出了码元累加器870的一个具体实施例框图。来自码元解调器850的解调的IDEM和QDEM码元被串行地传入一个加法器872。之前计算的IPRE和QPRE码元从缓存器/解交织器234中检索出(比如成对的)，传入一个锁存器874。一个复用器连接到锁存器874，并选择IDEM或QDEM码元输出到与门878。与门878也接收一个控制信号FIRST，如果没有码元累加则与门878的输出为零。与门878的输出进入加法器872，并和接收的IDEM和QDEM码元相加。加法器872的输出由累加的(即处理的)IPRO和QPRO码元组成，再送回缓存器/解交织器234。
图9是数据处理器230内部的累加器526的一个具体实施例框图。数据处理器230可以处理业务数据，导频参考，和其它信令信号。在用户终端，累加器526执行搜索接收到的信号中的强实例，还原导频参考，抽取功率控制位等。在基站，累加器526执行上述功能，还可以处理其它的信令信息，如数据请求(DRC)信息。
在图9所示的具体实施例中，相关ICOR和QCOR取样从相关器522输出到一组8个去覆盖和累加元件910a至910h中。去覆盖和累加元件910的数量可以有所不同，也属本发明范围之内。在每个去覆盖和累加元件910内部，相关ICOR和QCOR取样传入一个异或门912，它也接收一个产自一个WALSH发生器914的WALSH码元。通过载入一个关联的锁存器916中相应的WALSH码，WALSH发生器914可编程地生成特定的WALSH码元。这样，8个去覆盖和累加元件910a至910h也具有可编程性，用8中不同的WALSH码元对一个特定的ICOR和QCOR取样块进行去覆盖。
在前向链路中，一个去覆盖元件可用来处理功率控制数据。在后向链路中，8个去覆盖元件可用来解调数据速率控制(DRC)数据，和作为一个DFT(即非快速)进行FHT。
在每个去覆盖和累加器元件910内部，异或门912执行用WALSH码元对数据取样进行去覆盖，将去覆盖取样输出到一个复用器922的一个输入。复用器922的另一个输入接收来自相关器522的独立的相关取样(即ICOR1、ICOR2、QCOR1和QCOR)。根据要执行的特定任务，复用器922将异或门912中的去覆盖取样或者相关取样输送到一个加法器924。加法器924还接收来自与门926的预先锁存取样，将接收到的取样相加，相加的结果输出到第一组寄存器928a和928b(串连)和另一组寄存器930a和930b(串连)。锁存器928b的锁存输出和一个控制信号FLUSH/提供给与门926的输入，如果控制信号FLUSH/为低时则与门926向加法器924输出一个零值，如果控制信号FLUSH/为高时则与门926向加法器924提供锁存输出。锁存器930b的锁存输出由累加码元组成，提供给复用器940的一个输入。
复用器940从全部8个去覆盖和累加器元件910a至910h接收累加码元，并将接收到的累加码元按顺序输送给一个和数据总线512相连的锁存器942。然后控制器240从锁存器942中检索累加码元。
如图9所示，相关的ICOR和QCOR取样也被输出到去覆盖和累加器元件910b中的一个平方器952，它平方接收到的取样，并将平方的取样提供给复用器954的一个输入。复用器954也接收异或门912b的去覆盖取样。然后复用器954根据一个控制信号SQUARE将平方的取样或者解码取样输出给复用器922b。平方器952支持导频载波比干扰能量估计的计算，用来预估信号链路的质量。
可对累加器526编程来执行一系列任务。例如，通过编程，累加器可同时对最多8个不同信道进行去覆盖。在图9所示的实施例中，相关的ICOR和QCOR取样以时分复用的方式提供给每一个去覆盖和累加元件910(即ICOR、QCOR、ICOR、QCOR等)。第一组锁存器中的928a和928b支持ICOR和QCOR取样的时分复用累加。
也可对累加器526编程来辅助搜索接收信号强实例。例如，累加器526可设置成为后续的能量平方任务累加8个累加器的不同偏置的I、Q矢量。如果用0 WALSH码对导频参考进行信道编码，那么接收端就无需对之进行去覆盖。在所示的实施例中，对累加器526编程来同时处理最多4个不同的时移，这时，用独立的一对解码和累加单元910对每个时移进行处理。
在本发明的某些实施例中，由微控制器232接收控制器240分配的任务，然后引导接收单元200中的各种元件执行所分配的任务。每个任务可定义成包括一系列操作步骤或几个其它的任务。例如，可能分配一个任务去处理一个特定的时移的一个特定的多径，在一个特定的时间窗口搜索强信号实例，等等。实现搜索任务可通过引导相关器522和累加器526对一个特定PN偏置的一段时间间隔(如96chips)的导频信号进行相关。也可以分配一个任务去处理所有指定的多径，搜索多个时移的强信号实例，等等。在一个实施例中，微控制器232为每个接收到的任务例示一个适当的任务状态器，并在任务执行期间保持任务状态器。根据要处理的特定的任务，微控制器232还可以为一个低级任务器例示一个或多个附加的任务状态器。微控制器232可设置成当一个特定的任务结束时通知控制器240。
下述各专利和专利申请详细描述了搜索任务、数据处理任务、信令处理任务以及其它任务所要进行的处理过程，它们委托给本发明的代理人，此处引作参考。
1)美国专利5,644,591和5,806,648，名称都为“在一个CDMA通信系统中进行搜捕的方法和设备”；
2)美国专利5,867,527和5,867,527，名称都为“搜索一个突发信号的方法”；
3)美国专利5,764,687，名称为“一个扩展多址通信系统的移动解调器结构”；
4)美国专利5,577,022，名称为“一个蜂窝通信系统中的导频信号搜索技术”；
5)美国专利5,654,979，名称为“一个扩展多址通信系统的单元点解调结构”；
6)美国专利申请08/987,172，名称为“多信道解调制器”，申请日为1997年9月9，现在成为2003年10月28日授予Levin等人的第6,639,906号美国专利；
7)美国专利申请09/283,010，名称为“可编程的匹配滤波搜索器”，申请日为1999年3月31日，现在为2002年3月26日授予Agrawal等人的第6,363,108号美国专利。
图10是用于控制接收单元200中的元件(如缓存器244和数据处理器230)的操作的微控制器232的一个具体实施例框图。微控制器232包括连接到一个计数器1014和锁存器1016a和1016b的一个序列控制器1012。计数器1014和锁存器1016a还分别连接到与数据总线510相连的锁存器1016c和1016d。
锁存器1016b存储微控制器232的状态，它可以集成到序列控制器1012中。锁存器1016d从数据总线510接收一个字，该字说明控制器240分配的任务。锁存器1016c从数据总线510接收一个或多个应用于所分配任务的参数值，这些参数值确定的是进行搜索的时间间隔。在执行任务期间，计数器1014对指定的时间间隔递减计数，并向序列控制器1012提供一个时间间隔结束的信号。
在一个实施例中，为简化设计，降低电路复杂性和成本，序列控制器1012是用组合逻辑实现的。该逻辑实现了对分配的任务进行排序的任务状态器。每个任务状态器产生适当的控制信号，引导接收单元200中不同元件的操作，如缓存器224，相关器522，码元解调器和组合器524，累加器526，缓存器/解交织器234。控制信号将不同的功能排序，并控制着缓存器和处理元件依次执行所分配的任务。例如，控制信号控制图6C中的不同元件(如复用器612，622和546)，选择要提供给缓存器224和缓存/解交织器234的正确的复用器输入。序列控制器1012进一步引导不同的地址发生器512和514产生要求的地址。
图11A是时移为0时，数据处理器230处理数据取样的一个时序图。在本例中，每个码片周期有两个数据取样可用，每个数据取样的分辨率是4位。对每个32位读操作，8-chip周期的16个复IPN和QPN取样或2-chip周期的4个复数据取样可从缓存器224中检索出来。
在第一个时钟周期，8个码片的复PN取样从缓存器224中检索出来，并提供给相关器522内的锁存器732(见图7A)。在第二个时钟周期，头两个码片相应于时移0.0，0.5，1.0和1.5的数据取样从缓存器224中检索出来，并分别被锁存器712a，712b，712c和712d锁存。在第三个时钟周期，锁存器712中的取样被锁存器714再次锁存，后两个码片相应于时移2.0，2.5，3.0和3.5的数据取样从缓存器224中检索出来，并分别被锁存器712a，712b，712c和712d中。在第四个时钟周期，第一个码片相应于时移0.0和0.5的数据取样分别被相关器522内的乘法器720a和720b关联。在第五个时钟周期，相关器522闲置。在第六个时钟周期，第二个码片相应于时移1.0和1.5的数据取样分别被乘法器720c和720d关联。时钟周期7至10进行的处理与时钟周期3至6的相同。相同的数据处理过程继续进行直到下一组PN取样被请求和被检索。
图11B是时移为1.5时，数据处理器230对数据取样进行处理的时序图。在一个实施例中，数据取样由偶数码片标记(如0，2，4等)开始从缓存器中被检索出。这样，一个特定多径的时移被分成一个整数部分和一个分数部分。整数部分标识从中检索出数据取样的特定的偶数码片标记。分数部分标识检索出的数据取样中的特定半码片偏置。
如图11B所示，当时移为0时，PN取样和数据取样以相同的方式从缓存器224中检索出来。然而在第三个时钟周期，对相应于时移1.5的数据取样进行处理。特别是时移1.5和2.0的数据取样分别被乘法器720d和720a关联。同样，在第四个时钟周期，时移2.5和3.0的数据取样分别被乘法器720b和720c关联。然后数据处理以相同的方式继续进行。
上面描述的接收单元应用到一个通信系统的用户终端或基站是大有好处的。前向链路和后向链路中的数据处理过程有所不同，一般依赖于特定的CDMA标准或所实现的系统。同时，对用户终端和基站的要求也有所不同。例如，要求用户终端处理来自一个基站的一个信号传输或来自多个基站的冗余传输，而要求基站同时处理来自多个用户的多个(且不同的)传输。因此，通常需要根据其实际应用来特别设计接收单元。
上面描述的接收单元220中的各元件(如地址发生器220，输入数据接口222，缓存器224，数据处理器230，微控制器232，控制器240等)也可实现在一个或多个ASICs、数字信号处理器、控制器、微控制器、微处理器、其它设计成实现此处所述功能的电子单元，或它们的组合。缓存器224和缓存器/解交织234可实现在一个或多个RAMs、DRAMs、FLASH存储器、或其它存储技术。同时，缓存器224和缓存器/解交织器234也可在接收机200内的其它元件的集成电路中实现。
为清楚起见，本发明的许多方面和实施例以HDR CDMA系统的前向链路数据传输为例进行了详尽描述。但是本发明同样适用于后向链路数据传输和其它通信系统(如IS-95 CDMA系统，W-CDMA系统等)。
上述对优选实施例的描述使得精于技术的人员能够制作或使用本发明。对那些技术人员，这些实施例的各种改进是显而易见的，且无需本发明人的参与，此处所描述的基本原理也可以被用于其它实施例。因此，本发明适用与此处所述原理和创新特点相一致的最大范围，而不仅局限于这里描述的实施例。

Claims (50)

1.一种接收机单元，其特征在于，它包括：
用于接收和存储包含多个接收信号的数字化取样的第一缓存器，所述数字化取样具有某一取样速率；
数据处理器，它与所述第一缓存器耦合并用于一次一个数据段地从所述第一缓存器中取出所述数字化取样的不同数据段，每一取出的不同数据段包含所述多个信号中的一个信号，所述数据处理器包括一相关器，用来用一个编程的去扩展序列一次一个数据段地处理两个或多个所述取出的不同数据段以提供去扩展取样，所述数据处理器用可编程长度的信道化码来去覆盖经去扩展的取样以提供去覆盖的码元，所述数据处理器包括用于解调所述去覆盖的码元以提供解调码元的解调器、以及对来自多个信号的解调码元进行组合以提供经处理码元的组合器；
控制器，用于为数据处理器分配任务并且处理来自所述数据处理器的信令数据；
耦合到所述数据处理器和控制器的微控制器，所述微控制器用于从控制器接收任务、为每个任务例示一个状态机、并且指示所述数据处理器来处理所取出的不同数据段；以及
耦合到所述第一缓存器和控制器的地址发生器，所述地址发生器用于实现一控制器，用于控制把数字化取样写入第一缓存器的写地址，所述计数器用于向控制器发送一信号以启动数据处理器对所存储的取样所进行的处理。
2.如权利要求1所述的接收机单元，其特征在于，所述微控制器用来接收所述任务并产生一组控制信号，以控制所述第一缓存器和数据处理器的操作，以执行分配的任务。
3.如权利要求1所述的接收机单元，其特征在于，所述数据处理器的时钟频率至少比所述取样速率高十倍。
4.如权利要求1所述的接收机单元，其特征在于，所述接收机单元被配置在高数据速率(HDR)CDMA系统中操作。
5.如权利要求1所述的接收机单元，其特征在于，所述控制器具有一时间跟踪环路，用于跟踪数据处理器正在处理的多个信号中的一个的运动，还被配置成产生一个时移，用于根据时间跟踪环路从第一缓存器内的数字化取样中取出包含所述多个信号中的一个的数据段。
6.如权利要求1所述的接收机单元，其特征在于，所述数据处理器还被配置成同时组合来自所述两个或多个数据段的相关取样以产生经处理的码元。
7.一种接收机单元，其特征在于，它包含：
在某一特定的取样速率下接收并存储数字化取样的第一缓存器；以及
数据处理器，它与所述第一缓存器耦合并用于从所述第一缓存器中取出所述数字化取样的数据段并且用一组特定的参数值来处理所取得的数据段，其中，所述数据处理器的运行是根据频率高于所述取样速率的处理时钟而进行的，并且其中，所述数据处理器包括一相关器，它用PN去扩展序列的相应数据段对所获取的所述数字化取样的数据段进行去扩展以提供相关取样，所述相关器包括用来接收并内插所述去扩展取样以产生提供作为所述相关取样的内插取样值的内插器，并且其中，所述内插器包括：一对或多对取比例元件，每一个取比例元件用来接收各个去扩展取样，并用特定的增益对其取比例以产生比例取样；以及一个或多个加法器，每个加法器与各对取比例元件耦合，并接收和相加从取比例元件对得到的比例取样以生成内插取样。
8.一种无线通信系统中的接收机单元，其特征在于，它包括：
以特定的取样速率接收和存储数字化取样的第一缓存器；以及
数据处理器，它与所述第一缓存器耦合、用于从所述第一缓存器中取出数字化取样的数据段并用一组特定的参数值处理每一取出的数据段，其中，所述数据处理器的运行是根据频率要高于所述取样速率的处理时钟来进行的；
控制器，与所述数据处理器耦合并用来为所述数据处理器分配任务并且处理来自所述数据处理器的信令数据；以及
微控制器，与所述控制器耦合并用来接收所述分配的任务以产生一组控制信号用于指挥所述第一缓存器和所述数据处理器的操作以执行所述分配的任务，其中，所述微控制器包括：一组锁存器，用来锁存一个分配的任务以及一个或多个要用于被分配的任务的参数值；至少一个计数器，每个所述计数器耦合到各个锁存器，并用来根据所述锁存器中存储的值，提供指示器信号；以及序列控制器，用来接收至少一个指示器信号和分配的任务，并产生一组控制信号。
9.如权利要求8所述的接收机单元，其特征在于，所述控制器用来对每个正被处理的信号进行导频处理和时间跟踪。
10.如权利要求8所述的接收机单元，所述控制器用来对每个正被处理的信号进行锁相检测。
11.如权利要求8所述的接收机单元，其特征在于，所述控制器用来对数字化取样进行频率跟踪。
12.如权利要求8所述的接收机单元，其特征在于，它还包含：
用于接收所述多个信号以提供数字化取样的接收器。
13.如权利要求8所述的接收机单元，其特征在于，所述数据处理器包括：
用于采用PN去扩展序列相应的数据段对所取出的数字化取样的数据段进行去扩展以提供相关的取样的相关器。
14.如权利要求13所述的接收机单元，其特征在于，所述数据处理器还包括：
与相关器耦合的码元解调和组合器，所述码元解调和组合器用来接收和处理相关的取样以提供经处理的码元。
15.如权利要求13所述的接收机单元，其特征在于，所述数据处理器还包括：
与所述相关器耦合并接收和处理所述相关取样以提供累加结果的累加器。
16.如权利要求14所述的接收机单元，其特征在于，所述数据处理器还包括：
与所述码元解调和组合器耦合并用于存储处理过的码元的第二缓存器。
17.如权利要求13所述的接收机单元，其特征在于，所述相关器包括：
一组K个乘法器，用以能最多同时对K个复数数字化取样进行去扩展。
18.如权利要求17所述的接收机单元，其特征在于，所述相关器还包括：
一组K个加法器，它们与所述一组K个乘法器耦合，每个所述加法器用来接收和相加来自两个乘法器的取样对。
19.如权利要求13所述的接收机单元，其特征在于，所述相关器包括：
内插器，用来接收和内插去扩展取样，以生成插入提供作为相关取样的内插取样。
20.如权利要求14所述的接收机单元，其特征在于，所述码元解调和组合器包括：
去覆盖元件，用于接收所述相关取样并用一个或多个信道化码去覆盖所述相关取样以提供去覆盖码元。
21.如权利要求20所述的接收机单元，其特征在于，所述信道化码是沃尔什码，每一所述信道化码其长度是可编程的并且可由所述一组参数值中的一个来定义。
22.如权利要求20所述的接收机单元，其特征在于，所述去覆盖元件由具有L级的快速海德马变换(FHT)元件来实现。
23.如权利要求22所述的接收机单元，其特征在于，所述FHT元件用于在交替时钟循环周期上接收和处理同相及正交的相关取样。
24.如权利要求22所述的接收机单元，其特征在于，所述FHT元件用来采用一个或多个长度为1、2、4、8、16、32、64或128的Walsh码元来执行去覆盖。
25.如权利要求20所述的接收机单元，其特征在于，所述码元解调和组合器进一步包括
与去覆盖元件耦合的导频解调器，所述导频解调器采用导频码元解调所述去覆盖的码元以提供解调码元。
26.如权利要求25所述的接收机单元中，其特征在于，所述码元解调和组合器进一步包括
与所述导频解调器耦合的码元累加器，所述码元累加器用于累加来自多个信号的解调码元以提供经处理的码元。
27.如权利要求16所述的接收机单元，其特征在于，所述第二缓存器用于以输出顺序向后续信号处理元件提供经处理的码元，所述输出顺序不同于输入顺序，以提供去交错的处理码元。
28.如权利要求27所述的接收机单元，其特征在于，所述第二缓存器包括至少两个扇区，一个扇区用来存储当前正被处理的数据包的已处理码元，另一个扇区用来存储先前已处理的数据包的已处理码元，以提供给后续信号处理元件。
29.如权利要求15所述的接收机单元，其特征在于，所述累加器用来在可编程时间间隔内累加所述相关取样以提供导频信号估计。
30.如权利要求15所述的接收机单元，其特征在于，所述累加器包括：
多个累加元件，每个累加元件用来为一特定的时间偏移提供导频信号估计。
31.如权利要求8所述的接收机单元，其特征在于，所述控制器用来对正被处理的每一信号事件例示(instantiate)一个时序状态机。
32.如权利要求31所述的接收机单元，其特征在于，所述每一例示的时序状态机包括
用来跟踪正被处理的信号事件的运动的时间跟踪环路。
33.如权利要求8所述的接收机单元，其特征在于，所述控制器用来接收时序信号，并且根据接收的时序信号，启动对数字化取样的数据段的处理。
34.如权利要求33所述的接收机单元，其特征在于，所述时序信号是根据所述控制器提供的比较值而生成的。
35.如权利要求33所述的接收机单元，其特征在于，所述时序信号表示特定数量的数字化取样已被存入第一缓存器。
36.如权利要求8所述的接收机单元，其特征在于，所述处理时钟的频率至少是所述取样速率的十倍，所述取样速率与处理时钟是异步的。
37.如权利要求8所述的接收机单元，其特征在于，所述微控制器用来为每一个正被处理的任务例示一个任务状态机。
38.如权利要求8所述的接收机单元，其特征在于，还包括：
耦合到第一缓存器的数据接口，所述数据接口用来接收数字取样、丢弃不必要的取样，并把这些取样组合成适合于有效储存到第一缓存器内的字。
39.如权利要求8所述的接收机单元，其特征在于，一个32位或更多位的字被写入第一缓存器，或被从第一缓存器读出，用于每一缓存器的存取。
40.如权利要求8所述的接收机单元，其特征在于，所述第一缓存器用来储存数字化取样的一个或多个数据包。
41.如权利要求8所述的接收机单元，其特征在于，所述第一缓存器还用来储存PN取样，用于对数字化取样进行去扩展。
42.如权利要求8所述的接收机单元，其特征在于，所述参数值的至少一个是可编程的。
43.一种无线通信系统中处理接收信号的方法，其特征在于，它包括：
将接收信号的数字化取样缓存到第一缓存器内；
从所述第一缓存器获取所述数字化取样的数据段；
用一组特定的参数值处理每一个所获取的数据段；
为一数据处理器分配任务以处理所获取的数据段并处理来自所述数据处理器的信令数据；
接收所述分配的任务并产生一组控制信号来指挥所述第一缓存器和所述数据处理器的操作，以执行所述分配的任务；
锁存一个分配的任务以及一个或多个要用于所分配任务的参数值；
根据锁存器中所存储的值来提供一个指示器信号；以及
接收至少一个指示器信号和所述分配的任务以产生一组控制信号。
44.如权利要求43所述的方法，其特征在于，所述数据段的处理包括：对所获取的数字化取样数据段用PN去扩展序列的相应数据段进行去扩展，以提供相关的取样。
45.如权利要求44所述的方法，其特征在于，所述处理还包括：
对相关的取样用一个或多个信道化码去覆盖，以提供去覆盖的码元。
46.如权利要求45所述的方法，其特征在于，所述处理还包括：
对所述去覆盖的码元用导频码元解调制，以提供解调码元。
47.如权利要求46所述的方法，其特征在于，所述处理还包括：
累加来自多个信号的解调码元，以提供经处理的码元。
48.如权利要求43所述的方法，其特征在于，所述数字化取样以某一取样速率被接收、处理和数字化，其中数据处理器以频率高于所述取样速率的处理时钟来处理所获取的数据段，所述取样速率与处理时钟是异步的，所述方法还包括：
跟踪所述数字化取样的码片速率；以及
提供一个信号，用来从指定位置开始将所述数字化取样写入第一缓存器中。
49.如权利要求43所述的方法，其特征在于，所述信号的处理包括：
用PN去扩展序列的相应数据段对所获取的数字化取样的数据段进行去扩展，以提供相关取样；
用一个或多个信道化码对所述相关取样进行去覆盖，以提供去覆盖码元；
用导频码元对所述去覆盖码元进行解调，以提供解调码元；以及
对来自多个信号的解调码元进行累加，以提供经处理的码元。
50.一种方法，包括：
把包括接收信号的多个信号的数字化取样存储在第一缓存器中；
在数据处理器处，一次一个数据段地从所述第一缓存器取出所述数字化取样的不同数据段，每个所取出的不同数据段都包括多个信号中的一个信号；
用一个编程的去扩展序列一次一个数据段地处理两个或多个所取出的不同数据段，以提供去扩展取样；
用具有可编程长度的信道化码对去扩展取样进行去覆盖以提供去覆盖码元；
对去覆盖码元进行解调以提供解调码元；
对来自多个信号的解调码元进行组合以提供经处理的码元；
接收多个任务，为每个任务启动一个状态机，并且指挥数据处理器来处理所取出的不同数据段；
实现一计数器来控制用于把数字化取样写入第一缓存器的写地址；以及
向控制器发送一信号以启动数据处理器对所存储的取样所进行的处理。
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