CN1267804C - 存储系统及其操作方法 - Google Patents

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Abstract

存储系统包括包含有有源终端电路的存储器件。存储系统还包括包含有频率控制电路的控制器电路，该频率控制电路被构成为响应控制信号来调制在第一频率值和大于第一频率值的第二频率值之间的系统时钟。控制器电路还被构成为响应在第一频率值的系统时钟确定用于有源终端电路的有源终端值、以及响应在第二频率值的系统时钟将命令施加到存储器件。

Description

存储系统及其操作方法
相关申请
本申请要求2002年6月21日申请的韩国专利申请2002-34813的利益，其公开内容在此合并作为参考。
技术领域
本发明通常涉及集成电路器件和操作它的方法，特别涉及集成电路存储器件和操作它的方法。
背景技术
在诸如数字计算机或者通信/电子设备之系统的设计和加工中，与系统联系的传输线可引起某些关注。由于不希望的效应，例如信号反射，传过传输线的传输信号可摆动到偏离“高”或者“低”电平的信号电压。信号反射可以是由在传输线阻抗和驱动器阻抗和/或接收器阻抗之间的不匹配导致的。处理信号的接收器可以展示出因不正确判断导致的错误，该不正确判断是由信号反射导致产生的。
通过减少信号线反射，终端(termination)可以被用来增强信号集成度和增加工作带宽。图1是表示系统100的方框图，系统100包括多个传统的终端装置110a，110b，110c，110d和110e(合计称为“装置110”)，每个装置都埋置有有源终端(active termination)电路。装置110的每一个包括传输驱动器112，接收驱动器114和有源终端电路120。传输驱动器112是由驱动器使能信号DRIVER_ENABLE控制，并将传输信号DRIVER_SIGNAL传输到总线102。接收驱动器114是由接收器使能信号RECEIVER_ENABLE控制，并从总线102接收所接收的信号RECEIVERED_SIGNAL。有源终端电路120包括耦合在终端电压VTERM和可调终端电阻器124之间、并由终端使能信号TERMINATION_ENABLE控制的开关122。
有源终端电路120典型包括相对简单的终端电路以便实现快速的开关的开/关。有源终端电路120可以处于终端使能状态或者终端禁止状态。在整个预定校准处理中调整终端电阻器124以便给总线102提供最佳终端。
在包括有源终端电路的存储器件(例如SDRAM)中，在上电(power-up)处理和初始化处理期间调整终端电阻器124。传统SDRAM的上电和初始化操作被表示在图2中。如图2中表示，在施加电源电压(例如VDD和VDDQ)和所有输入信号被保持在稳定状态为至少200μs之后，输入不同的系统时钟CK和CKB。在系统时钟CK的上升沿执行一系列的预定命令，例如，预先充电所有存储单元(memory bank)命令、用于使能延迟锁定环(DLL)的扩充模式寄存器设置(EMRS)命令、用于复位DLL的MRS命令、预先充电所有存储单元命令、第一和第二自动刷新命令、以及用于初始化模式寄存器的命令。在上电和初始化处理期间，图1表示有源终端电路120的终端电阻器124是通过EMRS命令调整的。
在上电和初始化处理期间，系统时钟CK和CKB一般是用具有与SDRAM之操作频率相同的频率输入。例如，如果SDRAM之操作频率是500MHz，则时钟周期(tCC)是2ns。在建立/保存时间裕度(setup/hold timingmargin)减少的情况下，在500MHz下施加的EMRS命令可以被当作无效命令。如果EMRS命令的操作因为在用于设置有源终端值的操作完成之前命令无效而导致终止，则终端电阻器124可能被设置到不适当的值，其可以导致总线102上传输的信号中的信号反射。结果，SDRAM可能不能被识别或者可能误解其命令。
发明内容
根据本发明的实施例，存储系统包括包含有有源终端电路的存储器件。存储系统还包括包含有频率控制电路的控制器电路，该频率控制电路被构成为响应控制信号来调制在第一频率值和大于第一频率值的第二频率值之间的系统时钟。控制器电路还被构成为响应在第一频率值的系统时钟确定用于有源终端电路的有源终端值、以及响应在第二频率值的系统时钟将命令施加到存储器件。
在本发明的其它实施例中，控制器电路还包括扩充模式寄存器设置(EMRS)控制电路，其产生响应于存储系统上电的EMRS控制信号。
本发明还可以体现为用于操作存储系统的方法。在一些实施例中，存储系统是通过将电能施加到存储系统工作的。产生了具有第一频率值的系统时钟。响应在第一频率值的系统时钟，确定嵌入于存储系统之存储器件中的有源终端电路的有源终端值。系统时钟频率被增加到第二频率值和响应于在第二频率值的系统时钟，将命令施加到存储器件。
在本发明的一些实施例中，延迟锁定环(DLL)电路响应于在第一频率值的系统时钟被关掉，有源终端电路的状态在确定有源终端值之前被确定。
在本发明的另外实施例中，DLL电路被复位到操作状态，其中DLL电路响应于在第一频率值的系统时钟被锁定。
在又一个实施例中，有源终端电路用响应第二频率值系统时钟的有源终端值被更新。
在其它实施例中，存储器件中至少一个存储单元响应于在第二频率值的系统时钟被预先充电。
在又一个实施例中，模式寄存器设置(MRS)响应于在第二频率值的系统时钟被初始化。
附图说明
通过下面特定实施例的详细说明，参阅附图，本发明的其它特征将更容易理解，其中：
图1是表示传统终端装置的方框图；
图2是表示传统SDRAM之上电和初始化操作的时序图；
图3是表示根据本发明一些实施例的存储系统的方框图；
图4是表示根据本发明一些实施例的存储系统操作的流程图；
图5是表示根据本发明一些实施例的存储系统操作的时序图。
具体实施方式
尽管本发明易于进行各种改进和其它的形式，其特定实施例通过附图中的例子被表示，并在此进行详细地说明。但是，应当理解，无意于将本发明限制于公开的特定形式，正相反，本发明将覆盖落入由权利要求书限定的本发明精神和范围之内的所有改进形，等同物和替换形式。在整个附图说明中，类似数字意指类似单元。还应当理解，当单元被称为被“连接”或者“耦合”到另一个单元时，其能够被直接连接或者耦合到其它单元或者也可以出现媒介单元。相反，当单元被称为被“直接连接”或者“直接耦合”到另一个单元时，没有媒介单元出现。
现在参考图3，根据本发明的一些实施例，存储系统300包括控制器310和存储器件320。控制器310包括用于产生控制信号CTRL的扩充模式寄存器设置(EMRS)控制电路312和用于响应控制信号CTRL产生系统时钟CLOCK作为具有预定频率的时钟信号CK和CKB的频率控制电路314。EMRS控制电路312可以包括存储程序控制逻辑以便当电源施加到存储系统300时该电路自动地工作。在其它实施例中，EMRS控制电路312可以人工地工作。
控制信号CMD，地址信号ADDR，数据输入/输出信号DQ和时钟使能信号CKE是由控制器310产生的并且与时钟CK和CKB一起被提供给存储器件320。被提供给存储器件320的信号CK，CKB，CMD，ADDR和DQ被分别输入到焊盘322a，322b，322c，322d，322e和322f上。焊盘322a，322b，322d，322e和322f被分别耦合到有源终端电路(或者在管芯(die)终端(ODT)电路上)120a，120b，120c，120d，120e和120f(统称为“有源终端电路120”)。有源终端电路120类似于图1中所示的有源终端电路120。焊盘322a，322b，322c，322d，322e和322f的有源终端值是响应于与低频时钟CK和CKB一起被输入到控制器310的EMRS命令由存储器件320的内部控制适当确定的。信号CK，CKB，CMD，ADDR，DQ和CKE与信号线的阻抗匹配可以通过有源终端电路120来实现。信号CK，CKB，CMD，ADDR，DQ和CKE被传输到内部电路块324。
根据本发明的一些实施例，现在参考图4和图5说明存储系统300的上电和初始化。现在参考图4，电源被施加到存储系统300(见图3)，并且时钟使能信号CKE被驱动为低(步骤S402)。时钟CK和CKB工作在相对低的频率值并被保持一预定时间，例如至少200μs(步骤S404)。空操作(NOP)命令被输入并且时钟使能信号CKE被驱动为高(步骤S406)。对存储器件320中所有存储单元执行预先充电命令(见图3)(步骤S408)。执行EMRS命令以关掉延迟锁定环(LDD)，禁止有源终端电路120和初始化存储器件(DRAM)(步骤S410)。执行EMRS命令以控制DLL和确定有源终端电路的状态，例如终端使能状态或者禁止状态(步骤S412)。EMRS命令之后，施加1μs的预定周期以锁定DLL和确定有源终端值(步骤S414)。执行1μs的预定周期以施加高频时钟CK和CKB(步骤S416)。对所有存储单元执行预先充电命令(步骤S418)。执行EMRS命令(步骤S420)。执行自动刷新命令至少10次以更新有源终端值(步骤S422)。执行MRS命令以初始化模式寄存器(MRS)(步骤S424)。然后可以执行用于存储器件320的任何命令(步骤S426)。
通常在时钟CK和CKB处于低频时进行步骤S402-S414，而通常在时钟CK和CKB处于高频时进行步骤S416-S426。不同于传统存储系统，通过在时钟CK和CKB通常处于低频时施加EMRS命令，在建立/保存时间裕度是安全的同时可以确定初始有源终端值。因此，尽管在新值被确定之前存在的有源终端值可能不是合适的，有源终端的EMRS命令可以仍然被看作有效命令。因此，有源终端电路的完全建立可以使用EMRS命令来实现。DLL操作也响应处于相对低频率的时钟CK和CKB被控制。因此，DLL可以以通常稳定和可靠方式被初始化。图5的时序图是基于图4的流程图的。
因此，根据本发明，通过在存储系统的上电和初始化处理期间设置时钟CK和CKB频率为低频可以控制延迟锁定环(DLL)的操作和存储器件的有源终端值。因此，有源终端电路的完全建立可以实现，并且基于DLL的时钟可以被可靠地初始化。然后，响应于工作在较高频率的时钟CK和CKB，可以执行其它的命令。而且，存储器件可以对由信号反射导致的错误具有较小敏感度。
在归结该详细说明中，应当注意，在不脱离本发明原理之下，能够对优选实施例进行许多改进和修改。所有这种改进和修改应当被包括在本发明之范围内，如在随后权利要求中所提出的。

Claims (12)

1.一种存储系统，包括：
包含有有源终端电路的存储器件；和
控制器电路，包含有：扩展模式寄存器设置控制电路，其被构成为响应存储系统的上电，产生扩展模式寄存器设置控制信号；以及频率控制电路，其被构成为响应该扩充模式寄存器设置控制信号来调制在第一频率值和大于第一频率值的第二频率值之间的系统时钟，控制器电路还被构成为响应在第一频率值的系统时钟确定用于有源终端电路的有源终端值、以及响应在第二频率值的系统时钟将命令施加到存储器件。
2.如权利要求1所述的存储系统，其中扩展模式寄存器设置控制电路包括可编程逻辑。
3.如权利要求1所述的存储系统，其中扩展模式寄存器设置控制电路是通过一系列程序实现的，该程序具有在上电处理之后自动地产生扩展模式寄存器设置控制信号的逻辑。
4.如权利要求1所述的存储系统，其中扩展模式寄存器设置控制电路是通过一系列程序实现的，该程序具有响应于在上电处理之后控制器电路中的预定信号来产生扩展模式寄存器设置控制信号的逻辑。
5.如权利要求1所述的存储系统，其中存储器件具有延迟锁定环，用于响应于系统时钟来同步系统时钟。
6.一种操作存储系统的方法，包括：
将电源施加到存储系统；
响应于由嵌入于存储系统之控制器中的扩展模式寄存器设置控制电路产生的扩展模式寄存器设置控制信号，产生具有第一频率值的系统时钟；
响应在第一频率值的系统时钟，确定嵌入于存储系统之存储器件中的有源终端电路的有源终端值；
将系统时钟频率增加到第二频率值；和
响应于在第二频率值的系统时钟，将命令施加到存储器件。
7.如权利要求6所述的方法，还包括在确定有源终端值之前执行下述步骤：
响应于在第一频率值的系统时钟，关掉存储器件中的延迟锁定环电路；和
确定有源终端电路的状态。
8.如权利要求7所述的方法，还包括
复位延迟锁定环电路到操作状态，其中延迟锁定环电路响应于在第一频率值的系统时钟被锁定。
9.如权利要求6所述的方法，还包括：
用响应第二频率值系统时钟的有源终端值更新有源终端电路。
10.如权利要求9所述的方法，还包括：
响应于在第二频率值的系统时钟，预先充电存储器件中至少一个存储单元。
11.如权利要求10所述的方法，还包括：
响应于在第二频率值的系统时钟，初始化模式寄存器设置。
12.如权利要求6所述的方法，其中在将系统时钟频率增加到第二频率值的步骤中，在第二频率值的系统时钟的时钟周期被提供长达预定的时间，以便将该系统时钟稳定为第二频率值。
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KR10-2002-0034813A KR100502408B1 (ko) 2002-06-21 2002-06-21 액티브 터미네이션을 내장한 메모리 장치의 파워-업시퀀스를 제어하는 메모리 시스템과 그 파워-업 및 초기화방법

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106548804A (zh) * 2015-09-21 2017-03-29 爱思开海力士有限公司 电压调节器、具有其的存储系统及其操作方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7194572B2 (en) * 2003-08-08 2007-03-20 Intel Corporation Memory system and method to reduce reflection and signal degradation
KR100528164B1 (ko) * 2004-02-13 2005-11-15 주식회사 하이닉스반도체 반도체 기억 소자에서의 온 다이 터미네이션 모드 전환회로 및 그 방법
US7516281B2 (en) * 2004-05-25 2009-04-07 Micron Technology, Inc. On-die termination snooping for 2T applications in a memory system implementing non-self-terminating ODT schemes
US7173450B2 (en) * 2004-06-01 2007-02-06 Hewlett-Packard Development Company, L.P. Bus controller
US7123047B2 (en) * 2004-08-18 2006-10-17 Intel Corporation Dynamic on-die termination management
KR100549871B1 (ko) * 2004-10-22 2006-02-06 삼성전자주식회사 데이터 핀의 상태에 의해서 동작 모드가 결정되는 반도체메모리 장치 및 이를 이용한 동작 모드 결정 방법
KR100670702B1 (ko) * 2004-10-30 2007-01-17 주식회사 하이닉스반도체 온다이 터미네이션 회로를 구비한 반도체 메모리 장치
CN100583638C (zh) * 2004-12-01 2010-01-20 富士通株式会社 使用动态电路的半导体装置
US7280054B2 (en) * 2004-12-02 2007-10-09 Nokia Corporation Integrated circuit interface that encodes information using at least one input signal sampled at two consecutive edge transitions of a clock signal
KR100703728B1 (ko) * 2005-01-11 2007-04-05 삼성전자주식회사 전자 기기
KR100674978B1 (ko) * 2005-06-27 2007-01-29 삼성전자주식회사 반도체 장치의 일부 어드레스 핀의 터미네이션 값을조절하는 방법 및 이를 이용한 반도체 장치
KR100599216B1 (ko) 2005-07-11 2006-07-12 삼성전자주식회사 반도체 메모리 장치의 출력회로 및 데이터 출력방법
US7365564B2 (en) 2005-09-29 2008-04-29 Hynix Semiconductor Inc. Apparatus and method for controlling on die termination
KR100761359B1 (ko) * 2005-09-29 2007-09-27 주식회사 하이닉스반도체 온-다이 터미네이션 제어회로 및 방법
US7372293B2 (en) * 2005-12-07 2008-05-13 Intel Corporation Polarity driven dynamic on-die termination
US7342411B2 (en) * 2005-12-07 2008-03-11 Intel Corporation Dynamic on-die termination launch latency reduction
US7414426B2 (en) * 2005-12-07 2008-08-19 Intel Corporation Time multiplexed dynamic on-die termination
KR100734320B1 (ko) * 2006-06-16 2007-07-02 삼성전자주식회사 신호 라인을 공유하는 메모리 장치들의 온-다이 터미네이션제어 방법
US7945793B2 (en) * 2006-08-11 2011-05-17 Intel Corporation Interface frequency modulation to allow non-terminated operation and power reduction
KR100894252B1 (ko) * 2007-01-23 2009-04-21 삼성전자주식회사 반도체 메모리 장치 및 그의 동작 제어방법
US7746098B2 (en) * 2008-03-10 2010-06-29 Qimonda North America Corp. Termination switching based on data rate
TWI412773B (zh) * 2011-06-27 2013-10-21 Powertech Technology Inc 多驅動器交叉連接之記憶體測試裝置及其使用方法
TWI489478B (zh) * 2012-05-07 2015-06-21 Etron Technology Inc 共用記憶體電路內的阻抗匹配電路執行初始校正及全時更新模式校正的方法和可於初始校正及全時更新模式校正共用阻抗匹配電路的記憶體電路
CN117524272A (zh) 2018-08-14 2024-02-06 联发科技股份有限公司 延迟追踪方法以及存储器系统

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0644773A (ja) 1992-07-27 1994-02-18 Nec Corp ダイナミック型半導体メモリ
US5495446A (en) * 1994-09-30 1996-02-27 Sgs-Thomson Microelectronics, Inc. Pre-charged exclusionary wired-connected programmed redundant select
US5635852A (en) * 1995-04-17 1997-06-03 Linfinity Microelectronics, Inc. Controllable actice terminator for a computer bus
AU6730796A (en) * 1995-08-14 1997-03-12 Yunnuo Zhao An electrode plate for lead-acid accumulator and producing method thereof
JPH09251057A (ja) * 1996-03-18 1997-09-22 Hitachi Ltd プローブ検査方法および半導体記憶装置、ならびにこれを用いたコンピュータシステム
JPH1139861A (ja) 1997-07-16 1999-02-12 Toshiba Corp ダイナミック型半導体記憶装置
CA2302466A1 (en) * 1997-07-31 1999-02-11 Stanford Syncom Inc. Means and method for a synchronous network communications system
JPH11203864A (ja) * 1998-01-14 1999-07-30 Mitsubishi Electric Corp 同期型半導体記憶装置
US6330627B1 (en) * 1998-01-20 2001-12-11 Kabushiki Kaisha Toshiba System for fast data transfer between memory modules and controller using two clock lines each having a go line portion and a return line portion
US6374360B1 (en) * 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
US6584576B1 (en) * 1999-11-12 2003-06-24 Kingston Technology Corporation Memory system using complementary delay elements to reduce rambus module timing skew
JP4489231B2 (ja) * 2000-02-23 2010-06-23 富士通マイクロエレクトロニクス株式会社 遅延時間調整方法と遅延時間調整回路
JP2001237680A (ja) * 2000-02-23 2001-08-31 Fujitsu Ltd 遅延時間調整回路と遅延時間調整方法
JP3807593B2 (ja) * 2000-07-24 2006-08-09 株式会社ルネサステクノロジ クロック生成回路および制御方法並びに半導体記憶装置
US6369605B1 (en) * 2000-09-18 2002-04-09 Intel Corporation Self-terminated driver to prevent signal reflections of transmissions between electronic devices
US6687780B1 (en) * 2000-11-02 2004-02-03 Rambus Inc. Expandable slave device system
KR100391990B1 (ko) * 2001-06-14 2003-07-22 삼성전자주식회사 직렬 버스 구조의 메모리 모듈들을 구비한 정보 처리 시스템
KR100389928B1 (ko) * 2001-07-20 2003-07-04 삼성전자주식회사 액티브 터미네이션 제어를 위한 반도체 메모리 시스템
TW563132B (en) * 2001-10-09 2003-11-21 Via Tech Inc Common DRAM controller supports double-data-rate and quad-data-rate memory
US6754132B2 (en) * 2001-10-19 2004-06-22 Samsung Electronics Co., Ltd. Devices and methods for controlling active termination resistors in a memory system
US7171445B2 (en) * 2002-01-07 2007-01-30 International Business Machines Corporation Fixed snoop response time for source-clocked multiprocessor busses
KR100468728B1 (ko) * 2002-04-19 2005-01-29 삼성전자주식회사 반도체 집적회로의 온-칩 터미네이터, 그 제어 회로 및 그제어 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106548804A (zh) * 2015-09-21 2017-03-29 爱思开海力士有限公司 电压调节器、具有其的存储系统及其操作方法

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