CN1269214C - 半导体器件及其制造方法 - Google Patents

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CN1269214C CNB200310118329XA CN200310118329A CN1269214C CN 1269214 C CN1269214 C CN 1269214C CN B200310118329X A CNB200310118329X A CN B200310118329XA CN 200310118329 A CN200310118329 A CN 200310118329A CN 1269214 C CN1269214 C CN 1269214C
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Abstract

提供一种防止字线与半导体衬底之间电短路，具备电可靠性高的非易失性存储电路的半导体器件及其制造方法。在具备非易失性存储电路的半导体器件中，包括：有第1槽30和埋设其内部的隔离用充填材料31的元件隔离区3；在栅宽度方向相邻存储单元M的浮动电极5间，与表面部分比较深的部分的槽宽小的第2槽20；以及在第2槽20内部埋设一部分的字线7WL。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，特别涉及具备非易失性存储电路的半导体器件及其制造方法。
背景技术
图21中表示NAND型电可擦程序只读储存器(以下，简称为EEPROM)的剖面构造。图21是对于存储单元阵列沿字线方向切断时的剖面图。NAND型EEPROM具备：硅单晶构成的半导体衬底100、在该半导体衬底100主面部分规则行列状排列的存储单元M、在存储单元M间设置的元件隔离区110。
存储单元M由具有浮动电极(浮动栅电极)121的1个晶体管构成。即，存储单元M具备：在半导体衬底100表面部分上设置的阱区101表面上的栅绝缘膜120、栅绝缘膜120上的浮动电极121、浮动电极121上的栅绝缘膜122、栅绝缘膜122上的控制电极(控制栅电极)123、以及图未示出的源区和漏区。栅绝缘膜120用做隧道绝缘膜。源和漏区对纸面沿垂直方向(栅长方向或位线方向)排列，并在沿该栅长方向相邻排列的其它存储单元M的漏区或源区内被整体形成。
在字线方向即栅宽度方向，相邻存储单元M的控制电极123形成为整体，将构成字线123WL。在字线123WL上边设置位线130。多个存储单元M，例如8个(8位)或16个(16位)的存储单元M构筑存储单元部件，位线130对每个该存储单元部件通过部件选择用晶体管(图未示出)连接起来。
就元件隔离区110来说，处于倾向采用浅槽隔离(STI)构造的情况。即，元件隔离区110具备从阱区101(半导体衬底100)表面向深度方向形成的槽(沟)111和埋设于该槽111内部的氧化硅膜112。在STI构造方面，例如同由选择氧化技术形成的元件隔离区相比，由于可缩小元件隔离区110的占有面积，所以能够实现NAND型EEPROM的高度集成和大容量。
进而，在元件隔离区110的氧化硅膜112上，从表面向深度方向，设置具有均匀槽宽的槽115。槽115内壁上，形成与存储单元M的栅绝缘膜122同一层的绝缘膜112A，在槽115内部，介以该绝缘膜112A埋设一部分字线123WL。
槽115的制造方法如下(参照图21)。
(1)首先，在阱区101主面部分上，形成元件隔离区110。在沿该元件隔离区110制造工序大体相同制造工序，在存储单元M形成区中的阱区101表面上边形成栅绝缘膜120，栅绝缘膜120上边形成第1层硅多晶膜(浮动电极121的下层部分)。
(2)其次，在第1层硅多晶膜上边形成第2层硅多晶膜(浮动电极121的上层部分)。接着，第2层硅多晶膜上边用光刻技术形成蚀刻掩模。利用该蚀刻掩模，用干式蚀刻法，把第2层和第1层硅多晶膜制成图形，形成浮动电极121。使蚀刻掩模对元件隔离区110对准，因而在栅宽度方向，在元件隔离区110上边重复形成浮动电极121的两端。
(3)利用浮动电极121作为蚀刻掩模，对元件隔离区110的氧化硅膜112进行干式蚀刻，形成槽宽均匀的槽115。结果，对准浮动电极121用自对准法形成槽115。
(4)在浮动电极121上边形成栅绝缘膜122，在同一制造工序中，在槽115内壁形成绝缘膜122A。
(5)在栅绝缘膜122上边形成控制电极123，完成存储单元M。进而，在与控制电极123制造工序同一制造工序，形成在栅宽度方向延伸的字线123WL。该字线123WL的一部分，介以绝缘膜122A被埋入槽115内部。
上述槽115，在存储单元M间，详细点说浮动电极121间除本来产生的寄生电容外，并联性附加，以浮动电极121为一方电极、以氧化硅膜112和槽115内部的绝缘膜122A为电介质、及以槽115内部的字线123WL为另一方电极的寄生电容，并具有减少存储单元M间产生的合计寄生电容的功能。因此，信息写入工作时，能够防止在选定存储单元M的栅宽度方向对相邻非选定存储单元M的误写入，因而可通过NAND型EEPROM的工作性能。
还有，关于这种NAND型EEPROM，已在专利文献1和专利文献2上公开。
【专利文献1】
特开2000-174145
【专利文献2】
特开2002-83884
但是，在所述NAND型EEPROM中，没有考虑以下各点。
(1)在NAND型EEPROM的制造方面，相对元件隔离区110在浮动电极121上发生对准偏差，利用该浮动电极121作为蚀刻掩模(实际上使用把浮动电极121制成图形的蚀刻掩模)，因而相对元件隔离区110在槽115上发生对准偏差。由于该对准偏差，在栅宽度方向，槽115与阱区101之间一方的间隔距离L1(参照图21)增大，另一方的间隔距离L2就减少，在该部分发生绝缘耐压不足。即，信息写入工作时(或信息擦去工作时)，给字线123WL施加例如24V高电压(写入电压)，因而在字线123WL与阱区101之间存在发生电短路的危险，NAND型EEPROM的电可靠性降低了。
(2)进而，因为按照均匀的槽宽形成槽115，在槽115与底面之间形成尖锐形状的角部C(参照图21)。该角部容易发生电场集中，与上述同样，字线123WL与阱区101之间存在发生电短路的危险，使NAND型EEPROM的电可靠性降低了。
发明内容
本发明就是为解决上述课题而做出发明。因此，本发明的目的是在于提供一种防止字线与半导体衬底(或阱区)之间的电短路，具备电可靠性高的非易失性存储电路的半导体器件。
进而，本发明的目的是在于提供一种能够实现上述目的的，具备非易失性存储电路的半导体器件制造方法。
为解决上述课题，本发明的第1方面是，一种具备非易失性存储电路的半导体器件，其特征是包括：在半导体衬底上行列状排列的具有浮动电极的存储单元的存储单元阵列；在沿栅宽度方向相邻的所述存储单元间，具有从所述半导体衬底表面向深度方向设置的第1槽和埋入该第1槽内部的隔离用充填材料的元件隔离区；在沿栅宽度方向相邻的所述存储单元浮动电极间，从所述元件隔离区的隔离用充填材料表面向其深度方向设置，与表面部分比较深的部分的槽宽小的而且比所述第1槽的宽度窄的、比所述第1槽的深度浅的第2槽；以及与所述存储单元
本发明的第2方面是，一种具有非易失性存储电路的半导体器件制造方法，其特征是包括：在沿栅宽度方向相邻的存储单元形成区间，从半导体衬底表面向深度方向形成第1槽，在所述第1槽内部埋设隔离用充填材料，形成元件隔离区的工序；在所述存储单元形成区中所述半导体衬底表面上边形成决定栅宽尺寸的浮动电极的工序；在沿所述栅宽度方向相邻的浮动电极间，从所述元件隔离区的隔离用充填材料表面向深度方向，形成与表面部分比较深的部分的槽宽小的而且比所述第1槽的宽度窄的、比所述第1槽的深度浅的第2槽的工序；以及形成埋入所述第2槽内部，同时在所述栅宽度方向延伸的字线的工序。
本发明的第3方面是，一种具有非易失性存储电路的半导体器件制造方法，其特征是包括：在存储单元形成区中半导体衬底上边形成决定栅宽度尺寸的浮动电极的工序；在沿栅宽度方向相邻的浮动电极间，对所述浮动电极用自对准法，从半导体衬底表面向深度方向形成第1槽的工序；将隔离用充填材料埋入第1槽内部，形成元件隔离区的工序；在所述隔离用充填材料表面上，在所述浮动电极侧壁对该浮动电极用自对准法，形成侧壁隔层的工序；以所述侧壁隔层为掩模，形成从所述隔离用充填材料表面向深度方向的而且比所述第1槽的宽度窄的、比所述第1槽的深度浅的第2槽的工序；以及形成埋入所述第2槽内部，同时在所述栅宽度方向延伸的字线的工序。
附图说明
图1是具备本发明第1实施例非易失性存储电路的半导体器件重要部分剖面构造图(在图3中所F1-F1剖开线剖开后的剖面图。
图2是具备本发明第1实施例非易失性存储电路的半导体器件重要部分剖面构造图(在图3中所示F2-F2剖开线剖开后的剖面图。
图3是具备本发明第1实施例非易失性存储电路的半导体器件重要部分的平面图。
图4是具备本发明第1实施例非易失性存储电路的半导体器件的第1工序剖面图。
图5是与图4相连，为第2工序剖面图。
图6是与图5相连，为第3工序剖面图。
图7是与图6相连，为第4工序剖面图。
图8是与图7相连，为第5工序剖面图。
图9是与图8相连，为第6工序剖面图。
图10是与图9相连，为第7工序剖面图。
图11是与图10相连，为第8工序剖面图。
图12是具备本发明第2实施例非易失性存储电路的半导体器件重要部分剖面构造图。
图13是具备本发明第3实施例非易失性存储电路的半导体器件重要部分剖面构造图。
图14是具备本发明第4实施例非易失性存储电路的半导体器件的第1工序剖面图。
图15是与图14相连，为第2工序剖面图。
图16是与图15相连，为第3工序剖面图。
图17是与图16相连，为第4工序剖面图。
图18是与图17相连，为第5工序剖面图。
图19是与图18相连，为第4工序剖面图。
图20是与图19相连，为第5工序剖面图。
图21是本发明现有技术的NAND型EEPROM重要部分剖面构造图。
具体实施方式
下面，参照附图，说明具备本发明实施例隔离用充填材料的半导体器件及其制造方法。以下附图的记载中，对同一或类似的部分，附加同一或类似的标号。但是，附图是典型式的，应该注意的是厚度与平面尺寸的关系、各层厚度的比率等都与现实的情况不同。所以，具体的厚度和尺寸应参酌下面的说明并进行判断。并且，不用说，附图相互间也包括互相的尺寸关系和比率不同的部分。
(第1实施例)
[具备非易失性存储电路的半导体器件构造]
本发明第1实施例是说明具备NAND型EEPROM的半导体器件。这里，所谓半导体器件，是在至少包括只有NAND型EEPROM功能的半导体储存器、除NAND型EEPROM外在同一衬底上边具备逻辑电路等其它电路的半导体器件的意义上使用的。
如图1到图3所示，本发明第1实施例的NAND型EEPROM具备：在半导体衬底1(或阱区2)上边行列状排列存储单元M，该存储单元M具有浮动电极(浮动栅电极)5的存储单元MA；在沿栅宽度方向(字线延伸方向)的存储单元M间，具有从半导体衬底1(或阱区2)的表面向深度方向设置的第1槽30和埋设该第1槽30内部的隔离用充填材料31的元件隔离区3；在沿栅宽度方向相邻的存储单元M的浮动电极5间，从元件隔离区3的隔离用充填材料31表面向其深度方向设置，与表面部分比较深的部分的槽宽要小的第2槽20；与存储单元M连接，埋入第2槽20内部，同时在栅宽度方向延伸的字线7WL。
对半导体衬底1而言，可实用性地使用例如n型硅单晶衬底。阱区2是p型阱区，至少在存储单元MA区内，设置半导体衬底1的主面部分。
本发明的第1实施例中，存储单元M由具有浮动电极5的1个晶体管构造而构成的，可保持1位信息。进而，存储单元M构成是合计电串联连接8个，构筑具有1字节信息的存储单元部件MU。另外，存储单元部件MU的存储单元M连接个数是16个、32个、...等也行。
存储单元M是由元件隔离区3包围规定栅宽度尺寸的部分，对与栅宽度方向相邻的其它存储单元M处于电隔离状态，并设置在阱区2(半导体衬底1)的表面部分。即，存储单元M具备：用作关断形成区的阱区2；阱区2上的第1栅绝缘膜4；第1栅绝缘膜4上的浮动电极5；浮动电极5上的第2栅绝缘膜6；第2栅绝缘膜6上的控制电极(控制栅电极)7；以及用作源区和漏区的一对n型半导体区8。
第1栅绝缘膜4被用作沟道绝缘膜。就该第1栅绝缘膜4来说，可实际上使用例如氧化硅膜、氮化硅膜等的单层膜，或使其组合的复合膜。
浮动电极5用作为信息电荷的存储部，例如由硅多晶膜形成。该浮动电极5的栅宽度方向两端部分，为防止制造上对元件隔离区3的对准偏差，所以在元件隔离区3上边重叠进行配置。
就第2栅绝缘膜6来说，为了高效率实施用高电压进行的信息写入工作和信息擦去工作和用低电压进行的信息读出工作，可实际上使用介质系数高，而且绝缘耐压高的，分别顺序淀积例如氧化硅膜、氮化硅膜、氧化硅膜的复合膜(ONO介质膜)。
就控制电极7来说，考虑到制造上的稳定性、低电阻值等，可在硅多晶膜上边实际上使用层叠高熔点金属硅化物膜的复合膜(多硅化物膜)。在本发明的第1实施例中，就控制电极7来说，使用在硅多晶膜上边层叠钨硅化物膜的复合膜(多硅化物)。
在存储单元部件MU中，用作存储单元M源区的半导体区8和用作与栅宽度方向(位线延伸方向)相邻的其它存储单元M漏区的半导体区8不是元件隔离区3居中整体性形成，而且兼用。
在栅宽度方向，相邻的存储单元M的控制电极7间相互电连接，在存储单元MA上构成栅宽度方向延伸的字线7WL。沿栅宽度方向，与存储单元M排列间距对合，排列多条该字线7WL。字线7WL由与控制电极7同一栅电极层形成，用同一材料形成。换句话说，字线7WL在存储单元M中用作控制电极7。
在字线7WL上边，介于层间绝缘膜9A和9B之间，设置沿栅宽度方向延伸，而且沿栅宽度方向排列多条位线11。位线11通过在层间绝缘膜9A和9B中形成的连接孔9D和9C，连接到部件选择晶体管MS1，通过该部件选择用晶体管MS1，电连接到存储单元部件MU的初级存储单元M。
存储单元部件MU的初级存储单元M通过部件选择用晶体管MS2连接到源线10。源线10在层间绝缘膜9A上边沿栅宽度方向延伸，通过层间绝缘膜9A中形成的连接孔9D，与部件选择用晶体管MS2连接起来。
在本发明第1实施例中，源线10由第1层布线层形成，例如由铝合金膜(Al-Si、Al-Cu、Al-Cu-Si等)形成。另一方面，位线11由第2层布线层形成，例如用与第1层布线层同样的材料形成。另外，本发明的第1实施例中，也可以位线11形成作为第1层的布线层，源线由半导体区(扩散层)形成。
在元件隔离区3采用STI构造，如图1和图3所示，元件隔离区3在存储单元MA中，决定存储单元M(晶体管)的栅宽度尺寸，并在栅长方向延伸。元件隔离区3的第1槽30，基本上从阱区2表面向深度方向具有大体均匀的槽宽。虽然不一定限定于该数值，但是在本发明的第1实施例中，将第1槽30设定为例如0.13μm～0.16μm的槽宽和从阱区2表面到0.20μm～0.25μm的设定。
对第1槽30的隔离用充填材料31来说，实际上可使用氧化硅膜使。并且，对隔离用充填材料31来说，可以使用氮化硅膜、或氧化硅膜与硅多晶膜组合的充填材料。
本发明第1实施例中，元件隔离区3上设置的第2槽20，具有如图1所示的V字型形状的剖面形状。为了减少与栅宽度方向相邻的存储单元M浮动电极5间的寄生电容，第2槽20的深度比第1槽30深度要浅，与阱区2表面同等稍稍深些是理想的。例如，将第2槽20设定为0.05μm～0.08μm的槽宽和从隔离用充填材料31表面到0.08μm～0.10μm的深度。进而，第2槽20表面部分的槽宽与底部槽宽的比率，因为设为V字型形状的剖面形状，所以比第1槽30的表面部分槽宽与底部槽宽的比率还要增大。
如图2和图3所示，部件选择用晶体管MS1、MS2具备：用作沟道形成区的阱区2、阱区2上的栅绝缘膜4A、栅绝缘膜4A上的栅电极7A、以及用作源区和漏区的一对n型半导体区8。栅电极7A由与存储单元M的控制电极7同一层形成。在栅电极7A上，连接着沿与字线7WL同一方向延伸，而且由同一导电层形成的选择线7SL。
这样，采用与表面部分比较具备缩小底面部分槽宽的第2槽20的办法，如图1所示，能够增长第2槽20的底面部分与阱区2字节的间隔尺寸L1和L2。于是，可以提高第2槽20内部所埋设的字线7WL与阱区2之间的绝缘耐压，例如即使第2槽20相对元件隔离区3在栅宽度方向发生对准偏差，也能够防止字线7WL与阱区2之间的电短路。
进而，即使在第2槽20的底面部分容易发生电场集中的部分C，由于能够增长与阱区2间的间隔尺寸L1和L2，所以能够防止字线7WL与阱区2之间的电短路。
结果，NAND型EEPROM中，由于具备第2槽20，可减少存储单元M间的寄生电容并防止误写入工作，同时能够防止字线7WL与阱区2之间的电短路，提高电可靠性。
[具备非易失性存储电路的半导体器件制造方法]
下面，利用图4到图11，说明本发明第1实施例具备NAND型EEPROM的半导体器件制造方法。
(1)阱区2的形成工序
首先，准备由硅单晶衬底构成的半导体衬底1，如图4所示，在半导体衬底1的表面部分上形成阱区2。
(2)元件隔离区3的形成工序
在阱区2上边，分别顺序淀积10nm膜厚的氧化硅膜50，60nm膜厚的硅多晶膜51、氮化硅膜52、及氧化硅膜53。氧化硅膜50用作第1栅绝缘膜4，硅多晶膜51用作浮动电极5的下层部分。接着，在最上层的氧化硅膜53上边，用光刻技术，形成元件隔离区3的形成区开口的光刻胶掩模54。利用光刻胶掩模54，通过反应性离子蚀刻法(RIE：Reactive Ion Etching)，如图5所示，把氧化硅膜53和氧化硅膜52制成图形。
在O2等离子体中曝露半导体衬底1，除去光刻胶掩模54。利用经过除去该光刻胶掩模54而露出的氧化硅膜53作为蚀刻掩模，用RIE法，顺序把硅多晶膜51和氧化硅膜50制成图形。进而，如图6所示，从阱区2表面向深度方向形成第1槽30。
其次，在O2气氛中加热，给第1槽30的内壁上和底面上边形成6nm膜厚的氧化硅膜55。而后，用高密度等离子体(HDP：HighDensity Plasma)法，如图7所示，形成至少埋设第1槽30的氧化硅膜56。本发明第1实施例中，把第1槽30内部所形成的氧化硅膜55和56用作隔离用充填材料31。
用化学机械抛光(CMP：Chemical Mechanical Polishing)法，使氧化硅膜56表面平坦化。该平坦化或在到达氮化硅膜52，或到达前进行。接着，在氮气气氛中使氧化硅膜56表面和残存的氧化硅膜53氮化。浸入NH4F溶液以后，在温度150℃型进行磷酸处理，除去半导体衬底1上全部氮化硅膜52等，如图8所示，就能完成第1槽30内充填隔离用充填材料31(氧化硅膜55和56)后的元件隔离区3。
(3)浮动电极5的形成工序
在包括存储单元M形成区的硅多晶膜51上和元件隔离区3的隔离用充填材料31上的半导体衬底1的全面上，减压CVD法，顺序淀积添加P作为n型杂质的硅多晶膜58和氧化硅膜59(参照图9)。用光刻技术，在沿栅宽度方向相邻的存储单元M形成区间形成至少开口的光刻胶掩模(图未示出)。利用该光刻机掩模，用RIE法把氧化硅膜59制成图形。在O2等离子体中曝露半导体衬底1，除去光刻机掩模。
在氧化硅膜59上，包括该氧化硅膜59的开口内壁和开口内露出的硅多晶膜58上的半导体衬底1全面，用减压CVD法，淀积氧化硅膜60。对相当于该氧化硅膜60的淀积膜厚部分，该氧化硅膜60进行内蚀刻，仅氧化硅膜59的开口内壁上留下氧化硅膜60。
利用氧化硅膜59及其开口内壁上形成的氧化硅膜60作为蚀刻掩模，用RIE法，如图9所示，把硅多晶膜58制成图形。通过该制成图形，决定浮动电极5的栅宽度方向尺寸，将硅多晶膜58的栅宽度方向两端部分，制造上相当于对准偏差的部分，在元件隔离区3上边重叠形成。
(4)第2槽20的形成工序
接着，利用氧化硅膜59和60作为蚀刻掩模，用RIE法，如图10所示，在元件隔离区3的隔离用充填材料31从其表面向深度方向形成第2槽20。RIE例如按以下的条件进行。
a.蚀刻时间＝29秒
b.蚀刻压力＝7.98Pa
c.蚀刻功率＝600W
d.蚀刻气体流量C4F8/O2/Ar＝200sccm/5sccm/50sccm
e.蚀刻室内上部温度/侧壁温度/底部温度＝60℃/60℃/20℃
f.静电托盘的外加电压＝1.2kV
g.回冲氦压力＝931Pa/5320Pa
在这样的条件下，第2槽20是对蚀刻掩模61即浮动电极5用自对准法形成的，按V字型剖面形状形成。其结果，对元件隔离区3在第2槽20方面即使造成制造上的对准偏差，因为第2槽20内壁的倾斜角度对第1槽30内壁的倾斜角度很大，所以也能充分保证第2槽20内壁与阱区2之间的间隔距离L1和L2。
进而，利用形成硅多晶膜58即浮动电极5的蚀刻掩模(氧化硅膜59和60)可形成第2槽20，因而省去掩模形成工序，可削减制造工序数。
形成第2槽20以后，把半导体衬底1浸入稀NH4F溶液里，除去氧化硅膜59和60。
(5)第2栅绝缘膜6的形成工序，
接着，把半导体衬底1浸入稀NH4F溶液里。然后，在包括至少硅多晶膜58上的半导体衬底1全面上，用减压CVD法，分别顺序淀积氧化硅膜、氮化硅膜、及氧化硅膜，通过在氧化气氛中进行热处理，形成具有ONO构造的第2栅绝缘膜6。在与该工序的同一工序中，沿着第2槽20内壁，形成具有同一构造的绝缘膜6A。
(6)浮动电极5的形成工序和控制电极7的形成工序
接着，在包括至少第2栅绝缘膜6上的半导体衬底1全面，用减压CVD法，淀积硅多晶膜70。随后在硅多晶膜上边，用PVD法淀积钨硅化物膜71。
在钨硅化物膜71上边，用减压CVD法形成20nm膜厚的氧化硅膜(图未示出)。接着，在该氧化硅膜上边，用光刻技术，在控制电极7形成区和字线7WL的形成区上形成具有图形光刻胶掩模(图未示出)。使用该光刻胶掩模，用RIE法，把氧化硅膜造成图形，形成由该氧化硅膜构成的蚀刻掩模62(参照图11)。而后，剥离光刻胶掩模。
使用蚀刻掩模62，用RIE法，分别把钨硅化物膜71、硅多晶膜70、第2栅绝缘膜6、硅多晶膜58顺序制成图形。通过该图形化，如图11所示，形成由硅多晶膜70和钨硅化物71构成的控制电极7和字线7WL，进而形成由硅多晶膜51和58构成的浮动电极5。并且，通过同一制造工序，在元件隔离区3上形成的第2槽20内部，介于绝缘膜6A之间埋设字线7WL的至少硅多晶膜70的一部分。
(7)源区和漏区的形成工序
使用蚀刻掩模62，在阱区2的主面部分，用离子注入法注n型杂质，形成用作源区和漏区的n型半导体区8(参照图2)。而后，除去蚀刻掩模62。
通过形成该半导体区8，就能完成存储单元M。并且，用与该存储单元M大体同一的制造工序，可完成部件选择用晶体管MS1和MS2。
(8)源线10和位线11的形成工序
在包括控制电极7上、字线7WL上等的半导体衬底1整个面上形成层间绝缘膜9A。在将变成部件选择用晶体管MS2源区的半导体区8上边，在层间绝缘膜9A中形成连接孔9D。为了通过该连接孔9D连接到半导体区8，在层间绝缘膜9A上边形成源线10。
在包括源线10上的半导体衬底1整个面上，形成层间绝缘膜9B。在将变成部件选择用晶体管MS1漏区的半导体区8上边，在层间绝缘膜9B中形成连接孔9C。为了通过该连接孔9C和9D连接到半导体区8，在层间绝缘膜9B上边形成位线11。
这些一连串制造工序结束时，就能完成本发明第1实施例的具备NAND型非易失性存储电路的半导体器件。
这种本发明第1实施例的半导体器件制造方法中，通过适当选定加工条件，可以简单地形成具有V字型剖面形状的第2槽20。进而，即使对元件隔离区3在第2槽20制造上发生对准偏差，也能充分确保第2槽20内壁与阱区2之间的间隔距离L1和L2。
所以，很容易制造具备上述NAND型非易失性存储电路的半导体器件。
(第2实施例)
本发明第2实施例是说明，在具备本发明第1实施例的NAND型非易失性存储电路的半导体器件中，替代第2槽20剖面形状的例子。
具备本发明第2实施例NAND型非易失性存储电路的半导体器件，如图12所示，是在元件隔离区3的隔离用充填材料31上，备有U字型剖面形状的第2槽21。即，与本发明第1实施例的第2槽20同样，将第2槽21在栅宽度方向对表面部分的槽宽，形成深度部分的槽宽很小。因此，能够充分保证第2槽21特别底部的侧壁与阱区2之间的间隔距离L1和L2，能够提高字线7WL与阱区2之间的绝缘耐压。
进而，因为用曲面形成第2槽21的深度部分的剖面形状，所以能够防止在该部分发生电场集中，会更进一步提高字线7WL与阱区2之间的绝缘耐压。
第2槽21的形成方法只是对上述本发明第1实施例的第2槽20蚀刻条件进行一些变更，并且，采用组合各向异性蚀刻和各向同性蚀刻的办法，就能简易实现。
在这种构成的具有本发明第2实施例NAND型非易失性存储电路的半导体器件方面，能够获得与由具备上述本发明第1实施例NAND型非易失性存储电路的半导体器件获得的效果同样的效果。
(第3实施例)
本发明第3实施例是说明，在具备本发明第1实施例NAND型非易失性存储电路的半导体器件中，替代第2槽20剖面形状的例子。
具备本发明第3实施例NAND型非易失性存储电路的半导体器件，如图13所示，是在元件隔离区3的隔离用充填材料31上，备有倒台形形状的剖面形状的第2槽22。即，与本发明第1实施例的第2槽20同样，将第2槽22在栅宽度方向对表面部分的槽宽，形成深度部分的槽宽很小。因此，能够充分保证在第2槽22特别底部的侧壁与阱区2之间的间隔距离L1和L2，能够提高字线7WL与阱区2之间的绝缘耐压。
进而，因为第2槽22的侧壁与底面的交角大于90度，所以能够防止在该部分发生电场集中，会更进一步提高字线7WL与阱区2之间的绝缘耐压。
第2槽22的形成方法只是对上述本发明第1实施例的第2槽20蚀刻条件进行一些变更，特别通过某些控制侧壁蚀刻量，就能简易实现。
在这种构成的具有本发明第3实施例NAND型非易失性存储电路的半导体器件方面，能够获得与由具备上述本发明第1实施例NAND型非易失性存储电路的半导体器件获得的效果同样的效果。
(第4实施例)
本发明第4实施例是说明，具备本发明第1实施例NAND型非易失性存储电路的半导体器件中，对元件隔离区3的第1槽30，用自调整(自对准)法形成第2槽的例子。
[具备非易失性存储电路的半导体器件制造方法]
下面，利用图14到图20，说明具有本发明第4实施例NAND型EEPROM的半导体器件制造方法。
(1)阱区2的形成工序
首先，准备由硅单晶衬底构成的半导体衬底1，然后，与具备本发明第1实施例非易失性存储电路的半导体器件制造方法的图4中所示的工序同样，在半导体衬底1的表面部分形成阱区2。
(2)浮动电极5的第1形成工序
在阱区2上边，分别顺序淀积10nm膜厚的氧化硅膜50，150nm膜厚的硅多晶膜51、氮化硅膜52、及氧化硅膜53。氧化硅膜50用作第1栅绝缘膜4，硅多晶膜51用作浮动电极5的下层部分。这里，浮动电极5最终的膜厚由该硅多晶膜51的膜厚来决定。
接着，在最上层的氧化硅膜53上边，用光刻技术，形成元件隔离区3的形成区开口的光刻胶掩模54。利用光刻胶掩模54，用RIE法，如图14所示，把氧化硅膜53和氧化硅膜52制成图形。
在O2等离子体中曝露半导体衬底1，除去光刻胶掩模54。利用经过除去该光刻胶掩模54而露出的氧化硅膜53作为蚀刻掩模，用RIE法，顺序把硅多晶膜51和氧化硅膜50制成图形。通过该制成图形，就能够形成由硅多晶膜51决定栅宽度尺寸的浮动电极5。
(3)元件隔离区3的形成工序
接着，使用氧化硅膜53作为蚀刻掩模，用RIE法，如图16所示，从阱区2表面向深度方向形成第1槽30。第1槽30由与浮动电极5(硅多晶膜51)同一的蚀刻掩模来形成，因而对浮动电极5通过自调整而形成。
其次，在O2气氛中加热，给第1槽30的内壁上和底面上边形成6nm膜厚的氧化硅膜55。而后，用HDP法，如图17所示，形成至少埋设第1槽30的氧化硅膜56。本发明第4实施例中，把第1槽30内部所形成的氧化硅膜55和56用作隔离用充填材料31。
接着，用CMP法，使氧化硅膜56表面平坦化。该平坦化在到达氮化硅膜52前进行。接着，在氮气气氛中施行热处理，使隔离用充填材料31致密化。接着，以氧化硅膜52为蚀刻掩模，用RIE法或NH4F，除去隔离用充填材料31的上部。通过该蚀刻，在隔离用充填材料31的上面设定从阱区2表面到0.03μm～0.05μm的高度，相反要设定使其低于硅多晶膜51的上面。接着，在温度150℃下，进行磷酸处理，如图18所示，除去半导体衬底1上全部的氧化硅膜52。在该工序结束的时刻，如该图18所示，通过对浮动电极5用自对准法形成的第1槽30和在该第1槽30内部对浮动电极5用自对准法埋设隔离用充填材料31，就可以大体完成元件隔离区3。
(4)第2槽23的形成工序
在包括硅多晶膜51和元件隔离区3的隔离用充填材料31上的半导体衬底1上全面，用CVD法淀积氧化硅膜57。要这样形成氧化硅膜57，使其以均匀膜厚淀积到硅多晶膜51的上面与侧面和隔离用充填材料31的上面，并不可加厚到栅宽度方向相邻的浮动电极5(硅多晶膜51)间淀积的膜厚以上。
接着，用RIE法等的各向异性蚀刻法，对与至少淀积的膜厚相当部分的氧化硅膜57进行内蚀刻，如图19所示，在浮动电极5的侧壁上形成侧壁隔层59S。该侧壁隔层59S，结果是对浮动电极5和元件隔离区3的第1槽30用自对准法形成的。进而，侧壁隔层59S到浮动电极5侧面的厚度t，实质上与氧化硅膜57的成膜量对应，可受到高精度控制。
接着，使用侧壁隔层59S和浮动电极5作为蚀刻掩模，用RIE法，如图20所示，从栅宽度方向相邻的侧壁隔层59S间的隔离用充填材料31表面向深度方向形成第2槽23。将第2槽23的底面形成为，与阱区2表面同等或比表面要深的位置。该第2槽23对侧壁隔层59S用自对准法形成，结果是对浮动电极5和元件隔离区3的第1槽30用自对准法形成的。
在具备这种本发明第4实施例非易失性存储电路的半导体器件制造方法方面，通过对浮动电极5用自对准法形成第1槽30和第2槽23，可在栅宽度方向，不受制造上的对准偏差影响，以同一尺寸形成第1槽30侧壁与第2槽23侧壁之间的间隔距离L1和L2。即，即使具备本发明第1实施例到本发明第3实施例的非易失性存储电路的半导体器件不具备第2槽20～22这样的剖面形状，因为根本上消除间隔距离L1和L2的离散，所以能够确保如设计那样充分的绝缘耐压。
进而，浮动电极5、第1槽30、及第2槽23因为可由最初形成浮动电极5的掩模(氧化硅膜52)形成，所以可以削减掩模个数，减少制造工序数。
另外，在具备本发明第4实施例非易失性存储电路的半导体器件制造方法方面，形成第2槽23以后，把半导体衬底1浸入NH4F里，剥离侧壁隔层59S。
(5)第2栅绝缘膜6的形成工序和以后的形成工序
第2栅绝缘膜6的形成工序及其以后的形成工序，因与具备本发明第1实施例非易失性存储电路的半导体器件制造方法相同，故这里的说明省略。
(其它的实施方案)
虽然本发明通过上述多个实施例记述了，但是不应理解为进行该公开的一部分论述和附图是限定本发明的。由该公开对本领域技术人员来说，各种各样的替换实施方案、实施例和运用技术将变得明显了。
例如，上述实施方式虽然对具备NAND型非易失性存储电路的半导体器件进行了说明，但是本发明也可以应用于具备NOR型非易失性存储电路的半导体器件。
并且，上述实施方案虽然对具有1个晶体管构造的存储单元进行了说明，但是本发明也可以应用于具备有2个晶体管构造的存储单元的非易失性存储电路。
进而，可以组合具有上述第1实施例到第3实施例的非易失性存储电路的半导体器件和具备第4实施例非易失性存储电路的半导体器件。即，本发明对浮动电极和第1槽，用自对准法形成第2槽，同时也可以按V字型、U字型或倒台形形状，形成该第2槽的剖面形状。
这样，本发明当然包括这里没有记载的各种实施方案等。所以本发明的技术范围是根据上述说明仅仅按照适当专利要求范围内的发明特定事项确定的。
倘若按照本发明，就能够提供一种可防止信息写入工作中的误写入，同时防止字线与半导体衬底之间电短路，并具备电可靠性高的非易失性存储电路的半导体器件。
进而，倘若按照本发明，就能够提供一种可获得上述效果，具备非易失性存储电路的半导体器件制造方法。

Claims (16)

1.一种具备非易失性存储电路的半导体器件，其特征是包括：
在半导体衬底上行列状排列的具有浮动电极的存储单元的存储单元阵列；
在沿栅宽度方向相邻的所述存储单元间，具有从所述半导体衬底表面向深度方向设置的第1槽和埋入该第1槽内部的隔离用充填材料的元件隔离区；
在沿栅宽度方向相邻的所述存储单元浮动电极间，从所述元件隔离区的隔离用充填材料表面向其深度方向设置，比表面部分深的部分的槽宽小的而且比所述第1槽的宽度窄的、比所述第1槽的深度浅的第2槽；以及
与所述存储单元连接，埋入所述第2槽内部，同时在所述栅宽度方向延伸的字线。
2.按照权利要求1所述的具备非易失性存储电路的半导体器件，其特征是所述第2槽的剖面形状是V字型形状。
3.按照权利要求1所述的具备非易失性存储电路的半导体器件，其特征是所述第2槽的剖面形状是倒台形形状。
4.按照权利要求1所述的具备非易失性存储电路的半导体器件，其特征是所述第2槽的剖面形状是U字型形状。
5.按照权利要求1所述的具备非易失性存储电路的半导体器件，其特征是：
所述存储单元具备在浮动电极上介以栅绝缘膜而形成的控制电极；
所述字线是由与所述控制电极同一层整体地形成的。
6.按照权利要求5所述的具备非易失性存储电路的半导体器件，其特征是在所述第2槽内部是介以与所述栅绝缘膜为同一层的绝缘膜而埋设有字线。
7.按照权利要求5所述的具备非易失性存储电路的半导体器件，其特征是所述栅绝缘膜中，至少包括氮化硅膜。
8.按照权利要求1所述的具备非易失性存储电路的半导体器件，其特征是相对于所述第1槽的表面部分槽宽与深度部分的槽宽之比，第2槽的表面部分槽宽与深度部分的槽宽之比是较大的。
9.按照权利要求1所述的具备非易失性存储电路的半导体器件，其特征是所述第2槽比第1槽浅，而比半导体的表面深。
10.按照权利要求1所述的具备非易失性存储电路的半导体器件，其特征是所述非易失性存储电路是NAND型或NOR型电可擦只读储存器。
11.一种具有非易失性存储电路的半导体器件制造方法，其特征是包括：
在沿栅宽度方向相邻的存储单元形成区间，从半导体衬底表面向深度方向形成第1槽，在所述第1槽内部埋设隔离用充填材料，形成元件隔离区的工序；
在所述存储单元形成区中所述半导体衬底表面上边形成决定栅宽尺寸的浮动电极的工序；
在沿所述栅宽度方向相邻的浮动电极间，从所述元件隔离区的隔离用充填材料表面向深度方向，形成与表面部分比较深的部分的槽宽小的而且比所述第1槽的宽度窄的、比所述第1槽的深度浅的第2槽的工序；以及
形成埋入所述第2槽内部，同时在所述栅宽度方向延伸的字线的工序。
12.按照权利要求11所述的具备非易失性存储电路的半导体器件制造方法，其特征是形成所述第2槽的工序是形成具有V字型剖面形状槽的工序。
13.按照权利要求11所述的具备非易失性存储电路的半导体器件制造方法，其特征是形成所述第2槽的工序是形成具有倒台形剖面形状槽的工序。
14.按照权利要求11所述的具备非易失性存储电路的半导体器件制造方法，其特征是形成所述第2槽的工序是形成具有U字型剖面形状槽的工序。
15.按照权利要求11所述的具备非易失性存储电路的半导体器件制造方法，其特征是形成第2槽的工序是相对所述浮动电极用自对准法形成第2槽的工序。
16.一种具有非易失性存储电路的半导体器件制造方法，其特征是包括：
在存储单元形成区中半导体衬底上边形成决定栅宽度尺寸的浮动电极的工序；
在沿栅宽度方向相邻的浮动电极间，对所述浮动电极用自对准法，从半导体衬底表面向深度方向形成第1槽的工序；
将隔离用充填材料埋入第1槽内部，形成元件隔离区的工序；
在所述隔离用充填材料表面上，在所述浮动电极侧壁对该浮动电极用自对准法，形成侧壁隔层的工序；
以所述侧壁隔层为掩模，形成从所述隔离用充填材料表面向深度方向的而且比所述第1槽的宽度窄的、比所述第1槽的深度浅的第2槽的工序；以及
形成埋入所述第2槽内部，同时在所述栅宽度方向延伸的字线的工序。
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