CN1269572A - 串行－并行转换电路和使用这种转换电路的半导体显示器件 - Google Patents

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Abstract

在将串行输入的数字数据转换成并行数字数据的用于数字数据的串行－并行转换(SPC)电路中,使用频率最高为输入数字数据的频率的1/2的时钟信号用于操作该SPC电路,由此改进了SPC电路的功耗、稳定性和可靠性。

Description

串行-并行转换电路和使用这种 转换电路的半导体显示器件
本发明涉及将串行数字数据转换为并行数字数据的串行-并行转换(SPC)电路。本发明还涉及包括这种SPC电路的半导体器件。
输入信号是数字数据的半导体器件的例子是有源矩阵型液晶显示器件。近年来，有源矩阵型液晶显示器件已经由多个TFTs(薄膜晶体管)构成，而TFT是由多晶硅形成的，并且这种有源矩阵型液晶显示器件单一地形成有用于显示图象的有源矩阵电路和用于驱动该有源矩阵电路的驱动电路。
用于数字数据的串行-并行转换(SPC)电路接收数字数据的输入(以下称为“输入数字数据”)作为输入信号，并将通过暂时延长输入数字数据的脉冲长度(脉冲长度可以被延长任何倍数，但是最普通的是延长n倍，其中字母n表示最少为2的自然数)修改的数字数据输送给有源矩阵型液晶显示器件的源信号线驱动电路。输入数字数据的脉冲长度被暂时延长为n倍不会有别的影响，只是会将输入数字数据的频率降低为1/n。
用于数字数据的SPC电路具有如下所述的重要性。要输入给有源矩阵型液晶显示器件的数字数据通常在几十MHz，但是为符合近来更高清晰度、更高分辨率和更多灰度等级的需求，在一百和几十MHz的数字数据可被统一化。
不管怎样，包含在有源矩阵型液晶显示器件的源信号线驱动电路中的TFT具有不足以处理这种较高频率的数字数据的性能，并且它们不能操作或者在可靠性上有困难。因此必须将输入数字信号的频率降低到源信号线驱动电路能够完美地操作的程度。关于这一点，用于数字数据的SPC电路的功能是降低输入数字数据的频率。顺便提及，与源信号线驱动电路相比，用于数字数据的SPC电路的规模较小，并且SPC电路中的时钟信号不易变为“迟钝”(作为在时钟信号脉冲的上升或下降的信号延迟)，因此可以在较高的速度驱动SPC电路。
如上所述，用于数字数据的SPC电路可以比源信号线驱动电路等更快地被驱动。但是对于符合近来对更高清晰度、更高分辨率和更多灰度等级的需求的可靠性和稳定性来说SPC电路的更快操作某种程度上说是不利的。
迄今为止已经被本发明人使用的用于数字数据的SPC电路的例子是转让给本申请同一受让人的日本专利申请特许公开No.11-231798(1999)中公开的用于数字数据的SPC电路。该日本专利申请对应美国专利申请系列号09/206297和欧洲专利申请特许公开No.0921517A。
所述用于数字数据的例子SPC电路对于其操作来说需要在与输入数字数据的频率相同的频率的时钟信号。例如，为了将80MHz的串行输入数字数据转换成八个并行数字数据，通常给该SPC电路输送80MHz的时钟信号。这种操作在功耗、稳定性、可靠性等上是有问题的。
本发明是鉴于上述问题做出的，并且本发明的目的是提供用于数字数据的新的串行-并行转换(SPC)电路，该电路的功耗、稳定性和可靠性都优异。
下面简述根据本发明的SPC电路和包含该SPC电路的半导体显示器件的结构。
根据本发明，用于数字数据的串行-并行转换(SPC)电路将以m Hz串行输入的数字数据转换为(m·2-y)Hz的2y并行数字数据并输出2y并行数字数据(其中字母m表示正数，字母y表示自然数)，用于数字数据的串行-并行转换电路用最高(m/2)Hz的多个时钟信号操作。
通过这种方式，本发明的SPC电路容许用在最高是要输入的数字数据的频率的1/2的频率的时钟信号操作。
此外，在本说明书中，经常限定时钟信号和数字信号的频率，但是它们应该是覆盖等效频率的近似频率。
而且，根据本发明，用于数字数据的串行-并行转换(SPC)电路将以m Hz串行输入的数字数据转换为(m·2-y)Hz的2y并行数字数据并输出2y并行数字数据(其中字母m表示正数，字母y表示自然数)，用于数字数据的串行-并行转换电路用最高(m/2)Hz和最低(m·2-y)Hz的多个时钟信号操作。
此外，根据本发明：用于数字数据的串行-并行转换(SPC)电路将以mHz串行输入的x位数字数据的各位数字数据转换为(m·2-y)Hz的2y并行数字数据并输出2y并行数字数据(其中字母m表示正数，字母x和y表示自然数)；用于数字数据的串行-并行转换电路包括x个SPC/位电路，所述x位数字数据的各位数字数据输入给该x个SPC/位电路，每个所述SPC位电路包括第一级到第y级电路，第y级电路把串行输入的2y-1数字数据的频率降低一半，并把该2y-1数字数据转换为2y并行数字数据。
另外，根据本发明：用于数字数据的串行-并行转换(SPC)电路把以m Hz串行输入的x位数字数据的各位数字数据转换为(m·2-y)Hz的2y并行数字数据并输出2y并行数字数据(其中字母m表示正数，字母x和y表示自然数)；用于数字数据的串行-并行转换电路包括x个SPC/位电路，所述x位数字数据的各位数字数据输入给该x个SPC/位电路，每个所述SPC/位电路包括数量由下面给出的公式(1)表示的基本单元，数量由公式(1)表示的所述基本单元的每个把串行输入的数字数据的频率转换为一半，并把串行输入的数字数据转换为两个并行数字数据。 Σ k = 1 y 2 k - 1 - - - ( 1 )
此外，根据本发明：一种半导体显示器件具有其中象素TFTs排列成矩阵形的有源矩阵电路、驱动该有源矩阵电路的源信号线驱动电路和栅信号线驱动电路、和用于数字数据的串行-并行转换电路，其中该用于数字数据的串行-并行转换电路把以m Hz串行输入的数字数据转换为(m·2-y)Hz的2y并行数字数据并输出2y并行数字数据(其中字母m表示正数，字母y表示自然数)；该半导体显示器件用最高(m/2)Hz的多个时钟信号操作。
此外，根据本发明：一种半导体显示器件具有其中象素TFT排列成矩阵形的有源矩阵电路、驱动该有源矩阵电路的源信号线驱动电路和栅信号线驱动电路、和用于数字数据的串行-并行转换电路，其中该用于数字数据的串行-并行转换电路把以m Hz串行输入的数字数据转换为(m·2-y)Hz的2y并行数字数据并输出2y并行数字数据(其中字母m表示正数，字母y表示自然数)；该半导体显示器件用最高(m/2)Hz和最低(m·2-y)Hz的多个时钟信号操作。
此外，根据本发明：一种半导体显示器件具有其中象素TFTs排列成矩阵形的有源矩阵电路、驱动该有源矩阵电路的源信号线驱动电路和栅信号线驱动电路、和用于数字数据的串行-并行转换电路，其中该用于数字数据的串行-并行转换电路把以m Hz串行输入的x位数字数据的各位数字数据转换为(m·2-y)Hz的2y并行数字数据并输出该并行数字数据(其中字母m表示正数，字母y表示自然数)；用于数字数据的串行-并行转换电路包括x个SPC/位电路，所述x位数字数据的各位数字数据输入给该x个SPC/位电路，每个所述SPC/位电路包括第一级到第y级电路，第y级电路把串行输入的2y-1数字数据的频率降低一半，并把该2y-1数字数据转换为2y并行数字数据。
另外，根据本发明：一种半导体显示器件具有其中象素TFT排列成矩阵形的有源矩阵电路、驱动该有源矩阵电路的源信号线驱动电路和栅信号线驱动电路、和用于数字数据的串行-并行转换电路，其中该用于数字数据的串行-并行转换电路把以m Hz串行输入的x位数字数据的各位的数字数据转换为(m·2-y)Hz的2y并行数字数据并输出2y并行数字数据(其中字母m表示正数，字母y表示自然数)；用于数字数据的串行-并行转换电路包括x个SPC/位电路，所述x位数字数据的各位的数字数据输入给该x个SPC/位电路，每个所述SPC/位电路包括数量由下面给出的公式(1)表示的基本单元，数量由公式(1)表示的所述基本单元的每个把串行输入的数字数据的频率降低到1/2，并把串行输入的数字数据转换为两个并行数字数据。 Σ k = 1 y 2 k - 1 - - - ( 1 )
图1是实施例1中的用于数字数据的串行-并行转换(SPC)电路的方块图；
图2是表示实施例1的SPC电路中的时钟发生器和SPC/位电路的电路布局的示意图；
图3是表示实施例1的SPC电路中的SPC基本单元的电路布局的示意图；
图4A、4B和4C是表示实施例1的SPC电路中的D-锁存电路的电路布局的示意图；
图5是用于解释实施例1的SPC电路的操作的时序图；
图6是实施例2中用于数字数据的串行-并行转换(SPC)电路的方块图：
图7是表示实施例2的SPC电路中的时钟发生器和SPC/位电路的电路布局的示意图；
图8是表示实施例2的SPC电路中的数字数据重新排列开关的电路布局的示意图；
图9是用于解释实施例2的SPC电路的操作的时序图；
图10是采用根据本发明的用于数字数据的串行-并行转换(SPC)电路的实施例3中的有源矩阵型液晶显示器件的方块图；
图11A-11E是表示制造实施例3的有源矩阵型液晶显示器件的工艺的例子的剖视图；
图12A、12B和12C是表示制造实施例3的有源矩阵型液晶显示器件的工艺的例子的剖视图；
图13A、13B和13C是表示制造实施例3的有源矩阵型液晶显示器件的工艺的例子的剖视图；
图14A、14B和14C是表示制造实施例3的有源矩阵型液晶显示器件的工艺的例子的剖视图；
图15A-15E是表示制造实施例4的有源矩阵型液晶显示器件的工艺的例子的剖视图；
图16A、16B和16C是表示制造实施例4的有源矩阵型液晶显示器件的工艺的例子的示意图；
图17A和17B分别是表示其中配备采用本发明的SPC电路的有源矩阵型半导体显示器件的投影仪的例子示意图；
图18A-18E分别是表示其中配备采用本发明的SPC电路的有源矩阵型半导体显示器件的电子设备的例子示意图；
图19是表示由实施例3中的制造工艺制造的本发明SPC电路的工作波形的波形图；
图20A、20B和20C分别是表示由实施例3中的制造工艺制造的本发明SPC电路的工作波形的波形图；
图21是表示TFT特性的曲线图；
图22表示包括根据本发明的用于数字视频数据的SPC电路的有源矩阵型液晶显示器件的显示例子；
图23表示采用各包括根据本发明的用于数字视频数据的SPC电路的有源矩阵型液晶显示器件的投影仪的显示例子；
图24是表示无阈值混合反铁电液晶的施加电压-透射特性的曲线图；
图25A和25B分别是表示根据本发明的有源矩阵型的EL板的例子的结构的顶部平面图和剖视图(实施例9)；
图26A和26B分别是表示本发明的有源矩阵型EL板的另一例子的结构的顶部平面图和剖视图(实施例10)；
图27是本发明有源矩阵型EL板的另一例子的剖视图(实施例11)；
图28A和28B分别是图27中所示的有源矩阵型EL板的例子的顶部平面图和电路图(实施例11)；
图29是本发明的有源矩阵型EL板的又一例子的剖视图(实施例12)；和
图30A、30B和30C分别是解释本发明有源矩阵型EL板的不同例子的电路图(实施例13)。
现在结合实施例介绍根据本发明的用于数字数据的串行-并行转换(SPC)电路。但是本发明的SPC电路不应该限于下面的实施例。
(实施例1)
下面参照图1介绍根据本发明的用于数字数据的串行-并行转换(SPC)电路的一个实施例。在图1中，以方块图的形式示出本例中用于8位数字数据的SPC电路的电路布局。本例中的用于8位数字数据的SPC电路把以80MHz串行输入的8位(DIGITAL DATA-1(LSB)到DIGITAL DATA-8(MSB))数字数据转换成并行，并输出每位10 MHz的八个并行数字数据。
在图1所示的本例SPC电路中，符号CLK_GEN_L和CLK_GEN_R表示时钟发生电路，每个时钟发生电路产生SPC电路工作需要的多个时钟信号。该时钟发生电路CLK_GEN_L和CLK_GEN_R可以是本发明的SPC电路或其外部电路的一部分。本例中，40MHz(CK40)的时钟信号和作为前一信号的反相信号的反相时钟信号(CK40B)从SPC电路的外部输入到各时钟发生电路CLKGEN_L和CLK_GEN_R中。在这种方式中，时钟信号的频率可以是外部输入的数字数据的频率(本例中为80MHz)的1/2。这是本发明的SPC电路的特点之一。
此外，复位信号(RES)馈送给时钟发生电路CLK_GEN_L和CLK_GEN_R。本例的SPC电路的操作是由复位信号的脉冲输入启动的。
每个时钟发生电路CLK_GEN_L和CLK_GEN_R在外部输入的40MHz时钟信号的基础上产生20MHz和10MHz的时钟信号，并且将产生的时钟信号和其反相时钟信号输送给后面要解释的SPC/位电路。从图1所示的每个时钟发生器CLK_GEN_L和CLK_GEN_R的输出节点CK40_O传输40MHz的时钟信号，而从输出节点CK40B_O传输其反相时钟信号。此外，从每个发生器的输出节点CK20_O输送20MHz的时钟信号，并从输出节点CK20B_O输送其反相时钟信号。另外，从每个发生器的输出节点CK10_O传输10MHz的时钟信号，从输出节点CK10B_O传输其反相时钟信号。
顺便提及，在本例中采用了两个时钟发生器CLK_GEN_L和CLK_GEN_R，但也可以只采用其中的一个。
SPC/位电路是对应数字数据的一个位的电路。本例中，在用于数字数据的SPC电路中包含了8个SPC/位电路(SPC/位-1电路到SPC/位-8电路)。由于本例的SPC电路处理8位的数字数据(DIGITAL DATA-1(LSB)到DIGITALDATA-8(MSB))，因此数字数据的位数据(DIGITAL VIDEO-1到DIGITALVIDEO-8)分别输入到SPC/位-1电路到SPC/位-8电路。
在从时钟发生器CLK_GEN输送的时钟信号(CK40，CK40B，CK20，CK20B，CK10和CK10B)基础上，SPC/位电路将以每位80MHz串行输入的数字数据转换成并行并以10MHz输出8并行数字数据。
这里，参照图2介绍作为本例的SPC电路组成部分的SPC/位电路。图2表示本例的SPC电路中的时钟发生器CLK_GEN_L和SPC/位-1电路，其中数字数据的最低位(DIGITAL DATA-1)输入到SPC/位-1电路。顺便提及，分别输入数字数据(DIGITAL DATA-2到DIGITAL DATA-8)的SPC/位电路基本上与图2所示的SPC/位-1电路相同。
如图2所示，在本例中，SPC/位-1电路具有第一级电路(1级)、第二级电路(2级)和第三级电路(3级)。
SPC/位-1电路包括七个SPC基本单元。更具体地说，第一级电路包括一个SPC基本单元，第二级电路包括两个SPC基本单元，第三级电路包括四个SPC基本单元。
第一级电路的SPC基本单元输送以来自时钟发生器CLK_GEN_L或CLKGEN_R的40MHz(CK40)的时钟信号和其反相时钟信号(CK40B)。80MHz的数字数据从SPC电路的外部输入到第一级的SPC基本单元的输入节点(IN)。最低位(DIGITAL DATA-1)的80 MHz的8-位数字数据从外部输入到图2所示的SPC/位-1电路的第一级电路的SPC基本单元的输入节点(IN)。40MHz的数字数据从第一级电路的SPC基本单元的输出节点OUT1和OUT2传输到第二级电路的两个SPC基本单元的各对应输入节点(IN)。
第二级电路的两个SPC基本单元被输送以来自时钟发生器CLK_GEN_L或CLK_GEN_R的20MHz(CK20)的时钟信号和其反相时钟信号(CK20B)。20MHz数字数据从第二级电路的SPC基本单元的输出节点OUT1和OUT2输送到第三级电路的四个基本单元的各对应输入节点(IN)。
第三级电路的四个SPC基本单元被输送以来自钟发生器CLK_GEN_L或CLK_GEN_R的10MHz(CK10)时钟信号和其反相时钟信号(CK10B)。从第三级电路的各SPC基本单元的输出节点OUT1和OUT2输送10MHz的数字数据。
另外，也在分别输入剩余七位数字数据(DIGITAL DATA-2到DIGITALDATA-8)的SPC/位-2电路到SPC/位-8电路中进行与上述相同的操作，因此从所有SPC/位电路的第三级电路的各SPC基本单元的输出节点OUT1和OUT2传输10MHz的数字数据。
这里，参照图3介绍构成本例SPC电路的SPC/位电路的SPC基本单元的电路布局。在图3中，以方块图形式示出一个SPC基本单元的电路布局。本例中，任何SPC基本单元都具有如图3所示的布置。但是，由于各级电路的SPC基本单元的操作频率不同，因此它们最好由有不同特性的晶体管构成。
在图3所示的SPC基本单元中，符号H-DL和L-DL表示称为“D-锁存电路”的锁存电路。锁存电路H-DL是在输入锁存信号为Hi(高)时锁住输入信号(IN)的D-锁存电路，而锁存电路L-DL是在输入锁存信号为Lo(低)时锁住输入信号(IN)的D-锁存电路。
这里，参照图4A、4B和4C介绍本例中的D锁存电路H-DL和L-DL的电路布局。但是也容许采用图4A、4B和4C中所示那些电路以外的D锁存电路。
D-锁存电路H-DL示于图4A中，而D-锁存电路L-DL示于图4B中。每个锁存电路H-DL和L-DL包括两个时钟反相电路和一个反相电路。“时钟反相电路”是在输入的时钟信号和其反相时钟信号基础上工作的反相电路。本例中的时钟反相电路的电路布局示于图4C中。
时钟信号(CK)和其反相时钟信号(CKB)输入到各D-锁存电路H-DL和L-DL中。在本例中，时钟信号(CK)对应D-锁存电路H-DL和L-DL中的锁存信号。此外，在时钟信号(CK)为Hi时，D-锁存电路H-DL锁住从输入节点IN接收的输入信号并从输出节点OUT输送输出信号。另一方面，在时钟信号(CK)为Lo时，D-锁存电路L-DL锁住从输入节点IN接收的输入信号并从输出节点OUT输送输出信号。
这里，参照图1和图2及图5的时序图详细介绍本例中的用于数字数据的SPC电路的操作。在图5的时序图中，示出了作为输入到时钟发生器CLK_GENL和CLK_GEN_R的信号的40MHz时钟信号(CK40)(也是从时钟发生器CLKGEN_L和CLK_GEN_R输入到SPC/位电路的40MHz时钟信号)、其反相信号(CK40B)和复位信号(RES)。
此外，图5中还示出了从时钟发生器CLK_GEN输入到SPC/位电路的20MHz时钟信号(CK20)和10 MHz时钟信号(CK10)。
而且还示出了80MHz的串行8-位数字数据的最低位(A、B、C、...A’、B’、C’、...、和A”、B”、C”、...)，这些数字数据分别输送给SPC/位-1电路到SPC/位-8电路。此外，一个数字数据组(例如数据组A)的数据长度为12.5nsec。
此外，从每个SPC/位电路的输出节点OUT100和OUT200(1级)、其输出节点OUT110、OUT120、OUT210和OUT220(2级)及其输出节点OUT111(PAO)、OUT112(PEO)、OUT121(PCO)、OUT122(PGO)、OUT211(PBO)、OUT212(PFO)、OUT221(PDO)和OUT222(PHO)(3级)输送的数字信号示于图5的时序图中。
如图5的时序图所示，每级的SPC基本单元将输入数字数据的频率降低到1/2(换言之，它是数据长度的两倍)，并且将输入数字数据顺序地转换为两并行数字信号。
更具体地说，首先，每个SPC/位电路的1级SPC基本单元将以80MHz串行输入的数字数据转换成40MHz的并行数字数据，这些并行数字数据分别从输出节点OUT100和OUT200传输到2级的两个SPC基本单元的对应输入节点(IN)。例如，1级的SPC基本单元将以80MHz串行输入的数字数据(数据长度各为12.5nsec的A和B)转换成40MHz的两并行数字数据(数据长度各为25nsec的A和B)。
其次，每个SPC/位电路的2级的两个SPC基本单元将以40MHz串行输入的数字数据转换成20MHz的并行数字数据，它们分别从输出节点OUT110和OUT120及OUT210和OUT220传输到3级的四个SPC基本单元。例如，2级的SPC基本单元将以40MHz串行输入的数字数据(数据长度各为25nsec的A和C)转换成20MHz的两并行数字数据(数据长度各为50 nsec的A和C)。
另外，每个SPC/位电路的3级的四个SPC基本单元将以20MHz串行输入的数字数据转换成10MHz的并行数字数据，它们分别从输出节点OUT111(PAO)和OUT112(PEO)、输出节点OUT121(PCO)和OUT122(PGO)、OUT211(PBO)和OUT212(PFO)以及OUT221(PDO)和OUT222(PHO)传输。例如，3级的SPC基本单元将以20MHz串行输入的数字数据(数据长度各为50nsec的A和E)转换成10MHz的两并行数字数据(数据长度各为100nsec的A和E)。
因而，该10MHz的数字数据分别从输出节点PAO、PBO、PCO、PDO、PEO、PFO、PGO和PHO传输。
所有SPC/位电路中进行上述操作，结果使串行输入的80MHz的8位数字数据转换成10MHz的8个并行8-位数字数据。
顺便提及，前面已经介绍了涉及本发明的用于数字数据的串行-并行转换电路将80MHz的8-位数字数据转换成10MHz的8个并行8-位数字数据的情况的实施例。但是，可适用于本发明串行-并行转换电路不限于此。
根据本发明的用于数字数据的串行-并行转换电路可以将以m Hz串行输入的数字数据转换成(m·2-y)Hz的2y个并行数字数据，以便输出并行数字数据。这里，字母m表示正数，字母y表示自然数。应该理解，在这种情况下，本发明的串行-并行转换电路可以用等于或低于(m/2)Hz的多个时钟信号操作。
这里，对于多个时钟信号所采用的频率最高为(m/2)Hz，最低为(m·2-y)Hz。
此外，在要被本发明的串行-并行转换电路处理的数字数据为x位的情况下，输入x位数字数据的各位的数字数据的SPC/位电路由SPC/位-1电路到SPC/位-x电路的x个SPC/位电路组成。另外，每个SPC/位电路包括多个SPC基本单元，其数量由下面给出的公式(1)表示。这里，字母x表示最小为2的自然数。
[公式1] Σ k = 1 y 2 k - 1 - - - ( 1 )
更详细地说，第一级电路包括一个SPC基本单元，第二级电路包括两个SPC基本单元，第k级电路包括2k-1个SPC基本单元，第y级电路包括2y-1个SPC基本单元。这里，字母k表示1到y(包括1和y)的自然数。
x位数字数据的各位数字数据输入给对应SPC/位电路。每个SPC/位电路的第k级电路把串行输入的2k-1数字数据的频率降低一半，第k级电路把串行输1入的2k-1个数字数据转换成2k个并行数字数据。2k个并行数字数据输出到作为后级的第(k+1)级电路的对应SPC基本单元。顺便提及，末级的级别电路传输对应位数字数据作为SPC电路的输出。
如上所述，根据本发明的用于数字数据的串行-并行转换电路不受数字数据的任何频率、其位数量及其分割数量的限制。
而且，本发明的串行-并行转换电路只需要最高为要输入的数字数据的频率的一半的频率的时钟信号。因此，与现有技术的电路相比，本发明的串行-并行转换电路的稳定性、可靠性和功耗更优异。
(实施例2)
现在介绍根据本发明的用于数字数据的串行-并行转换(SPC)电路的另一实施例。本例中的SPC电路是对实施例1中的SPC电路添加了重新排列数字数据的功能。其余的结构与实施例1的相同。
现在参见图6，其中以方块图示出了本例中的用于数字数据的SPC电路的电路布局。在本例中，与实施例1一样，也处理8-位的数字数据。与实施例1中的SPC电路一样，本例中用于8-位数字数据的SPC电路将以80MHz串行输入的8-位数字数据(DIGITAL DATA-1(LSB)到DIGITAL DATA-8(MSB))转换成并行并输出每位10MHz的8个并行数字数据。
如图6所示在本例的SPC电路中，用于体现数字数据重新排列功能的数字数据重新排列信号(LR)及其反相信号(LRB)输送给每个SPC/位电路的输入节点LR_L和LRB_L。
这里，参照图7介绍作为本例SPC电路的组成部分的SPC/位电路。图7表示本例的SPC电路中的时钟发生器CLK GEN L和输入数字数据的最低位(DIGITAL DATA-1)的SPC/位-1电路。顺便提及，分别输入数字数据(DIGITALDATA-2到DIGITAL DATA-8)的每个SPC/位电路基本上与图6中所示的SPC/位电路相同。
如图7所示，在本例中，SPC/位-1电路包括7个SPC基本单元和8个数字数据重新排列开关SW_LR。7个SPC基本单元的连接与实施例1中的相同。
这里，本例中的数字数据重新排列开关SW_LR的电路图示于图8中。本例中，开关SW_LR包括两个模拟开关，每个模拟开关由P-沟道晶体管(Pch Tr)和N-沟道晶体管(Nch Tr)构成。本例中的数字数据重新排列开关SW_LR可以根据作为输入接收的信号LR和LRB从输出节点P3输送输入节点P1或输入节点P2的信号。
当保持LR＝Hi(高)和LRB＝Lo(低)时，数字数据重新排列开关SW_LR从节点P3输出输入到节点P1的数字数据。另一方面，当保持LR＝Lo和LRB＝Hi时，数字数据重新排列开关SW_LR从节点P3输出输入到节点P2的数字数据。
下面参照图9的时序图介绍本例中用于数字数据的SPC电路的操作。直到第三级电路的SPC基本单元的输出节点OUT111、OUT112、OUT121、OUT122、OUT211、OUT212、OUT221和OUT222的信号的SPC基本单元的输出信号与实施例1的相同，因此可参照实施例1。
每个SPC/位电路的第三级电路的SPC基本单元将以20MHz串行输入的数字数据转换成10MHz的并行数字数据，它们分别从输出节点OUT111和OUT112、OUT121和OUT122、OUT211和OUT212以及OUT221和OUT222传输。
当输入到数字数据重新排列开关SW_LR的信号为LR＝Hi和LRB＝Lo时，这些开关从节点P3输出输入给节点P1的数字数据。因此如图9的时序图所示，分别从输出节点PAO、PEO、PCO、PGO、PBO、PFO、PIDO、和PHO传输数字数据A、E、C、G、B、F、D、和H。
当输入到数字数据重新排列开关SW_LR的信号为LR＝Lo和LRB＝Hi时，这些开关从节点P3输出输入给节点P2的数字数据。因此如图9的时序图示出的和括以括号的，分别从输出节点PAO、PEO、PCO、PGO、PBO、PFO、PDO和PHO传输数字数据H、D、F、B、G、C、E、和A。
在所有SPC/位电路中进行上述操作，结果，串行输入的80 MHz 8-位数字数据被转换成10MHz的8个并行8-位数字数据。
在这种方式中，通过控制输入给数字数据重新排列开关SW_LR的信号LR，可以重新排列要从串行-并行转换电路输出的数字数据。
在本例中，通过控制输入给数字数据重新排列开关的信号LR，重新排列要从串行-并行转换(SPC)电路输出的数字数据。但是，还可以采用这样的方法：预先重新排列要从SPC电路外部输入的数字数据，然后将该重新排列的数据输入给SPC电路。该方法对于实施例1的SPC电路中的不包含数字数据重新排列开关的方案尤其有用。
(实施例3)
在本例中，将介绍上述实施例1或2中的用于数字数据的串行-并行转换(SPC)电路适用于用于有源矩阵型液晶显示器件的驱动电路的情况。
参见图10，其中示出了本例中的有源矩阵型液晶显示器件的示意方块图。数字1001表示源信号线驱动电路A，而标记1002表示源信号线驱动电路B。标记1003表示栅信号线驱动电路。此外，标记1004表示有源矩阵电路。以标记1005表示的是用于数字数据的SPC电路，该电路具有在前面实施例2中所述的数字数据重新排列功能。
源信号线驱动电路A 1001包括移位寄存电路(具有240级×2的移位寄存电路)1001-1、锁存电路1(锁住960×8个数字数据的锁存电路)1001-2、锁存电路2(锁住960×8个数字数据的锁存电路)1001-3、选择电路1(选择240个数字数据的选择电路)1001-4、D/A(数字-模拟)转换电路(转换240个数字数据并且还称为“DAC”的D/A转换电路)1001-5和选择电路2(选择240个数字数据的选择电路)1001-6。此外，该驱动电路A 1001还包括缓冲电路和电平移位电路(都未示出)。此外，为便于说明，DAC1001-5中应该包含电平移位电路。
时钟信号(CK)和启动脉冲(SP)输入给移位寄存电路1001-1。输入给锁存电路1(1001-2)的是其频率已经被SPC电路1005降低到10MHz的8个并行8-位数字数据。锁存信号输入给锁存电路2(1001-3)。选择信号输入给选择电路1(1001-4)。输入给D/A转换电路1001-5的是高电位电源电压(DC_VIDEOH)、低电位电源电压(DC_VIDEO_L)、偏移电源电压(DC_VIDEO_M)和复位脉冲(ResA和ResB)。另外，选择信号输入给选择电路2(1001-6)。
源信号线驱动电路B 1002的结构与源信号线驱动电路A 1001的结构相同。顺便提及，源信号线驱动电路A 1001将视频信号(灰度等级电压信号)输送给奇数个源信号线，而源信号线驱动电路B 1002将视频信号输送给偶数个源信号线。
此外，在本例的有源矩阵型液晶显示器件中，两个源信号线驱动电路A和B设置成为了电路布局的原因而垂直地保持其间的有源矩阵电路1004。但是，如果可以从电路布局的观点来看，可以只设置一个源信号线驱动电路。
同时，栅信号线驱动电路1003包括移位寄存电路、缓冲电路、电平移位电路等(都未示出)。
有源矩阵电路1004具有数量为1920×1080(水平×垂直)的象素。象素TFTs(薄膜晶体管)分配给各象素。源信号线和栅信号线分别电连接到每个象素TFTs的源区和栅极。此外，象素电极与每个象素TFT的漏区电连接。每个象素TFT控制视频信号(灰度等级电压)到与之电连接的象素电极的输送。该视频信号(灰度等级电压)输送给各象素电极，并且所述电压施加于夹在象素电极和对电极之间的液晶，由此驱动液晶。
在本例中，80MHz的8-位数字数据从液晶显示器件的外部输入给串行-并行转换(SPC)电路1005。SPC电路1005转换外部输入的80MHz的8-位数字数据，并且将10MHz的8个并行数字数据输送给源信号线驱动电路A和B。
这里，接下来将介绍本例中的有源矩阵型液晶显示器件的操作。
首先，解释源信号线侧驱动电路A 1001的操作。时钟信号(CK)和启动脉冲(SP)输入给移位寄存电路1001-1。该移位寄存电路1001-1在时钟信号(CK)和启动脉冲(SP)的基础上连续产生定时信号，并通过缓冲电路等(未示出)将该定时信号连续地输送给后级电路。
来自移位寄存电路1001-1的定时信号被缓冲电路等缓冲。输送以定时信号的每个源信号线具有很大的负载电容(寄生电容)，这是因为大量电路或元件与之连接造成的。设置缓冲电路，以便防止每个定时信号的上升或下降由于大负载电容而变为“迟钝”。
接着，被缓冲电路缓冲的定时信号输送给锁存电路1(1001-2)。该锁存电路1(1001-2)具有960级子锁存电路，每个子锁存电路处理8-位数字数据。当输送以定时信号时，锁存电路1(1001-2)连续地接受从本发明SPC电路1005馈送的8-位数字数据并将它们保持在其中。
数字数据完全被写入锁存电路1(1001-2)的所有级的子锁存电路的时间周期被称为“行扫描周期”。就是说，在正向向前扫描的情况下，行扫描周期是从将数字数据写入锁存电路1(1001-2)的最左一级的子锁存电路中的操作开始时的时间点到将数字数据写入最右一级的子锁存电路中的操作结束时的时间点的时间间隔。实际上，有时将水平回扫周期加上上述行扫描周期得到的时间周期称为“行扫描周期”。
一个行扫描周期结束后，与移位寄存电路1001-1的操作定时相符合，锁存信号输送给锁存电路2(1001-3)。此时，被写入并保持在锁存电路1(1001-2)中的数字数据同时输送给锁存电路2(1001-3)，并且它们被写入并保持在锁存电路2(1001-3)的所有级的子锁存电路中。
在来自移位寄存电路1001-1的定时信号基础上，从本发明的SPC电路1005传输的数字数据再次被连续地写入已经向锁存电路2(1001-3)传输保持的数字数据的锁存电路1(1001-2)中。
在第二周期的一个行扫描周期期间，被写入并保持在锁存电路2(1001-3)中的数字数据被选择电路1(1001-4)连续地选择并输送给D/A转换电路(DAC)1001-5。在本例中，选择电路1(1001-4)具有子选择电路，每个子选择电路对应四个源信号线。
顺便说明一下，关于选择电路，还可以采用在转让给本申请同一受让人的日本专利申请特许公开No.11-167373(1999)中公开的选择电路。该日本专利申请对应美国专利申请系列号09/162230和欧洲专利申请特许公开No.0938074A。
根据输入的选择信号，一个行扫描周期(水平扫描周期)的每1/4，选择电路1(1001-4)选择和输出对应四个源信号线的数字数据。
在本例的选择电路1(1001-4)中，设置每四分之一源信号线一个子选择电路。这样，从锁存电路2(1001-3)输送到对应源信号线的8-位数字数据被选择一个行扫描周期的每1/4时间。
被选择电路1(1001-4)选择的8-位数字数据输送给DAC1001-5。在本例中，可以采用任何D/A转换电路，但是采用在转让给与本申请相同的转让人的日本专利申请No.10-344732(1998)中公开的D/A转换电路是有利的。
用与前述选择电路1(1001-4)相同的方式，每1/4扫描周期，从D/A转换电路1001-5输出的模拟数据(灰度等级电压)被选择电路2(1001-6)选择并输送给源信号线。
输送给源信号线的模拟数据输送到与源信号线连接的有源矩阵电路1004的象素TFTs的源区。
源信号线驱动电路B1002具有与前述源信号线驱动电路A1001相同的结构。该驱动电路B1002将模拟数据输送给偶数个源信号线。
栅信号线驱动电路1003包括输送以来自移位寄存器(未示出)的定时信号的缓冲电路(未示出)，并将定时信号传输给对应栅信号线(扫描行)。用于一个水平行的象素TFTs的栅电极连接到每个栅信号线，并且需要用于一个水平行的所有象素TFTs同时被打开。因此，采用的缓冲电路具有大电流容量。
在这种方式中，对应象素TFTs被来自栅信号线驱动电路1003的扫描信号切换，并且它们被输送以来自源信号线驱动电路A(1001)和B(1002)的模拟数据(灰度等级电压)，由此驱动液晶分子。
当根据本发明用于数字数据的串行-并行转换(SPC)电路适用于与本例一样的有源矩阵型液晶显示器件时，可以处理较高频率的数字数据。
下面将介绍制造包括本例中所述的本发明SPC电路的有源矩阵型液晶显示器件的工艺的例子。本例中，通过举例介绍液晶显示器件，其中多个TFTs形成在具有绝缘表面的衬底上，并且在同一衬底上形成有源矩阵电路、源信号线驱动电路、栅信号线驱动电路、本发明的SPC电路、和其它外围电路。用于制造这个例子的工艺示于图11A-11E、图12A-12C、图13A-13E和图14A-14C中。顺便提及，在下面的例子中将介绍这样的状态：其中有源矩阵电路的一个象素TFT同时形成有CMOS(互补MOS晶体管)电路，该CMOS电路是其它电路(源信号线驱动电路、栅信号线驱动电路、SPC电路和其它外围电路)的基本电路。而且，在下面的例子中将介绍关于在CMOS电路中每个P-沟道TFT和N-沟道TFT包括一个栅极的情况的制造步骤，但是同样可以制造以各包括多个栅极的TFTs如双栅型或三栅型的TFTs为基础的CMOS电路。此外，在下面的例子中介绍了作为双栅N-沟道TFT的象素TFT，但是也可以用单栅型、三栅型等TFT代替。
现在参照图11A。首先，制备石英衬底5001作为具有绝缘表面的衬底。可以使用具有热氧化膜的硅衬底代替石英衬底。而且还可以采用这样的方法，其中非晶硅膜一次形成在石英衬底上，并完全热氧化成绝缘膜。另外，容许采用形成有氮化硅膜作为绝缘膜的石英衬底、陶瓷衬底或硅衬底。然后形成基底膜5002。在本例中，氧化硅(SiO2)用于基底膜5002。在下一步骤形成非晶硅膜5003。调整非晶硅膜5003，使其最后厚度(考虑在热氧化之后膜变薄获得的厚度)可以为10到75nm(优选为15到45nm，更优选为25nm)。
顺便提及，在形成非晶硅膜5003时，完全控制膜中的杂质浓度是很重要的。在本例的情况下，在非晶硅膜5003中，C(碳)、N(氮)和O(氧)是杂质，它们会妨碍非晶膜后来的结晶。控制杂质C和N的浓度以使其在5×1018atoms/cm3以下(通常至多为5×1017atoms/cm3，优选至多为2×1017atoms/cm3)，而杂质O(氧)的浓度被控制在5×1019atoms/cm3以下(通常至多为1×1018atoms/cm3，优选至多为5×1017atoms/cm3)。原因是，以较高浓度存在的杂质对后来的结晶产生有害的影响并导致结晶膜的质量下降。在本说明书中，膜中杂质元素的浓度被定义为SIMS(二次离子质谱仪)的测量结果的最小值。
为得到上述结构，本例中使用的低压热CVD炉通常应该进行干洗处理，以便清洗膜形成室。干洗可以用这种方法进行，即：使ClF3(氟化氯)气体以100到300sccm在被加热到约200-400℃的炉子内流动，而后用热分解产生的氟清洗膜形成室。
另外，本发明人已经发现，在炉内温度设置在300℃和ClF3气体的流量设置在300sccm的情况下，在4小时内可以完全除去约为2μm厚的粘接物质(主要由硅组成)。
而且，非晶硅膜5003中的氢的浓度是非常重要的参数，在将氢含量抑制在很低时，可以产生良好结晶性的膜。因此，利用低压热CVD形成非晶硅膜5003是有利的。还可以通过优化膜形成的条件而采用等离子体CVD。
接下来，进行非晶硅膜5003的结晶步骤。可采用日本专利申请特许公开No.7-130652(1995)中公开的技术作为结晶的方法。该日本专利申请对应美国专利No.5643826和美国专利No.5923962。虽然可以依赖于在该日本专利申请中所述的实施例1和2的任一个的方法，但是在本例中可以有利地采用该日本专利申请(细节见日本专利申请特许公开No.8-78329(1996))的实施例2中所述的技术内容。
日本专利申请特许公开No.8-78329中公开的技术是，首先形成厚度为150nm的用于选择区域的掩模绝缘膜5004，该膜将要用催化剂元素掺杂。掩模绝缘膜5004具有多个开口，以便引入催化剂元素。晶体区的位置可以由这些开口来确定。
此外，作为促进非晶硅膜5003结晶的催化剂元素，通过用含有镍的溶液(乙酸镍的乙醇溶液)5005旋涂涂敷所得到的衬底。除了镍元素以外，钴(Co)、铁(Fe)、钯(Pd)、锗(Ge)、铂(Pt)、铜(Cu)、金(Au)等任何一种都可以作为催化剂元素(图11B)。
而且，对于用催化剂元素的掺杂步骤也可以采用利用抗蚀剂掩模的离子注入或等离子体掺杂。在这种情况下，减小要掺杂的每个区域的占据面积并控制后面将要介绍的每个横向生长区域的生长距离是有利的。因此，这种技术对于构成微型电路非常有效。
完成用催化剂元素的掺杂步骤之后，在450℃对得到的衬底进行脱氢处理一个小时左右。之后，通过在500-960℃(通常为550-650℃)下在惰性气氛、氢气氛或氧气氛中对得到的衬底进行热处理4小时-24小时，使非晶硅膜5003结晶。在本例中，热处理是在600℃下在氮气氛中进行了12小时。
在这种情况下，优先从出现在用催化剂元素Ni掺杂的区域5004中的晶核进行非晶硅膜5003的结晶，由此形成晶体区5007，每个晶体区是由基本上与衬底5001的衬底平面平行生长的多晶硅膜构成。晶体区5007被称为“横向生长区”。由于横向生长区具有以相对均匀状态聚集的分立的晶体，因此作为整体来说具有结晶性优异的优点(图11C)。
顺便提及，也可以通过用乙酸镍溶液涂敷其整个表面使非晶硅膜5003结晶，而不采用掩模绝缘膜5004。
参照图11D，其中示出了吸收催化剂元素的工艺。首先，用磷离子掺杂得到的衬底的选择部分。使用掺杂剂磷的掺杂是在形成掩模绝缘膜5004的状态中进行的。然后，用掺杂剂磷只掺杂未被掩模绝缘膜5004覆盖的多晶硅膜5007的那些部分5008(这些部分应该称为“磷掺杂区5008”)。在这种情况下，应该最佳选择掺杂的加速电压和由氧化膜构成的掩模5004的厚度，以免掺杂剂磷穿过掩模绝缘膜5004。虽然掩模绝缘膜5004不一定必须是氧化膜，但氧化膜是有利的，这是因为即使它直接与任何有源层接触氧化膜也不会构成污染的原因。
掺杂剂磷的剂量可以在1×1014ions/cm2到2×1015ions/cm2数量级。在本实施例的例子中，掺杂剂磷可以利用离子掺杂设备以2×1015ions/cm2的剂量引入。
另外，离子掺杂的加速电压设置在10keV。通过10keV的加速电压，掺杂剂磷几乎不会穿过150nm厚的掩模绝缘膜。
参照图11E。接着，在600℃的氮气氛中对得到的衬底进行热退火1-12小时(本例中为12小时)，由此除去元素镍。因此，如图11E中的箭头所示，元素镍被向掺杂剂磷方向拉过去。在600℃的温度，磷原子几乎不会在膜5007内迁移，但是镍原子可以迁移至少几百μm左右等的距离。因此，可以理解磷是最适于除去镍的元素之一。
下面参照图12A介绍构图多晶硅膜5007的步骤。在这种情况下，应该防止留下其中吸除元素镍的磷掺杂区5008。通过这种方式，获得作为几乎不含元素镍的多晶硅膜的有源层5009、5010和5011。如此获得的作为多晶硅膜的有源层5009、5010和5011用做后来TFTs的有源层。
参照图12B，用由含有硅的绝缘膜构成的厚度为70nm的栅绝缘膜5012叠加有源层5009、5010和5011。此外，在氧化气氛中在800-1100℃(优选为950-1050℃)进行热处理，由此在有源层5009、5010和5011和栅绝缘膜5012之间的界面形成热氧化膜(未示出)。
另外，可以用这种方式使对应要求高速度操作的本发明的SPC电路、驱动电路等的部分的栅绝缘膜5012变薄，即：在已经形成这种栅绝缘膜5012之后，部分地除去栅绝缘膜，然后进一步形成栅绝缘膜。
另外，可以在这个阶段进行用于除去催化剂元素的热处理(用于除去催化剂元素的工艺)。在这种情况下，使热处理的气氛含有卤族元素，并获得利用卤族元素除去催化剂元素的除气效果。其中，为了满意地获得在卤族元素基础上的除气效果，最好在700℃以上的温度进行热处理。在700℃和700℃以下的温度，显然处理气氛中的卤素化合物变得很难分解，因此不能获得除气效果。在这种情况下，通常可用做含有卤族元素的气体是选自下列含卤素化合物中的至少一种：HCl、HF、NF3、HBr、Cl2、ClF3、BCl2、F2和Br2。在该步骤中，在例如使用化合物HCl的情况下，应该考虑到，在氯的作用下除去有源层中的元素镍，从而形成易挥发的氯化镍，该氯化镍将蒸发到大气中。此外，在使用卤族元素进行除去催化剂元素的工艺的情况下，该工艺应该在去掉掩模绝缘膜5004之后和有源层构图之前进行。另外，最好在有源层的构图之后进行用于催化剂元素的除气工艺。并且，任何这种工艺都可以结合进行。
然后，形成其主要成分是铝的未示出的金属膜，并构图成后来栅极的原型。在本例中，形成的含2wt％钪(Sc)的铝膜的厚度为400nm。
或者，可以用掺杂了赋予导电类型的杂质的多晶硅膜形成栅极。
接下来借助日本专利申请特许公开No.7-135318(1995)中公开的技术形成多孔阳极氧化膜5013-5020、非多孔阳极氧化膜5021-5024、和栅极5025-5028。(图12B)。该日本专利申请对应美国专利申请No.5648277。
用这种方式获得图12B的状态之后，用作为栅极5025-5028和多孔阳极氧化膜5013-5020的掩模腐蚀栅绝缘膜5012。然后，去掉多孔阳极氧化膜5013-5020以获得图12C的状态。另外，图12C中的标号5029-5032表示上述处理之后的栅绝缘膜。
现在参照图13(A)，其中示出了用施加一种导电类型的杂质元素掺杂的步骤。对于N-沟道型，杂质元素可以是P(磷)或As(砷)，对于P-沟道型，杂质元素可以是B(硼)或Ga(镓)。
本例中，用于形成N-沟道和P-沟道TFTs的每个杂质掺杂步骤被分成两个子步骤。
首先，进行用于形成N-沟道TFTs的杂质掺杂步骤。在约80keV的高加速电压下进行用本例中采用的杂质磷掺杂的第一子步骤，由此形成n-区。修调整该n-区，使其呈现1×1018到1×1019aroms/cm3的磷浓度。
另外，在约10keV的低加速电压下进行用杂质掺杂的第二子步骤，由此形成n+区。在这种情况下，由于加速电压较低，栅绝缘膜5029-5032用做掩模。此外，调整n+区，使其呈现至多为500Ω(优选至多为300Ω)的表面电阻。
通过上述步骤形成构成CMOS电路的N-沟道TFT的源区5033和漏区5034、其低浓度杂质区5037、和其沟道形成区5040。并调整构成象素TFT的N-沟道TFT的源区5035和漏区5036、其低浓度杂质区5038、和其沟道形成区5041、5042(图13A)。
另外，在图13A所示的状态中，构成CMOS电路的P-沟道TFT的有源层与N-沟道TFT的结构相同。
接着如图13B所示，提供覆盖N-沟道TFTs的抗蚀剂掩模5043，用施加P型的杂质离子(本例中采用硼)掺杂得到的衬底。
与用杂质掺杂的前述步骤一样，该步骤也分成两个子步骤。但是，由于N沟道型需要反型成P沟道型，因此以用P离子掺杂的前述浓度的几倍高的浓度引入B离子。
这样就形成了构成CMOS电路的P-沟道TFT的源区5045和漏区5044、其低浓度杂质区5046、和其沟道形成区5047(图13B)。
此外，在用掺杂了施加导电类型的杂质的多晶硅膜形成栅极的情况下，可以利用用于形成低浓度杂质区的公知侧壁结构。
接着，通过炉退火、激光退火、灯退火等的组合激活杂质离子。同时，修复由掺杂步骤造成的有源层的损伤。
现在参见图13C，形成由氧化硅膜和氮化硅膜组成的叠层膜，作为第一层间绝缘膜5048，该膜带有接触孔。而后，形成源极和漏极5049-5053。另外，还可以采用有机树脂膜作为第一层间绝缘膜5048。
下面参照图14A、14B和14C。然后，形成氮化硅膜的第二层间绝缘膜5054。在下一步骤，形成由有机树脂膜制成的厚度为0.5-3μm的第三层间绝缘膜5056。用于有机树脂膜的可以是聚酰亚胺、丙烯酸树脂、聚亚氨酰胺(polyimidoamide)等的任何一种。上述有机树脂膜的优点是：形成膜的方法很容易，该膜很容易增厚，由于有机树脂的小介电常数而可以降低寄生电容，膜表面的平坦度优异。另外，也可以采用除了上述之外的有机树脂膜。
接着，腐蚀部分第三层间绝缘膜5056，在象素TFT的漏极5053上形成黑矩阵5055，其中第二层间绝缘膜5054插在黑矩阵5055和漏极5053之间。本例中，Ti(钛)用于黑矩阵5055。另外，本例中，在象素TFT和黑矩阵5055之间形成存储(retention)电容5058。
接着，在第二层间绝缘膜5054和第三层间绝缘膜5056中形成接触孔，并形成厚度为120nm的象素电极5057。这里，由于本例介绍了透射型的有源矩阵型液晶显示器件，因此采用ITO(氧化铟锡)的透明导电膜等作为形成象素电极5057的导电膜。
然后，在350℃的氢气氛中加热整个衬底1-2小时，使其完全氢化，由此补偿膜(尤其是有源层中的)中的悬挂键。另外，使用通过将气体转化为等离子体产生的氢进行氢化。
经过上述步骤完成了有源矩阵衬底，其中CMOS电路和象素矩阵电路形成在同一衬底上。
接下来介绍在通过上述步骤制备的有源矩阵衬底的基础上制造有源矩阵型液晶显示器件的工艺。
在图14B状态中的有源矩阵衬底上形成定向膜5059。本例中，聚酰亚胺用于定向膜5059。然后制备对衬底。对衬底是由玻璃衬底5060、由透明导电膜制成的对电极5061和定向膜5062构成。
在本例中，定向膜5062是聚酰亚胺膜。形成定向膜之后，进行磨擦处理。另外，在本例中，具有相对宽预倾斜(pretilt)角的聚酰亚胺用于定向膜。
接着，按公知的单元组装步骤利用密封部件(未示出)、间隔物(未示出)等将已经进行了上述步骤的有源矩阵衬底和对衬底彼此固定在起。随后，在两衬底之间注入液晶5063，并用密封剂(未示出)完全密封所得到的结构。在本例中，向列液晶用做液晶5063。
然后完成了如图14C中所示的有源矩阵型透射液晶显示器件。
另外，可以使用激光光束(通常为准分子激光光束)代替本例中所述的非晶硅膜的结晶方法使非晶硅膜结晶。
此外，使用“Smart Cut”、“SIMOX”、“ELTRAN”等的SOI结构(SOI衬底)代替多晶硅膜，可很好地完成另一工艺。
下面参照图19、图20A、20B和20C介绍本例中的有源矩阵型液晶显示器件的操作结果。图19表示在操作本例中的用于数字数据的串行-并行转换(SPC)电路时获得的波形图。
图19中所示的是来自时钟发生器CLK_GEN_L或CLK_GEN_R的时钟信号的输出波形。图中，符号Ref1表示时钟信号CK40_O(约40MHz)的输出波形，符号Ref2表示时钟信号CK20_O(约20MHz)的输出波形，符号Ref3表示时钟信号CK10_O(约10MHz)的输出波形。另外，符号Ref5表示复位脉冲(RES)，符号Ref4表示实际测量SPC电路中的复位脉冲获得的信号波形。
图20A、20B和20C表示SPC/位-1电路中的输出波形，其中8-位数字数据中的最低位数字数据输入给该SPC/位-1电路。
图20A示出了输入给SPC/位-1电路的第一级(1级)的SPC基本单元的约40MHz(Ref1)的时钟信号CK40和80 MHz(Ref2)的数字数据，和分别从上述SPC基本单元的输出节点OUT100和OUT200传输的40MHz(Ref3和Ref4)的两并行数字数据。而且，还示出了复位脉冲(Ref5)。
80MHz(Ref2)的数字数据输送给SPC/位-1电路的输入节点IN。该80MHz数字数据是串行数字数据，从最左边的脉冲开始，它们依次具有电平Hi(高)、Lo(低)、Lo、Hi、Lo、Lo、Hi和Hi。另外，该80MHz串行数字数据对应这种的情况，即在图5中的时序图中，表示在行DIGITALDATA的数据A、D、G、和H是电平Hi，而其它数据是电平Lo。
从分别从输出节点OUT100和OUT200传输的数字数据(Ref3和Ref4)来看，可看到输入的数字数据(Ref2)的频率降低到1/2(约40 MHz)并转换成两并行数字数据(Ref3和Ref4)的状态。关于行DIGITAL DATA的Hi数据A、D、G、和H从输出节点OUT100和OUT200传输的顺序，参照图5的时序图可清楚看到这种状态。
图20B表示输入到SPC/位-1电路的第二级(2级)的SPC基本单元的约20MHz(Ref1)的时钟信号CK20和40 MHz(Ref2)的数字数据，和分别从上述SPC基本单元的输出节点OUT110和OUT120传输的20MHz的两并行数字数据(Ref3和Ref4)。而且还示出了复位脉冲(Ref5)。
在图20B中，从由输出节点OUT110和OUT120传输的数字数据(Ref3和Ref4)来看，可看到这样的状态，其中输入的数字数据(Ref2)的频率降低到一半(约20MHz)并转换为两并行数字数据(Ref3和Ref4)。
此外，图20C表示输入给SPC/位-1电路的第三级(3级)的SPC基本单元的约10MHz(Ref1)的时钟信号CK10和20MHz(Ref2)的数字数据，和分别从输出节点OUT111和OUT112传输的10MHz(Ref3和Ref4)的两并行数字数据。而且还示出了复位脉冲(Ref5)。
在图20C中，从分别从输出节点OUT111和OUT112传输的数字数据(Ref3和Ref4)来看，可看到这样的状态，其中输入的数字数据(Ref2)的频率降低到1/2(约10MHz)并转换为两并行数字数据(Ref3和Ref4)。
如上所述，尽管输入的数字数据的频率是约80 MHz的较高频率，根据本发明的用于数字数据的串行-并行转换(SPC)电路呈现稳定操作。此外，此次制造的本发明SPC电路的最高操作频率为140MHz(输入的数字数据为140MHz，时钟信号为70MHz)。
(实施例4)
在本例中将介绍用于制造有源矩阵型液晶显示器件的工艺的另一例子，其中所述有源矩阵型液晶显示器件包括如上面实施例3中所述的根据本发明的用于数字数据的串行-并行转换(SPC)电路。而且在本例中，在具有绝缘表面的衬底上形成多个TFTs，并在相同衬底上形成有源矩阵电路、源信号线驱动电路、栅信号线驱动电路、本发明的SPC电路、和其它外围电路。现在参照图15A-15E和图16A-16C介绍作为CMOS电路的基本排列的反相电路。
现在参照图15A-15E。可采用玻璃衬底、塑料衬底、陶瓷衬底等作为衬底6001。还可以采用硅衬底或金属衬底，典型为不锈钢衬底，其表面形成有绝缘膜，如氧化硅膜或氮化硅膜。当然，也可以使用石英衬底。
在其上要形成TFTs的衬底6001表面上形成由氮化硅膜构成的基底膜6002和由氧化硅膜形成的基底膜6003。这些基底膜是用等离子体CVD或溅射形成的，并设置以防止任何对TFTs有害的杂质从衬底6001扩散到半导体层中。为此，可形成由氮化硅膜构成的厚度为20-100nm、通常为50nm的基底膜6002，同时形成由氧化硅膜构成的厚度为50-500nm、通常为150-200nm的胶层膜6003。
当然，还可以只形成由氮化硅膜构成的基底膜6002或由氧化硅膜构成的基底膜6003。在本例中，考虑到TFTs的可靠性，最希望的是双层结构。
希望要形成得与胶层膜6003接触的半导体层是由用下述方式制造的晶体半导体制成，所述方式为：通过以激光结晶或热退火为基础的固相生长方法，使通过膜形成方法如等离子体CVD、减压CVD或溅射形成的非晶半导体结晶。还可以施加由上述膜形成方法形成的微晶半导体。这里可使用的半导体材料包括硅(Si)、锗(Ge)、硅-锗合金、和碳化硅。此外，也可以使用化合物半导体材料，如砷化镓。
该半导体层形成为10-100nm厚，典型为50nm。由等离子体CVD产生的非晶半导体膜含有10-40原子％比率的氢。关于这一点，通过在结晶步骤之前进行在400-500℃的热处理步骤，希望对非晶半导体膜进行脱氢，使氢含量为5原子％或更少。此外，可以用其它形成方法形成非晶硅膜，如溅射或汽相淀积。在这种情况下，应该充分减少含在膜中的杂质元素如氧和氮。
另外，由于可以用相同的膜形成方法形成基底膜和非晶半导体膜，因此可以连续形成基底膜6002、基底膜6003和另一半导体层。形成各膜之后，它们的表面不与大气接触，因此可以防止表面污染。结果，可以消除造成TFTs特性分散的原因之一。
使非晶半导体膜结晶的步骤可依赖于激光结晶或热结晶的公知技术。可以采用以使用催化剂元素的热结晶技术为基础的晶体半导体膜。另外，当对由采用催化剂元素的热结晶技术形成的晶体半导体膜进行吸杂步骤以便除去催化剂元素时，可以获得优异的TFT特性。
根据利用第一光掩模的公知构图方法，用抗蚀剂膜覆盖如此形成的晶体半导体膜，并利用干法腐蚀将其构图成第一岛形半导体层(有源层)6005和第二岛形半导体层(有源层)6004。
然后，用栅绝缘膜6006覆盖第二岛形半导体层6004和第一岛形半导体层6005，其中栅绝缘膜6006的主要成分是氧化硅或氮化硅。可以用等离子体CVD或溅射方法形成厚度为10-200nm、优选50-150nm的栅绝缘膜6006(图15A)。
此外，使用第二光掩模形成覆盖第二岛形半导体层6004和第一岛形半导体层6005的沟道形成区的抗蚀剂掩模6007和6008。在这种情况下，可以在形成布线的区域中形成抗蚀剂掩模6009。
随后，通过用施加n-导电类型的杂质元素掺杂，进行形成第二杂质区的步骤。作为杂质元素，公知为磷(P)、砷(As)、锑(Sb)等，这些杂质给晶体半导体材料赋予n-导电类型。在本例中采用了元素磷，但可采用使用磷化氢(PH3)的离子掺杂用于掺杂。在该步骤中，由于元素磷穿过栅绝缘膜6006以便用该元素掺杂下层半导体层，因此离子掺杂的加速电压设置在80keV的某高电压。作为掺杂剂要引入到半导体层中的元素磷的浓度优选设置在1×1016-1×1019atoms/cm3范围内。这里该浓度设置为1×1018atoms/cm3。这样，就在半导体层中形成了用元素磷掺杂的区域6010、6011。这里形成的第二杂质区的部分用做LDD区(图15B)。
为去掉抗蚀剂掩模，可使用市场上可买得到的碱性分解溶液，但本例中使用灰化也是有效的。灰化是这样一种方法，即在氧化气氛中生长等离子体，并使硬化的抗蚀剂暴露于等离子体，以便除去抗蚀剂。在本例中，在所述气氛中向氧添加水蒸气是有效的。
随后，在栅绝缘膜6006表面上形成第一导电层6012。第一导电层6012是使用主要成分为选自Ta、Ti、Mo和W的元素的导电材料形成的。此外，第一导电层6012的厚度设置在10-100nm，优选150-400nm(图15C)。
例如可以采用下列化合物中的任一种：WMo、TaN、MoTa和WSix(其中保持2.4＜x＜2.7)。
与元素Al或Cu相比，导电材料如Ta、Ti、Mo或W的电阻率较高。但是，在本例中，毫无疑问可以使用这些导电材料，从而相对于要制造的电路的面积来说，得到约100cm2的最大面积。
然后，使用第三光掩模形成抗蚀剂掩模6013、6014、6015和6016。抗蚀剂掩模6013用于形成P沟道TFT的栅极，而抗蚀剂掩模6015和6016分别用于形成栅布线和其栅总线。此外，形成覆盖第一岛形半导体层6005整个表面的抗蚀剂掩模6014，它用于在下一步骤检测引入半导体层的杂质的掩模。
通过干法腐蚀去掉第一导电层不需要的部分，由此形成第二栅极6017、栅布线6019和栅总线6020。在本例中，灰化对于消除腐蚀后留下的剩余物是有效的。
随后，用剩下的未受损伤的抗蚀剂掩模6013、6014、6015和6016，以这样的方式进行形成第三杂质区的步骤，其中用施加p-导电类型的杂质元素掺杂要在其中形成p-沟道TFT的第二岛形半导体层6004的部分。公知作为这种杂质元素的是硼(B)、铝(Al)和镓(Ga)，它们可以给予p导电类型。在本例中，采用杂质元素硼，并且用乙硼烷(B2H6)实现离子掺杂。而且在这种情况下，离子掺杂的加速电压设置为80keV，以便以2×1020atoms/cm3的浓度引入元素硼。这样就形成了如图15D所示的用元素硼以高浓度掺杂的第三杂质区6021、6022。
在图15D的步骤去掉抗蚀剂掩模之后，使用第四光掩模形成抗蚀剂掩模6023、6024和6025。第四光掩模用做形成n-沟道TFT的栅极，并用干法腐蚀形成第一栅极6026。在这种情况下，形成第一栅极6026以便穿过栅绝缘膜与部分第二杂质区6010、6011叠加(图15E)。
此外，完全去掉抗蚀剂掩模6023、6024和6025之后，使用第五光掩模形成抗蚀剂掩模6029、6030和6031(参见图16A)。形成抗蚀剂掩模6030以便覆盖第一栅极6026并与部分第二杂质区6010、6011叠加。换言之，抗蚀剂掩模6030用于确定每个LDD区的偏移量。
这里，可以使用抗蚀剂掩模6030去掉部分栅绝缘膜，由此预先剥去要形成第一杂质区的半导体层的表面部分。对于这种情况，可以有效地进行用施予n-导电类型的杂质元素掺杂的下一步骤。
然后，通过用施予n-导电类型的杂质元素掺杂进行形成第一杂质区的步骤。因此形成用做源区的第一杂质区6032和用做漏区的第一杂质区6033。本例中，使用磷化氢(PH3)的离子掺杂用于掺杂。而且，在本步骤中，由于元素磷穿过栅绝缘膜6006以便用该元素掺杂下层半导体层，因此离子掺杂的加速电压设置在较高的80keV。这些区域中的磷元素的浓度比用施予n-导电类型的第一杂质元素掺杂的步骤中的浓度高，其最好设置为1×1019-1×1021atoms/cm3。本例中，该浓度设置为1×1020atoms/cm3(图16A)。
随后，在栅绝缘膜6006、第一和第二栅极6026、6017、栅布线6027和栅总线6028的表面上形成第一层间绝缘膜6034和第二层间绝缘膜6035。第一层间绝缘膜6034是氮化硅膜，并且其厚度为50nm。另一方面，第二层间绝缘膜6035是氧化硅膜，其厚度为950nm。
这里形成的氮化硅膜的第一层间绝缘膜6034是用于进行热处理步骤所必须的。该膜对于防止第一和第二栅极6026、6017、栅布线6027和栅总线6028被氧化是很有效的。
需要进行用于激活赋予n-导电类型和p-导电类型并以单独的浓度引入的杂质元素的热处理步骤。该步骤可以通过用电热炉的热退火、用前述准分子激光器的激光退火或用卤素灯的快速退火(RTA)来完成。激光退火可以在低衬底加热温度激活杂质元素，但是很难激活隐藏在栅极下面区域中的杂质元素。因而，本例中采用热退火。这种情况下的条件是氮气氛，加热温度为300-700℃，优选350-550℃。本例中热处理是在450℃下进行2小时。
在热处理步骤，可以预先向氮气氛中加入3-90％的氢。此外，进行完热处理步骤之后，最好是进行氢化步骤，该氢化步骤是在含3-100％氢的气氛中、在150-500℃、优选为300-450℃的温度下进行2-12小时。或者，可以在150-500℃、优选200-450℃的衬底温度下进行氢等离子体处理。对于任何一种情况，氢可以补偿留在半导体层中或其界面的缺陷，由此提高TFTs的特性。
然后，使用第六光掩模，用预定抗蚀剂掩模覆盖第一层间绝缘膜6034和第二层间绝缘膜6035，并通过腐蚀形成具有通到各TFTs的源区和漏区的接触孔。此外，形成第二导电层，并借助采用第七光掩模的构图步骤形成源极6036、6037和漏极6038。在本例中，用于电极的第二导电层形成为三层结构，其中利用溅射连续形成100nm厚的Ti膜、含Ti且厚度为300nm的Al膜和150nm厚的Ti膜，但图中未示出。
对于上述步骤，以自对准形成p-沟道TFT，以非自对准形成n-沟道TFT。
CMOS电路的n-沟道TFT形成有沟道形成区6042、第一杂质区6045、6046和第二杂质区6043、6044。其中，第二杂质区6043、6044分别由与栅极叠加的区域(GOLD区)6043a、6044a和不与栅极叠加的区域(LDD区)6043b、6044b构成。此外，第一杂质区6005作为源区，而第一杂质区6046作为漏区。
另一方面，p-沟道TFT形成有沟道形成区6039和第三杂质区6000、6041。此外，第三杂质区6040作为源区第三杂质区6041作为漏区(图16B)。
另外，图16C表示反相电路的顶部平面图，并且TFT部分的A-A’剖视结构、栅布线部分的B-B’剖视结构和栅总线部分的C-C’剖视结构对应图16B中所示部分。本例中，栅极、栅布线和栅总线是由第一导电层形成的。
在图15A-15E和图16A-16C中，示出了n-沟道TFT和p-沟道TFT互补地组合在其中的CMOS电路，但是也可以同样制造采用n-沟道TFTs的NMOS电路、有源矩阵电路等。
用与实施例3中相同的方法将如此制备的有源矩阵衬底制造成有源矩阵型液晶显示器件。
(实施例5)
在上述实施例3和4的有源矩阵型液晶显示器件中，以向列液晶为基础的TN模式用做显示模式，但也可以采用其它显示模式。
另外，可以使用无阈值反铁电液晶或快速响应时间的铁电液晶构成有源矩阵型液晶显示器件。
例如，可以采用在下列文献中公开的液晶：由H.Furue等人在1998年的SID中公开的“Charateristic and Driving Scheme of Polymer-Stabilized MonostableFLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-ScaleCapability”；T.Yoshida等人在1997年的SID文摘、841中公开的“A Full-ColorThresholdless Antiferroelectric LCD Exhiting Wide Viewing Angle with FastResponse Time”；由S.Inui等人在J.Mater.Chem 1996年的6(4)、第671-673页中公开的“Thresholdless antiferroelectric in liquid crystals and its application todisplays”；和美国专利No.5594569。
在某一温度范围内呈现反铁电相的液晶称为“反铁电液晶”。具有反铁电液晶的混合液晶包括称为“无阈值混合反铁电液晶”的液晶，其呈现透射率随着电场连续变化的电光响应特性。已经发现，无阈值混合反铁电液晶包括呈现所谓的“V形电光响应特性”的液晶和驱动电压约为±2.5V(单元厚度为约1-2μm)的液晶。
对此，图24示出了呈现V形电光响应的无阈值混合反铁电液晶的“光透射率与施加电压”特性的例子。图24所示曲线的纵坐标轴表示透射率，而横坐标表示施加电压。此外，在液晶显示器件的入口侧上的极化器的透射轴设置成基本上与无阈值混合反铁电液晶的近晶层的法线方向平行，其中所述方向实际上与液晶显示器件的摩擦方向一致。此外，显示器件出口侧的极化器的透射轴设置成基本上与入口侧的极化器的透射轴垂直。
从图24可以看出，当采用这种无阈值混合反铁电液晶时，可以实现低电压驱动和灰度等级显示。即使在这种低电压驱动的无阈值混合反铁电液晶用于包括本发明的用于数字数据的串行-并行转换(SPC)电路的有源矩阵型液晶显示器件的情况下，也可以降低DAC(D/A转换电路)的输出电压，从而可以降低DAC的操作电源电压，并且可以使驱动器的工作电源电压设置为较低。因而可以实现有源矩阵型液晶显示器件的低功耗和高可靠性。
因此，在采用其LDD区(低浓度杂质区)相对较窄(例如0-500nm或0-200nm)的TFT的情况下，使用上述低电压驱动的无阈值混合反铁电液晶也是有效的。
通常，无阈值混合反铁电液晶呈现大幅度的自发极化，并且自身具有大的介电常数。因此，在无阈值混合反铁电液晶用于液晶显示器件的情况下，显示器件的象素需要相对大值的存储电容。要使用的无阈值混合反铁电液晶最好具有自发极化。
顺便提及，由于通过采用上述无阈值混合反铁电液晶实现了低电压驱动，因此可以降低有源矩阵型液晶显示器件的功耗。
此外，具有如图24所示的电光特性的任何液晶都可以用做根据本发明的液晶显示器件的显示介质。
另外，根据其施加电压可以调制其光学特性的任何其它显示介质都可以用于包括本发明的SPC电路的有源矩阵型半导体显示器件。例如，可以采用电致发光元件。
另外，除了TFT以外，也可以使用MIM元件等作为构成有源矩阵型液晶显示器件的有源矩阵电路的有源元件。
而且，虽然上述实施例3和4中介绍了顶栅型的TFTs，但是包括本发明的SPC电路的有源矩阵型半导体显示器件(通常为液晶显示器件)可以由底栅型如反向交错型的TFTs构成。
(实施例6)
采用根据本发明的用于数字数据的串行-并行转换(SPC)电路的有源矩阵型半导体显示器件(包括有源矩阵型液晶显示器件)具有很多应用。在本例中，将介绍其中各装有采用本发明SPC电路的有源矩阵型半导体显示器件的半导体器件或装置。
上述半导体器件或装置是：视频摄像机、静止摄像机、投影仪、头部安装型显示器、车辆导航设备、个人计算机、便携式信息终端(如可移动计算机或便携式电话机)，等等。这些例子示于图17A和17B和图18A-18E中。
图17A表示正面型投影仪，它由主体10001、有源矩阵型半导体显示器件10002(通常为液晶显示器件)、光源10003、光学系统10004和荧光屏10005构成。另外，虽然图17(A)中示出了包括单个半导体显示器件的正面型投影仪，可以通过组合三个有源矩阵型液晶显示器件(分别对应颜色R、G和B中的光)实现更高分辨率和更高清晰度的正面型投影仪。
图17B表示背面型投影仪，其中标号10006表示主体，标号10007是有源矩阵型半导体显示器件，标号10008是光源，标号10009是反射器，标号10010是荧光屏。在图17B中，背面型投影仪包括三个有源矩阵型半导体显示器件(分别对应颜色R、G和B中的光)。
图18A展示了便携式电话机，它由主体11001、声音输出装置11002、声音输入装置11003、有源矩阵型半导体显示器件11004、操作开关11005和天线11006构成。
图18B展示了视频摄像机，它由主体12001、有源矩阵型半导体显示器件12002、声音输入装置12003、操作开关12004、电池12005和图像接收装置12006。
图18C表示可移动计算机，由主体13001、摄像装置13002、图像接收装置13003、操作开关13004和有源矩阵型半导体显示器件13005构成。
图18D表示头部安装型显示器，由主体14001、有源矩阵型半导体显示器件14002构成。
图18E表示便携式笔记本(电子笔记本)，由主体15001、有源矩阵型半导体显示器件15002、15003、存储介质15004、操作开关15005和天线15006构成。
(实施例7)
在本例中，将介绍制造包括本发明的用于数字数据的串行-并行转换(SPC)电路的有源矩阵型液晶显示器件的例子。此外，在本例中，进行了与实施例3中所述的制造例子基本上相同的工艺，因此不再特别说明。
在本实施例的例子中，在图11A的状态中，用乙酸镍溶液涂敷非晶硅膜5003的整个表面而没采用掩模绝缘膜5004，与用催化剂元素掺杂的步骤一样。
在结束用催化剂元素掺杂的步骤之后，在450℃对得到的衬底进行脱氢处理一个小时左右。然后，通过在惰性气氛、氢气氛或氧气氛中在500-960℃(通常550-650℃)温度下对得到的衬底进行热处理4-24小时，使非晶硅膜5003结晶。在本例中，热处理是在590℃在氮气氛中进行8小时。
而后，进行用于除去催化剂元素的热处理(用于除去催化剂元素的工艺)。在本例的情况下，使热处理的气氛含有卤族元素，并获得利用卤族元素除去催化剂元素的吸杂效果。这里，为了满意地实现以卤族元素为基础的吸杂效果，最好在700℃以上的温度下进行热处理。在等于或低于700℃的温度，显然处理气氛中的卤素化合物将很难分解，因此不能实现吸杂效果。在这种情况下，通常可用做含有卤族元素的气体的是选自下列含有卤素化合物中的至少一种：如HCl、HF、NF3、HBr、Cl2、ClF3、BCl2、F2和Br2。在本实施例中例子中，吸杂工艺是在含O2和HCl的气氛中在950℃下进行的，同时形成热氧化膜。
随后形成栅绝缘膜。在本实施例的例子中，栅绝缘膜的厚度设置为约50nm的最终厚度。
关于其它步骤可以参照实施例3。
由本实施例的制造工艺得到的TFTs的特性列于下面的表1中。
                   表1
 L/W＝6.8/7.6[μm]     Nch     Pch
 Ion[μa]     227     91.5
 Ioff[pA]     3.10     11.8
 Ion/Ioff[dec.]     7.86     6.89
 Vth[V]     0.44     -0.56
 S值[V/dec.]     0.08     0.10
 μFE(max)[cm2/Vs]     314     131
 *μFE(max)[cm2/Vs]     425     262
表1中，L/W表示(沟道长度/沟道宽度)，Ion表示(ON电流)，Ioff表示(OFF电流)，Ion/Ioff表示(ON电流和OFF电流之间比值的常用对数)，Vth是(阈值电压)，S值是(亚阈值电压摆动)，μFE是(场效应迁移率)。此外，*μFE表示沟道长度L＝50μm的TFT的μFE。
图21表示通过本实施例的制造工艺得到的TFT特性的曲线。图中，Vg表示栅电压，Id表示漏电流，Vd表示漏电压。
(实施例8)
在本例中，将介绍包括根据本发明的用于数字视频数据的串行-并行转换(SPC)电路并由本发明人制造的有源矩阵型液晶显示器件的例子。
下面的表2中列出了包括由本发明人制造的根据本发明的SPC电路有源矩阵型液晶显示器件的技术指标。
表2
显示器对角线尺寸  2.6英寸
象素的数量  1920×1080
象素尺  30(H)×30(V)μm
孔径比  46％
输入数据  8位
电源(逻辑)  5V
输入数字数据速率  80MHz
数据驱动器的频率  10MHz
扫描驱动器的频率  8.1kHz
寻址模式  列反相
对比度  ＞100
表2中的“数据驱动器”和“扫描驱动器”分别表示源信号线驱动电路和栅信号线驱动电路。在本实施例的例子中，源信号线反相显示作为寻址模式。
图22表示在本例中所述的包括根据本发明的用于数字视频数据(8位)的串行-并行转换(SPC)电路的有源矩阵型液晶显示器件。
另外，图23示出了采用在本例中所述的各包括根据本发明的用于数字视频数据(8位)的SPC电路的有源矩阵型液晶显示器件的正面型投影仪的显示例子。关于该正面型投影仪，可以参照实施例6。
从图22和23可以看出，尽管1980×1080个象素的高分辨率，包括本发明的SPC电路的有源矩阵型液晶显示器件实现了非常高的清晰度显示和非常精细灰度等级显示。
(实施例9)
在本例中将介绍利用本发明制造EL(电致发光)显示板的例子。
图25A是采用本发明的EL显示板的顶部平面图。参见图25A，标号4010表示衬底，标号4011表示象素单元，标号4012表示源侧驱动电路，标号4013表示栅侧驱动电路。各驱动电路经过布线4014、4015和4016引到FPC(挠性印刷电路)4017(还可参见图25B)，并与外部设备连接。
在这种情况下，覆盖部件7010、密封部件(也称为“外壳部件”)7000(图25B)和气密密封部件(第二密封部件)7001设置成至少围绕象素单元，并优选地围绕驱动电路和象素单元。
另外，图25B示出了本实施例的EL显示板的剖视结构。在衬底4010和胶层膜4021上形成用于驱动电路(这里指的是n-沟道TFT和p-沟道TFT组合在其中的CMOS电路)的TFTs 4022和用于象素单元(这里指的只是用于控制流向EL元件的电流的TFT)的TFT4023。这些TFTs可以具有公知结构(顶栅结构或底栅结构)。
本发明可用于驱动电路TFTs4022和象素单元TFT4023。
当使用本发明完成驱动电路TFTs4022和象素单元TFT4023时，在由树脂材料制成的层间绝缘膜(整平膜)4026上形成由透明导电膜构成并与象素单元TFT4023的漏电连接的象素电极4027。氧化铟和氧化锡的化合物(称为“ITO”)或氧化铟和氧化锌的化合物可用于透明导电膜。此外，形成象素电极4027之后，淀积绝缘膜4028并使其形成有在象素电极4027上的开口。
接着形成EL层4029。通过任意组合公知EL材料，可使该EL层4029构形为多层结构或单层结构(空穴注入层、空穴传输层、发光层、电子传输层和电子注入层)。其结构可以由公知技术来确定。此外，EL材料被分类为低分子材料和高分子(聚合物)材料。在使用低分子材料的情况下，可利用汽相淀积，而在使用高分子材料的情况下，可利用简单的方法，如旋涂、普通印刷或喷墨印刷。
在本例中，EL层是通过利用遮光掩模的汽相淀积形成的。能发出不同波长光的发光层(红光发光层、绿光发光层和蓝光发光层)的每个象素是采用遮光掩模形成的，由此实现彩色显示。还可采用颜色转换装置(CCM)和滤色器组合的方案，和白光发光层和滤色器组合的方案，并且还可以采用这些方法的任何一种。当然，还可以构成发单色光的EL显示板。
形成EL层4029之后，用阴极4030覆盖。希望事先最大限度地除去存在于阴极4030和EL层4029之间边界中的潮气和氧。因而，需要这样的措施，即在真空中连续形成EL层4029和阴极4030，或者在惰性气氛中形成EL层4029，然后形成阴极4030，而不使得到的衬底暴露于大气。在本例中，可以采用多室系统(成组工具系统)的膜形成设备完成上述膜的形成。
此外，在本例中，阴极4030可采用由LiF(氟化锂)膜和Al(铝)膜组成的多层结构。具体地讲，利用汽相淀积在EL层4029上形成厚度为1nm的LiF膜，并用厚度300nm的Al膜覆盖。当然，也可以使用公知的阴极材料MgAg电极，此外，阴极4030与区域4031中的布线4016连接。该布线4016是用于给阴极4030施加预定电压的电源电压输送线，并通过导电膏材料4032与FPC4017连接。
为了使阴极4030和区域4031中的布线4016电连接，需要在层间绝缘膜4026和绝缘膜4028中形成接触孔。可以预先在腐蚀层间绝缘膜4026时(在形成用于象素电极的接触孔时)和在腐蚀绝缘膜4028(在形成EL层之前形成开口时)时形成这些接触孔。或者，在腐蚀绝缘膜4028时，也可以用集合形式腐蚀层间绝缘膜4026。这种情况下，如果层间绝缘膜4026和绝缘膜4028由相同树脂材料构成，则可以使接触孔形成为有利形状。
形成覆盖如此形成的EL元件表面的钝化膜7013、填充部件7014和覆盖部件7010。
另外，在覆盖部件7010和衬底4010之间设置密封部件7000，以便包围EL元件部分，并且在密封部件7000外部形成气密密封部件(第二密封部件)7001。
这种情况下，填充部件7014也是作为用于粘接覆盖部件7010的粘合剂。可用做填充部件7014的是PVC(聚氯乙烯)、环氧树脂、硅氧烷树脂、PVB(聚乙烯醇缩丁醛)或EVA(乙撑乙烯基乙酸酯)。当预先向填充部件7014中加入干燥剂时，可有利地保持吸湿效果。
另外，填充部件7014中可含间隔物。这种情况下，可选择由BaO制成的粒状材料作为间隔物，由此使间隔物本身具有吸湿性。
在采用间隔物的情况下，钝化膜7013可以弛豫间隔物压力。还容许设置与钝化膜7013分开的弛豫间隔物压力的树脂膜等。
可用做覆盖部件7010的是玻璃板、铝板、不锈钢板、FRP(玻璃纤维增强塑料)板、PVF(聚氟乙烯)膜、Mylar膜、聚酯膜或丙烯酸(acrylic)膜。另外，在填充部件7014使用PVB或EVA材料的情况下，采用具有几十μm厚的铝箔夹在PVF膜或Mylar膜之间的结构的薄片是有利的。
但是，根据从EL元件发出的光的方向(光的辐射方向)，要求覆盖部件7010具有透光特性。
此外，布线4016穿过密封部件7000和气密密封部件7001与衬底4010之间的间隙电连接到FPC4017。虽然这里已经介绍了布线4016，但其它布线4014、4015在密封部件7000和气密密封部件7001下面穿过并与FPC4017电连接，与布线4016一样。
(实施例10)
在本例中，参照图26A和26B介绍使用本发明制造不同于实施例9的结构的EL层的例子。在这些图中，与图25A和25B相同的标号表示相同的部分，并省略了关于它们的说明。
图26A是本实施例中的EL显示板的顶部平面图，图26B中示出了沿着图26A中所示的A-A’平面截取的剖视图。
根据实施例9进行直到形成钝化膜7013以便覆盖EL元件表面步骤的步骤。
另外，设置填充部件7014以便覆盖EL元件。该填充部件7014也用做用于粘接覆盖部件7010的粘合剂。可用做填充部件7014的是PVC(聚氯乙烯)、环氧树脂、硅氧烷树脂、PVB(聚乙烯醇缩丁醛)或EVA(乙撑乙烯基乙酸酯)。当预先向填充部件7014中加入干燥剂时，可有利地保持吸湿效果。
此外，填充部件7014中可含间隔物。这种情况下，可选择由BaO等制成的粒状材料作为间隔物，由此使间隔物本身具有吸湿性。
在采用间隔物的情况下，钝化膜7013可以弛豫间隔物压力。还容许设置与钝化膜7013分开的弛豫间隔物压力的树脂膜等。
可用做覆盖部件7010的是玻璃板、铝板、不锈钢板、FRP(玻璃纤维增强塑料)板、PVF(聚氟乙烯)膜、Mylar膜、聚酯膜或丙烯酸膜。另外，在填充部件6004使用PVB或EVA材料的情况下，采用具有几十μm厚的铝箔夹在PVF膜或Mylar膜之间的结构的薄片是有利的。
但是，根据从EL元件发出的光的方向(光的辐射方向)，要求覆盖部件7010具有透光特性。
然后，使用填充部件7014粘接覆盖部件7010，之后安装框架部件7011以便覆盖填充部件7014的侧表面(暴露表面)。用密封部件(用做粘合剂)7012粘接框架部件7011。在这种情况下，最好采用光固化树脂用于密封部件7012。但是，如果EL层的热电阻容许，可以使用热固性树脂。另外，要求密封部件7012是尽可能防止潮气和氧进入的材料。还可以向密封部件7012中加入干燥剂。
此外，布线4016穿过密封部件6002和衬底4010之间的间隙与FPC4017电连接。虽然已经介绍了布线4016，但是其它布线4014、4015在密封部件7012下面穿过并与FPC 4017电连接，与布线4016一样。
(实施例11)
在本例中，在图27中示出了EL显示板的象素单元的更详细的剖视结构，在图28A中示出了其顶部平面图，在图28B中示出了电路图。由于图27、图28A和图28B中使用了通用的参考标记，因此它们可以互相参考。
在图27中，使用N-沟道TFTs形成设置在衬底3501上的开关TFT5302。虽然本例中采用了双栅结构，但其本身结构和制造工艺与前述没有太大区别，因此不再详细说明。但是，实际上，双栅结构是两个TFTs串联的结构，并且其优点是可以减小OFF电流的幅度。另外，本例中TFT3502具有双栅结构，但也可以采用单栅结构或采用三栅结构或具有大量栅的多栅结构。而且，可以利用P-沟道TFTs形成TFT 3502。
同时，使用N-沟道TFT形成电流控制TFT3503。在这种情况下，开关3502的漏布线35通过布线36与电流控制TFT3503的栅极37电连接。此外，由标记38表示的布线是与开关TFT3502的栅极39a、39b电连接的栅布线。
由于电流控制TFT3503是用于控制流过EL元件的电流量的元件，大量电流流过TFT，因此该TFT是非常容易由于热量和热载流子而退化的元件。因此采用如下结构是很有效的：其中LDD区设置在电流控制TFT的漏一侧上，以便通过栅绝缘膜与栅极叠加。
此外，本例中示出的电流控制TFT3503是单栅结构，但也可以是多个TFTs串联连接的多栅结构。另外，还容许采用这样的结构，即多个TFTs并联连接，以便将沟道形成区分成多个区域，由此可以以高效率辐射热量。这种结构作为抵抗热退化的一种手段是很有效的。
而且，如图28A所示，用做电流控制TFT3503的栅极37的布线穿过由标记3504表示的区域中的绝缘膜与电流控制TFT3503的漏布线叠加。在这种情况下，在由标记3504表示的区域中形成电容器。电容器3504用于保持施加于电流控制TFT3503的栅极的电压。此外，漏布线40与电流馈送线(电源电压线)3506连接，并且总保持预定电压施加于布线40。
开关TFT3502和电流控制TFT3503与第一钝化膜41叠加，而第一钝化膜41还与由树脂绝缘膜构成的整平膜42叠加。利用整平膜42整平由于TFTs形成的阶梯结构是很重要的。由于后面要形成的EL层很薄，因此有时会由于存在任何阶梯结构而出现很差的发光。因而，希望在形成象素电极之前整平这些阶梯结构，以使EL层可以形成为尽可能平的表面。
标记43表示由高反射率的导电膜构成并与电流控制TFT3503的漏电连接的象素电极(EL元件的阴极)。低电阻的导电膜，如铝合金膜、铜合金膜或银合金膜，或者这些膜的叠层膜都可用做象素电极43。当然，还可以采用用任何其它导电膜的叠层结构。
此外，在由绝缘膜(最好是树脂)构成的存储体44a、44b限定的沟槽(对应象素)中形成发光层45。顺便提及，虽然这里只示出了一个象素，但可以分别形成对应各颜色R(红)、G(绿)、B(蓝)的发光层。用于发光层的有机EL材料是π共轭聚合物系材料。上述典型的聚合物系材料是聚对苯撑亚乙烯(PPV)系、聚乙烯咔唑(PVK)系、聚氟系等。
另外，PPV系有机EL材料包括很多种类。可以采用在例如H.Shenk，H.Becker，O.Gelsen，E.Kluge，W.Kreuder，and H.Spreitzer：”Plolymers for LightEmitting Diodes”，Euro Display，Proceedings，1999，pp.33-37和日本专利申请特许公开No.10-92576(1998)中所述的任何材料。
作为实际使用的发光层，对于发红光的发光层可以使用氰基聚亚苯基1，2-亚乙烯基，发绿光的发光层可使用聚亚苯基1，2-亚乙烯基，发蓝光的发光层可使用聚亚苯基1，2-亚乙烯基或聚烷基亚苯基。每个发光层的厚度可设置为30-150nm(优选40-100nm)。
但是，上述材料只是对于发光层可采用的有机EL材料的例子而已，发光层根本不限于上述材料。可以通过任意组合发光层、电荷传输层和电荷注入层形成EL层(可以发光并使载流子迁移以便发光的层)。
例如，本例中已经介绍了采用聚合物系材料作为发光层的例子，但也可以使用低分子有机EL材料。还可以使用无机材料如碳化硅用于电荷传输层或电荷注入层。公知材料可用做有机EL材料和无机材料。
本例中，EL层具有叠层结构，其中发光层45与由PEDOT(聚噻吩)或PAni(聚苯胺)构成的空穴注入层46叠加。空穴注入层46与透明导电膜构成的阳极47叠加。在本例情况下，由发光层45产生的光射向EL显示板的上表面侧(TFT向上方向)，因此阳极必须可传输光。氧化铟和氧化锡的化合物或氧化铟和氧化锌的化合物可用于透明导电膜。但是，由于在已经形成发光层和低热电阻的空穴注入层之后形成阳极，因此该透明导电膜应该是可以在尽可能最低的温度下形成的材料。
在形成阳极47时，就完成了EL元件3505。此外，这里“EL元件3503”表示由象素电极(阴极)43、发光层45、空穴注入层46和阳极47形成的电容器。由于象素电极43的面积基本上与图28A中所示的象素的面积相符，因此整个象素用做EL元件。因而，光的利用效率很高，并且可获得清晰的图象显示。
同时，在本例中，阳极47还与第二钝化膜48叠加。氮化硅膜或氧氮化硅膜可作为第二钝化膜48。第二钝化膜48使EL元件与外部隔离，并具有防止有机EL材料由于氧化而退化的功能和抑制气体从有机EL材料逸出的作用。这样，可提高EL显示板的可靠性。
如上所述，根据本发明的EL显示板有由图27中所示结构的象素构成的象素单元，并且包括OFF电流很低的开关TFTs和可避免热载流子注入的电流控制TFTs。因而可以获得具有高可靠性并能产生高质量图象显示的EL显示板。
使用本例的EL显示板作为实施例6中的各电子设备的显示单元也是有效的。
(实施例12)
在本例中将介绍在实施例11中所述象素单元中EL元件3505的结构被倒置的结构。参照图29。顺便提及，由于不同于图27的结构的地方只在于部分EL元件和电流控制TFT，因此省略了其它部分的说明。
参见图29，用P-沟道TFT形成电流控制TFT3503。
在本例中，透明导电膜用做象素电极(阳极)50。具体地说，该导电膜由氧化铟和氧化锌的化合物构成。当然，还可以使用由氧化铟和氧化锡的化合物制成的导电膜。
形成由绝缘膜制成的存储体51a和51b之后；用溶液涂敷形成由聚乙烯咔唑制成的发光层52。发光层52可以顺序与由乙酰丙酮化钾(称为“acacK”)制成的电子注入层53和由铝合金制成的阴极54叠加。在此情况下，阴极54还用做钝化膜。这样就完成了EL元件3701。
在本例的情况下，由发光层52产生的光射向形成有TFTs的衬底，如箭头所示。
使用本例的EL显示板作为实施例6中的各电子设备也是有效的。
(实施例13)
在本例中，将参照图30A、30B和30C介绍象素结构具有不同于图28B的电路图中所示结构的情况。在本例中，标记3801表示开关TFT3802的源布线，标记3803表示开关TFT3802的栅布线，标记3804表示电流控制TFT，标记3805表示电容器，标记3806、3808表示电源输送线，标记3807表示EL元件。
图30A中所示的例子对应电源输送线3806在两象素之间公用的情况。即，本例的特点在于两象素形成得相对于电源输送线3806线性对称。在这种情况下，可以减少电源输送线的数量，因此可进一步提高象素单元的清晰度。
此外，图30B中所示的例子对应电源输送线3808设置成与栅布线3803平行的情况。另外，在图30B的结构中，电源输送线3808和栅布线3803设置成互相不叠加。但是，如果在不同层中形成这两布线，它们可以设置成穿过绝缘膜互相叠加的形式。在这种情况下，电源输送线3808和栅布线3803可具有公共的占据面积，使象素单元的清晰度更高。
另外，图30C所示例子的特点在于电源输送线3808用与图30B结构中的相同方式设置成与栅布线3803平行，并且两象素形成得相对于电源输送线3808线性对称。电源输送线3808设置成与栅布线3808a、3803b中的一个叠加也是有效的。这种情况下，可减少电源输送线的数量，因而使象素单元的清晰度进一步提高。
此外，本例的结构可以与实施例9或10的结构任意组合。使用具有本例象素结构的EL显示板作为实施例6中的各电子设备的显示单元也是有效的。
(实施例14)
在实施例11中所参照的图28A和28B所示的结构中，为了保持施加于电流控制TFT3503的电压而提供电容器3504，但是也可以省去电容器3504。在实施例11的情况下，电流控制TFT3503包括设置成穿过栅绝缘膜被栅极叠加的LDD区。通常，在各叠加区域中会形成称为“栅电容”的寄生电容。本例的特点在于有效利用寄生电容来代替电容器3504。
寄生电容的大小取决于栅极和每个LDD区之间的叠加面积。因此可以由包括在叠加区域中的每个LDD区的长度来确定。
在实施例13中所参照的图30A、30B和30C的各结构中可同样省去电容器3805。
此外，本例的结构可以与实施例9-13的结构任意组合。使用具有本例象素结构的EL显示板作为实施例6中的各电子设备的显示单元也是有效的。
本发明具有以下效果。
根据本发明用于数字数据的串行-并行转换(SPC)电路只需要最高是要输入的数字数据的频率的一半的频率的时钟信号。因此，与现有技术的转换电路相比，本发明的SPC电路的稳定性和可靠性更优异。
而且，与现有技术用于数字数据的串行-并行转换电路相比，本发明的SPC电路的组成元件和布线的数量更少，面积更小。因此可以使采用本发明SPC电路的有源矩阵型半导体显示器件的尺寸更小。

Claims (8)

1、一种用于数字数据的串行-并行转换电路，该转换电路将以m Hz串行输入的数字数据转换成(m·2-y)Hz的2y个并行数字数据并输出该2y个并行数字数据，其中字母m表示正数，字母y表示自然数；其特征在于所述用于数字数据的串行-并行转换电路用最高(m/2)Hz的多个时钟信号操作。
2、一种用于数字数据的串行-并行转换电路，该转换电路将以m Hz串行输入的数字数据转换成(m·2-y)Hz的2y个并行数字数据并输出该2y个并行数字数据，其中字母m表示正数，字母y表示自然数；其特征在于所述用于数字数据的串行-并行转换电路用最高(m/2)Hz、最低(m·2-y)Hz的多个时钟信号操作。
3、一种用于数字数据的串行-并行转换电路，该转换电路将以m Hz串行输入的x位数字数据的各位数字数据转换成(m-2-y)Hz的2y个并行数字数据并输出该2y个并行数字数据，其中字母m表示正数，字母x和y表示自然数；其特征在于所述用于数字数据的串行-并行转换电路包括输入所述x位数字数据的各位数字数据的x个SPC/位电路；所述每个SPC/位电路包括第一到第y级电路，并且第y级电路将串行输入的2y-1数字数据的频率降低到一半，并将2y-1数字数据转换成2y并行数字数据。
4、一种用于数字数据的串行-并行转换电路，该转换电路将以m Hz串行输入的x位数字数据的各位数字数据转换成(m·2-y)Hz的2y个并行数字数据并输出该2y个并行数字数据，其中字母m表示正数，字母x和y表示自然数；其特征在于所述用于数字数据的串行-并行转换电路包括输入所述x位数字数据的各位的数字数据的x个SPC/位电路；所述每个SPC/位电路包括数量由下列公式(1)确定的基本单元，并且数量由下列公式(1)确定的所述基本单元的每个将串行输入的数字数据的频率降低到一半，并将串行输入的数字数据转换成两并行数字数据。 Σ k = 1 y 2 k - 1 - - - ( 1 )
5、一种半导体显示器件，包括其中象素TFTs排列成矩阵形状的有源矩阵电路、驱动有源矩阵电路的源信号线驱动电路和栅信号线驱动电路、和用于数字数据的串行-并行转换电路，该转换电路将以m Hz串行输入的数字数据转换成(m·2-y)Hz的2y个并行数字数据并输出该2y个并行数字数据，其中字母m表示正数，字母y表示自然数；其特征在于所述半导体显示器件用最高(m/2)Hz的多个时钟信号操作。
6、一种半导体显示器件，包括其中象素TFTs排列成矩阵形状的有源矩阵电路、驱动有源矩阵电路的源信号线驱动电路和栅信号线驱动电路、和用于数字数据的串行-并行转换电路，该转换电路将以m Hz串行输入的数字数据转换成(m·2-y)Hz的2y个并行数字数据并输出该2y个并行数字数据，其中字母m表示正数，字母y表示自然数；其特征在于所述半导体显示器件用最高(m/2)Hz、最低(m·2-y)Hz的多个时钟信号操作。
7、一种半导体显示器件，包括其中象素TFTs排列成矩阵形状的有源矩阵电路、驱动有源矩阵电路的源信号线驱动电路和栅信号线驱动电路、和用于数字数据的串行-并行转换电路，该转换电路将以m Hz串行输入的x位数字数据的各位数字数据转换成(m·2-y)Hz的2y个并行数字数据并输出该2y个并行数字数据，这里的字母m表示正数，字母x和y表示自然数；其特征在于所述用于数字数据的串行-并行转换电路包括输入所述x位数字数据的各位数字数据的x个SPC/位电路，所述每个SPC/位电路包括第一到第y级电路，并且第y级电路将串行输入的2y-1数字数据的频率降低到一半，并将2y-1数字数据转换成2y并行数字数据。
8、一种半导体显示器件，包括其中象素TFTs排列成矩阵形状的有源矩阵电路、驱动有源矩阵电路的源信号线驱动电路和栅信号线驱动电路、和用于数字数据的串行-并行转换电路，该转换电路将以m Hz串行输入的x位数字数据的各位数字数据转换成(m·2-y)Hz的2y个并行数字数据并输出该2y个并行数字数据，其中字母m表示正数，字母x和y表示自然数；其特征在于所述用于数字数据的串行-并行转换电路包括输入所述x位数字数据的各位数字数据的x个SPC/位电路，所述每个SPC/位电路包括数量由下列公式(1)确定的基本单元，并且数量由下列公式(1)确定的所述基本单元各将串行输入的数字数据的频率降低到一半并将串行输入的数字数据转换成两并行数字数据。 Σ k = 1 y 2 k - 1 - - - ( 1 )
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