CN1275802A - 半导体器件及其制造方法 - Google Patents

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Abstract

一绝缘层12被形成在半导体基片11上并且具有凹槽12a用于在预定区形成配线层15。在凹槽12a内壁上形成阻挡层金属并防止构成配线层15的原子扩散进入绝缘层12。在形成在凹槽12a的底部的阻挡层金属13上形成晶种层14并作为形成配线层15时结晶生长的晶核。晶种层以结晶方向(111)为主。形成配线层以掩埋凹槽12a。此外,配线层以结晶方向(111)为主,其抑制电迁移。

Description

半导体器件及其制造方法
本发明涉及一种半导体器件以及它的制造方法，特别是具有电迁移电阻的一种半导体器件以及它的制造方法。
在半导体器件中，形成配线层(凹槽配线和接触插拴)，用于将形成在半导体基片上的元件彼此连接并具有外围电路的元件连接。
一般说来，这样的配线层是由铝合金(例如AlCu(铝铜)和AlSiCu(铝硅铜)制造的。
随着半导体装置尺寸变成更小，配线和接触孔被做的较小。而且，为了改善半导体器件性能，需要使用具有低的电阻值的配线。具有这样的低电阻的配线层是由Cu(铜)做的。
图5是显示具有上述的配线层的一个区域(配线层形成区)的截面视图。
如图5所示，配线层形成区包括半导体基片21，绝缘层22，阻挡层金属23，晶种层24，以及配线层25。
例如，半导体基片21是Si(硅)基片，元件(未示出)将被形成在其上。
绝缘层22被形成在该半导体基片21上，而且有一个凹槽22a用于形成一个配线层25。例如，绝缘层22是由SiO2(二氧化硅)形成的，用于在配线层25和其它配线层(未示出)之间绝缘。
阻挡层金属23被形成在形成在绝缘层22中的凹槽22a的内壁上，以致防止构成配线层25的原子扩散进入绝缘层22。此外，阻挡层金属23是由如TiN钛氮化物)，Ta(钽)，NaN(钽氮化物)等等形成的。
晶种层24被形成在阻挡层金属23上，而该阻挡层金属23形成在凹槽22a的内部壁上，该晶种层作为用于配线层25的结晶生长的晶核。此外，晶种层24是由例如铜形成的。
配线层25是形成在晶种层24上，以填充凹槽22a。如上面已经描述的，配线层25将形成在半导体基片21上的元件彼此连接，并且与周边的电路元件连接。此外，配线层25是由如铜形成的。
接下来，将给出形成具有上述结构的配线层形成区的说明。
图6是显示配线层形成区的形成过程的一截面视图。
如图6(a)所示，首先通过由CVD(化学汽相淀积)方法或类似方法形成的绝缘层22覆盖半导体基片21，并且通过光刻或蚀刻绝缘层22的一个预定区域形成凹槽22a，用于形成配线层25。
在凹槽22a形成之后，如图6(b)所示，使用各向异性的溅射法，在包括内壁22a的绝缘层22上顺序形成阻挡层金属23以及晶种层24。应当指出，可以采用在日本专利No.6-140359、No.7-292474和No.10-259480中公开的各向异性的技术。
在阻挡层金属23和晶种层24形成之后，如图6(c)所示，通过电解的电镀在晶种层24上形成铜层25a。
经过这之后，使用CMP(化学机械抛光)方法等，抛光阻挡层金属23、晶种层24和铜层25a，使得绝缘层22的表面暴露。如此形成配线层25，以完成图5所示的配线层形成区。
在通过电解电镀的配线层25(铜层25a)的形成中，由于配线层25几乎均一地生长在晶种层24上，所以存在一种情况，即鞘(接缝线)26保持在配线层25中如图6(c)和6(d)所示。如果在配线层25中存在鞘26，在通过CMP方法抛光的时候鞘被研磨剂(硅石和矾土粒子)阻塞。这明显地降低了配线层25的可靠性和半导体器件产品的成品率。
作为除去上述的鞘26的方法，有被称为自底向上填充法的电解的电镀方法。这个自底向上填充法被公开在Realize公司的“Cu配线技术的新的发展”中的第21页(1)，以及，“在次微米镶嵌特性中无空隙电镀添加剂的任务”[2]。
自底向上填充法是通过放置添加剂进入电镀液体和周期性地施加反转电场，用于增加从凹槽(孔)的底部薄膜形成速度的一种技术。如图7(a)和图7(b)所示，在自底向上填充法中，来自凹槽22a的底端起的铜层(配线层25)25a的生长速度比从绝缘层22或凹槽22a的侧壁开始的生长速度更高。相应地，在铜层25a中的存在的鞘26是短的，如图7(c)所示。因此，在阻挡层金属23之后，通过CMP方法抛光晶种层24以及铜层25a，如图7(d)所示配线层25中可以没有鞘26。
在电解电镀形成配线层25的技术中，存在一个问题，即轻易地引起配线层25的电迁移。
电迁移被描述在Kazuhideabe等的“铜镶嵌互连与结晶的纹理控制和它的电迁移性能的相互关联”中，1998年，IEEE IRPS，342页[3]。文档[3]显示一试验结果，即，当Cu配线层的(111)方向强时不容易引起电迁移，而Cu配线层的(111)方向为弱时，那就是说除方向(111)为强以外的情况，容易引起电迁移。在图6所示的制造方法中，由于晶种层24的结晶方向不受约束，所以存在不同于生长在晶种层24上的配线层25中(111)方向为占优势的一种情况。当在配线层25中不同于(111)方向为占优势时，容易引起电迁移，它导致生产的半导体器件的工作可靠性降低。
本发明的目的是提供能改进工作可靠性的一种半导体器件。本发明的另一目的是提供抑制电迁移的半导体器件制造方法。
为了实现上述的目的，根据本发明的一方面的半导体器件制造方法包括步骤：在基片上形成用于在配线之间绝缘的绝缘层；在绝缘层的一预定区域中形成一凹槽用于形成配线层；在凹槽的内壁上形成一阻挡层，用于防止构成配线层的原子扩散进入绝缘层；形成一晶种层，在以能够获得基本上为(111)方向的方式形成配线层时，作为结晶生长的晶核；以及在晶种层上形成基本上具有(111)方向的一配线层以致掩埋凹槽。
根据本发明，通过作出晶种层基本上(111)方向，形成在那里的配线层将会基本上具有(111)方向。因此，电迁移不容易产生，改进了制造的半导体器件的工作可靠性。
晶种形成步骤可以包括在凹槽底部的阻挡层上形成晶种层的步骤。
因此，在凹槽中，配线层只是生长在一个方向而且在形成到配线层中没有接缝存在。
上述的晶种形成步骤可以包括通过各向异性的溅射形成晶种层的步骤。
晶种形成步骤可以包括一蚀刻步骤，用于蚀刻和除去形成在凹槽的侧面壁上的晶种层。
晶种形成步骤可以包括用不被电镀液体熔化的材料形成晶种层的步骤。
晶种形成步骤可以包括由铜形成晶种层的步骤，而配线形成步骤可以包括由铜形成配线层的步骤。
根据本发明的另一方面，提供了一种半导体器件包括：一绝缘层，其形成在基片上并且在预定区域具有用于形成配线层的一凹槽；形成在凹槽内壁上的阻挡层，其用于防止构成配线层的原子扩散进入绝缘层；一晶种层，其形成在阻挡层上，以致当形成配线层时作为结晶生长的晶核并基本上具有(111)方向；以及一配线层，其形成在晶种层上以致掩埋凹槽并基本上具有(111)方向。
根据本发明，配线层基本上具有(111)方向而且不容易引起电迁移。因此，半导体器件具有高的工作可靠性。
晶种层可以形成在凹槽底部的阻挡层上。晶种层可以由铜形成，而配线层可以由铜形成。
图1是根据本发明的第一实施例的半导体器件的配线层形成区的截面视图。
图2是显示图1的配线层形成区的形成过程的一截面视图。
图3是根据本发明的第二实施例的半导体器件的配线层形成区的形成过程的截面视图。
图4是显示第一实施例中的铜层(配线层)的生长方法的一截面视图。
图5是显示传统的配线层形成区的一截面视图。
图6是显示图5的配线层形成区的形成过程的一截面视图。
图7是按照传统的自底向上填充法方法的铜层(配线层)的形成过程的截面视图。
接下来，将参照附图对本发明第一实施例的半导体器件进行说明。在该半导体器件中，形成多个元件，以及形成用于相互连接这些元件并且与外围电路元件连接的配线层。图1是显示一区域的结构的截面视图，在该区域(配线层形成区)形成上述的配线层。
如图1所示，该半导体器件的配线层形成区包括：半导体基片11，绝缘层12，阻挡层金属13，晶种层14，以及配线层15。
半导体基片11是Si(硅)基片，其上形成有元件(未示出)和用于连接元件的下层的配线(未示出)。绝缘层12被形成在半导体基片11上并且用于隔离上部配线层与下层的配线层，或将配线层15与另外一个配线层(未示出)隔离。绝缘层12是由SiO2(二氧化硅)制造的。而且，绝缘层12有凹槽12a用于形成配线层15。
阻挡层金属13被形成在凹槽12a的内壁上，用于防止构成配线层15的原子扩散进入绝缘层12。阻挡层金属13是由例如TiN(钛氮化物)、Ta(钽)、TaN(钽氮化物)等等构成。
晶种金属14形成在凹槽12a底部的阻挡金属13上。晶种层14作为配线层15的结晶生长的晶核并且是由Cu(铜)制造的。在晶种层14和配线层15之间的分界线上具有(111)方向。
配线层15是形成在凹槽12a中在晶种层14上形成的一凹槽配线，并且用于将构成半导体器件的元件彼此连接和将这些元件与周边的电路连接。此外，配线层15是由例如Cu制造的并且具有强的(111)方向。应当指出，配线层15可以由一绝缘层覆盖，绝缘层上形成上部配线层。接下来，将给出具有上面所述的结构的配线层形成区的形成方法的说明。图2(a)到图2(e)是显示配线层形成区的形成步骤的截面视图。首先，通过使用CVD(化学汽相淀积)方法或类似方法在半导体基片11上形成一绝缘层12。然后，利用光刻、蚀刻等等，在绝缘层12中形成凹槽12a如图2(a)所示。凹槽12a的尺寸是例如0.3微米宽和1.0微米深。
在形成凹槽12a之后使用各向异性的溅射，例如，如图2(b)所示，在包括凹槽12a的内壁的绝缘层12上按此顺序形成阻挡层金属13和晶种层14。应该注意到该各向异性的溅射是例如对准溅射。
在对准溅射中，在目标和绝缘层12之间，放置一台瞄准仪，其具有以与绝缘层12的表面垂直方向打开的许多的孔。因此，溅射粒子几乎以垂直方向飞到绝缘层12的表面并且被累积在那里。因此，能够增加形成在凹槽12a中的阻挡层金属13和晶种层14的覆盖的范围。
此外，由于溅射粒子在几乎与绝缘层12的表面垂直的方向飞行，所以阻挡层金属13和晶种层14在绝缘层12的表面上并且在凹槽12a的底部具有比凹槽12a的侧壁更厚的厚度。应该注意到在凹槽12a的底部的薄膜厚度是根据凹槽12a的纵横比设置的。例如，如果凹槽宽度是0.3微米以及凹槽深度是1.0微米，那么使用的瞄准仪具有尺寸为深度∶直径＝1∶1.5。并且较好的是在凹槽12a的底部形成具有40nm厚度的阻挡层金属13和具有100nm厚度的晶种层14。
此外，在凹槽12a的底部形成晶种层14以致具有强的(111)方向是必要的。作为在凹槽12a的底部形成具有强(111)方向的晶种层14的方法，能够使用在上述的文档(3)中公布的技术。然而，在凹槽12a的侧面壁上，不象在凹槽12a的底部，溅射粒子的结晶生长在膜特性和方向上是难以控制的。作为这个，在通过溅射形成在凹槽12a的侧面壁上的晶种层14中，(111)方向之外是占优势的。
在此之后，如图2(c)所示，形成在凹槽12a的侧面壁上的晶种层14受到湿蚀刻。此时，必需使用对晶种层14和阻挡层金属13具有大的蚀刻差异的蚀刻液体，例如硫酸、硫酸铜水溶液，或硫酸氢过氧化物混合物(SPM)。应该注意到当在包括凹槽12a的底部的绝缘层12的表面上的晶种层14厚时，由于配线层15的形成是更容易的，上述的蚀刻被及时调整，以使在包括凹槽12a的底部的绝缘层12的表面上留下的晶种层14尽可能的厚。因此，通过从凹槽12a的侧壁除去晶种层14，能够只是留下一部分具有强(111)方向的晶种层14。
在蚀刻晶种层14之后，进行电解的电镀以使在凹槽12a的底部的晶种层14沉淀铜在晶种层14上，形成铜层15a。如在上面描述的，在凹槽12a的侧面壁上晶种层14占优势的方向是不同于(111)的。为此，如果没有蚀刻晶种层14而形成铜层15a，那么从凹槽12a的侧壁生长的铜层15a而且具有不同于(111)的占优势的方向，其容易引起电迁移。另一方面，如在上面描述的，如果晶种层14已经被蚀刻以使有强(111)方向的晶种层14作为结晶生长的晶核以形成铜层15a，那么能获得具有强(111)方向的铜层15。
在铜层15a形成之后，使用CMP方法，抛光阻挡层金属13、晶种层14以及铜层15a，直到绝缘层12的表面被暴露为止。因此，如图2(e)所示形成配线层15，完成图1所示的配线层形成区域。
如在上面描述的，在凹槽12a的侧面壁上的晶种层14被除去之后，通过电解的电镀形成配线层15。相应地，能够没有任何接缝地形成配线层15(铜层15a)并具有强(111)方向。因此，配线层15增加它的电迁移电阻，减低配线破损，其反过来改善了半导体器件的工作可靠性。
接下来，将参照附图对本发明第二实施例的半导体器件进行说明。
在第二实施例的半导体器件中，配线形成区基本上与第一实施例的配线形成区相同。
接下来，将给出配线层形成区的形成方法的说明。
在第二实施例中，在包括凹槽12a的内壁的绝缘层12上相继的形成阻挡层金属13和晶种层14，并且除去在凹槽12a的侧面壁上的晶种层14。即，到图2(c)的步骤是与第一实施例完全相同的。应该注意到在凹槽12a的底部形成的晶种层14具有类似于第一实施例中的强(111)方向。在第二实施例中，如图3(a)(图2(c))所示，在从凹槽21a的侧壁除去晶种层14之后，旋涂方法等被用于在包括凹槽21a的剩余晶种层14上形成正型光刻胶16，然后调整暴露量以使光刻胶16只是保持在凹槽12a内部如图3(b)所示。然后，使用对于阻挡层金属13具有较好的蚀刻选择比率的蚀刻液体(例如SPM)，以致通过湿蚀刻从绝缘层12的表面除去晶种层14，如图3(c)所示。应该注意到在这个蚀刻中，蚀刻液体(例如SPM)的浓度和温度被调整用于获得对于光刻胶16的较好的蚀刻选择比率。例如，在SPM的情况中，在24摄氏度温度下，H2SO4∶H2O2∶H2O的比率被调整为1∶6∶100。此外，在湿蚀刻之前，光刻胶16可以受到紫外线的辐射或可以被烘培。这使光刻胶16变硬并且增加蚀刻选择比率。
然后，普通的有机溶剂被用于从凹槽12a中除去光刻胶16。然后，如图3(d)所示，执行电解的电镀以在晶种层14上沉淀铜以形成Cu膜15a。
在Cu膜15a的形成之后，CMP方法被用于磨光阻挡层金属13和铜层15a以致使隔离膜12的表面暴露。因此，如图3(e)所示，形成配线层15以完成图1所示的配线层形成区。
如在上面已经描述的，为了形成Cu膜15a，晶种层14只是存在在凹槽12a的底部，即使对于普通的电解的电镀也没有形成接缝。此外，由于Cu膜15a只是从凹槽12a的底部生长，所以能够形成具有强(111)方向的配线层15。相应地，不容易引起电迁移，并且能够改善半导体器件的工作可靠性。
应该注意到当在第一实施例中形成铜层15a时，能够添加剂添加到电镀液体(例如硫酸铜溶液)中并且定期地施加反转电场，以使从凹槽12a的底部起的铜层15a的生长比从绝缘层12的表面起更快。在第一实施例中，如在上面已经描述的，通过蚀刻晶种层14被遗留在凹槽12a的底部和绝缘层12的表面上。相应地，如图4(a)所示，也从凹槽12a上面的晶种层14生长铜层15a并形成突出部分。然而，通过增加从凹槽12a底部的铜层15a的生长，能够最小化突出部份的影响。因此，能够形成较合宜的铜层15a(配线层15)。应该注意到在第二实施例中，在生长铜层15a之前，晶种层14从绝缘层的表面被除去，并且上述的突出部份没有影响。
此外，在第一和第二实施例中的晶种层14如果不溶解在电镀液体中，其可以不是铜的，具有低电阻和强(111)方向。
在形成在绝缘层中的凹槽中形成配线层的技术也被公布在日本的专利出版物No.3-217020[4]和日本的专利No.2734027[5]中。文档[4]并[5]透露了使用CVD(化学汽相淀积)方法在凹槽中形成配线层的技术。在CVD方法中，在金属膜和隔离膜之间完成配线层生长选择。为此，如上面有描述的，在阻挡层金属13被形成在凹槽12a的内壁上的情况中，铜层15a不只是从晶种层14生长而且从在凹槽12a的侧壁上的阻挡层金属13生长。如在上面已经描述的，难以在凹槽12a的侧壁上形成具有强(111)方向的层(膜)。因此，使用CVD方法，不可能的形成具有强(111)方向的铜层15a(配线层15)。
从上面的给出的解释中可清楚的了解，本发明能够在基本上具有(111)方向的晶种层上形成基本上具有(111)方向的配线层。这抑制了电迁移并改善了半导体器件的工作可靠性。
本发明可以被体现在其他特定的形式中，而没有偏离本发明的必要的特征或实质。因此提出的实施例将被认为是在各方面作为说明的而不是限制，本发明的范围是通过附加的权利要求指出的，而不是由前面的描述指出的，因此出现在权利要求的等值范围内的所有的变化将被包含在其中。
日本的专利申请No.11-146125(1999 5月26日申请)的全部内容，包括说明书、权利要求、附图和摘要被包容在此，以供参考。

Claims (24)

1.一种半导体器件制造方法，其中包括步骤：
在基片上形成用于在配线之间绝缘的绝缘层；
在所述绝缘层的一预定区域中形成一凹槽用于形成配线层；在所述凹槽的内壁上形成阻挡层，用于防止构成所述配线层的原子扩散进入所述绝缘层；
形成一晶种层，当以能够获得基本上(111)方向的方式形成所述配线层时，其作为用于结晶生长的晶核；以及
在所述晶种层上形成基本上具有(111)方向的一配线层以致掩埋所述凹槽。
2.如权利要求1所述的半导体器件制造方法，其特征在于所述晶种形成步骤包括在所述凹槽底部上在所述阻挡层上形成所述晶种层的步骤。
3.如权利要求2所述的半导体器件制造方法，其特征在于所述晶种形成步骤包括通过各向异性的溅射形成所述晶种层的步骤。
4.如权利要求1所述的半导体器件制造方法，其特征在于所述晶种形成步骤包括用于蚀刻以及除去在所述凹槽侧壁上形成的所述晶种层的步骤。
5.如权利要求2所述的半导体器件制造方法，其特征在于所述晶种形成步骤包括用于蚀刻以及除去在所述凹槽侧壁上形成的所述晶种层的步骤。
6.如权利要求3所述的半导体器件制造方法，其特征在于所述晶种形成步骤包括用于蚀刻以及除去在所述凹槽侧壁上形成的所述晶种层的步骤。
7.如权利要求1所述的半导体器件制造方法，其特征在于所述配线形成步骤包括所述配线层的电解电镀的步骤。
8.如权利要求2所述的半导体器件制造方法，其特征在于所述配线形成步骤包括所述配线层的电解电镀的步骤。
9.如权利要求3所述的半导体器件制造方法，其特征在于所述配线形成步骤包括所述配线层的电解电镀的步骤。
10.如权利要求4所述的半导体器件制造方法，其特征在于所述配线形成步骤包括所述配线层的电解电镀的步骤。
11.如权利要求5所述的半导体器件制造方法，其特征在于所述配线形成步骤包括所述配线层的电解电镀的步骤。
12.如权利要求6所述的半导体器件制造方法，其特征在于所述配线形成步骤包括所述配线层的电解电镀的步骤。
13.如权利要求7所述的半导体器件制造方法，其特征在于所述晶种形成步骤用不被电镀液体溶解的材料形成所述晶种层。
14.如权利要求8所述的半导体器件制造方法，其特征在于所述晶种形成步骤用不被电镀液体溶解的材料形成所述晶种层。
15.如权利要求9所述的半导体器件制造方法，其特征在于所述晶种形成步骤用不被电镀液体溶解的材料形成所述晶种层。
16.如权利要求10所述的半导体器件制造方法，其特征在于所述晶种形成步骤用不被电镀液体溶解的材料形成所述晶种层。
17.如权利要求1所述的半导体器件制造方法，其特征在于所述晶种形成步骤包括用铜形成所述晶种层；以及
所述配线形成步骤包括用铜形成所述配线层的步骤。
18.如权利要求2所述的半导体器件制造方法，其特征在于
所述晶种形成步骤包括用铜形成所述晶种层；以及
所述配线形成步骤包括用铜形成所述配线层的步骤。
19.如权利要求3所述的半导体器件制造方法，其特征在于所述晶种形成步骤包括用铜形成所述晶种层；以及
所述配线形成步骤包括用铜形成所述配线层的步骤。
20.如权利要求4所述的半导体器件制造方法，其特征在于
所述晶种形成步骤包括用铜形成所述晶种层；以及
所述配线形成步骤包括用铜形成所述配线层的步骤。
21.一种半导体器件，其中包括：一绝缘层，其形成在基片上并且在预定区域具有用于形成配线层的一凹槽；
一阻挡层，其形成在所述凹槽的内壁上用于防止构成所述配线层的原子扩散进入所述绝缘层；
一晶种层，其形成在所述阻挡层上以致作为当形成所述配线层并且基本上具有(111)方向时结晶生长的晶核；以及
一配线层，其形成在所述晶种层上以致掩埋所述凹槽并且基本上具有(111)方向。
22.如权利要求21所述的半导体器件，其特征在于
所述晶种层是形成在所述凹槽底部的所述阻挡层上。
23.如权利要求21所述的半导体器件，其特征在于
所述晶种层是由铜构成的；
所述配线层是由铜构成的。
24.如权利要求22所述的半导体器件，其特征在于
所述晶种层是由铜构成的；
所述配线层是由铜构成的。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1261021A2 (en) * 2001-05-21 2002-11-27 Shinko Electric Industries Co. Ltd. Method of production of circuit board, semiconductor device, and plating system
CN102956546A (zh) * 2011-08-30 2013-03-06 中芯国际集成电路制造(上海)有限公司 铜互连结构及其形成方法
CN103258789A (zh) * 2013-04-17 2013-08-21 华中科技大学 一种通孔互联结构的制作方法及其产品
CN103325700A (zh) * 2013-05-09 2013-09-25 华中科技大学 一种通过自底向上填充实现通孔互联的方法及其产品
CN104143527A (zh) * 2013-05-09 2014-11-12 中芯国际集成电路制造(上海)有限公司 一种导电插塞和tsv的形成方法
CN106211605A (zh) * 2010-12-02 2016-12-07 高通股份有限公司 用于特征镀敷的选择性晶种层处理
CN112435959A (zh) * 2020-11-20 2021-03-02 长江存储科技有限责任公司 半导体器件及其制备方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100404941B1 (ko) * 2000-06-20 2003-11-07 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성방법
JP2002009149A (ja) * 2000-06-20 2002-01-11 Toshiba Corp 半導体装置およびその製造方法
KR100407681B1 (ko) * 2000-06-26 2003-12-01 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
KR100413794B1 (ko) * 2001-03-08 2003-12-31 삼성전자주식회사 이종의 희생막 형성방법
US6534865B1 (en) * 2001-06-12 2003-03-18 Advanced Micro Devices, Inc. Method of enhanced fill of vias and trenches
US6861354B2 (en) * 2002-02-04 2005-03-01 Asm Nutool Inc Method and structure to reduce defects in integrated circuits and substrates
JP3556206B2 (ja) * 2002-07-15 2004-08-18 沖電気工業株式会社 金属配線の形成方法
US7129165B2 (en) * 2003-02-04 2006-10-31 Asm Nutool, Inc. Method and structure to improve reliability of copper interconnects
KR101057692B1 (ko) * 2003-12-05 2011-08-19 매그나칩 반도체 유한회사 반도체 소자의 트렌치 버텀 산화막 형성 방법
JP2012231096A (ja) * 2011-04-27 2012-11-22 Elpida Memory Inc 半導体装置及びその製造方法
US8518818B2 (en) * 2011-09-16 2013-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Reverse damascene process
US8828863B1 (en) * 2013-06-25 2014-09-09 Lam Research Corporation Electroless copper deposition with suppressor
US20200135464A1 (en) * 2018-10-30 2020-04-30 Applied Materials, Inc. Methods and apparatus for patterning substrates using asymmetric physical vapor deposition

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2734027B2 (ja) 1988-11-25 1998-03-30 ソニー株式会社 配線形成方法
JP2985204B2 (ja) * 1990-01-22 1999-11-29 ソニー株式会社 半導体装置の製造方法
JP2725944B2 (ja) 1991-04-19 1998-03-11 インターナショナル・ビジネス・マシーンズ・コーポレイション 金属層堆積方法
JPH0799199A (ja) * 1993-06-03 1995-04-11 Nec Corp 半導体装置の製造方法
JP3573218B2 (ja) 1994-04-22 2004-10-06 株式会社アルバック 薄膜製造方法
US5523259A (en) * 1994-12-05 1996-06-04 At&T Corp. Method of forming metal layers formed as a composite of sub-layers using Ti texture control layer
KR0147996B1 (ko) * 1995-06-30 1998-10-15 배순훈 박막 헤드의 패턴 평탄화 방법
JP3517802B2 (ja) * 1995-09-01 2004-04-12 富士通株式会社 埋め込み導電層の形成方法
US5656545A (en) * 1996-02-26 1997-08-12 Taiwan Semiconductor Manufacturing Company, Ltd Elimination of tungsten dimple for stacked contact or via application
US6063707A (en) * 1996-10-11 2000-05-16 California Institute Of Technology Selective PVD growth of copper on patterned structures by selectively resputtering and sputtering areas of a substrate
US6174806B1 (en) * 1997-01-28 2001-01-16 Micron Technology, Inc. High pressure anneals of integrated circuit structures
JP4355036B2 (ja) 1997-03-18 2009-10-28 キヤノンアネルバ株式会社 イオン化スパッタリング装置
JP3540699B2 (ja) * 1998-01-12 2004-07-07 松下電器産業株式会社 半導体装置の製造方法
US6284652B1 (en) * 1998-07-01 2001-09-04 Advanced Technology Materials, Inc. Adhesion promotion method for electro-chemical copper metallization in IC applications
JP4307592B2 (ja) * 1998-07-07 2009-08-05 Ｏｋｉセミコンダクタ株式会社 半導体素子における配線形成方法
JP2000183064A (ja) * 1998-12-16 2000-06-30 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP2000208517A (ja) * 1999-01-12 2000-07-28 Fujitsu Ltd 半導体装置の製造方法
US6135693A (en) * 1999-03-23 2000-10-24 Pivot Point, Inc. Bow tie locking cotter
US6194307B1 (en) * 1999-04-26 2001-02-27 Taiwan Semiconductor Manufacturing Company Elimination of copper line damages for damascene process

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1261021A2 (en) * 2001-05-21 2002-11-27 Shinko Electric Industries Co. Ltd. Method of production of circuit board, semiconductor device, and plating system
EP1261021A3 (en) * 2001-05-21 2006-02-08 Shinko Electric Industries Co. Ltd. Method of production of circuit board, semiconductor device, and plating system
US7114251B2 (en) 2001-05-21 2006-10-03 Shinko Electric Industries Co., Ltd. Method of producing of circuit board; for semiconductor device
CN106211605A (zh) * 2010-12-02 2016-12-07 高通股份有限公司 用于特征镀敷的选择性晶种层处理
CN102956546A (zh) * 2011-08-30 2013-03-06 中芯国际集成电路制造(上海)有限公司 铜互连结构及其形成方法
CN103258789A (zh) * 2013-04-17 2013-08-21 华中科技大学 一种通孔互联结构的制作方法及其产品
CN103325700A (zh) * 2013-05-09 2013-09-25 华中科技大学 一种通过自底向上填充实现通孔互联的方法及其产品
CN104143527A (zh) * 2013-05-09 2014-11-12 中芯国际集成电路制造(上海)有限公司 一种导电插塞和tsv的形成方法
CN103325700B (zh) * 2013-05-09 2015-11-18 华中科技大学 一种通过自底向上填充实现通孔互联的方法及其产品
CN112435959A (zh) * 2020-11-20 2021-03-02 长江存储科技有限责任公司 半导体器件及其制备方法

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Publication number Publication date
JP3358587B2 (ja) 2002-12-24
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