CN1282465A - 多分割分频 - Google Patents

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Abstract

多分割分频器包括一连串的串联连接的分频器单元,每一个单元都响应所接收的控制信号的第一状态,通过使用基准时钟信号而产生作为具有用第一除数除过的一个基准时钟频率的一个频率的一个输出信号,每一个单元都响应所接收的控制信号的第二状态,通过使用基准时钟信号而产生作为具有用第二除数除过的一个基准时钟频率的一个频率的一个输出信号。可以将输出信号提供给链内的后续分频器。由第一和第二除数所得到的分频可使分频器分别在第一和第二预定状态序列中进行转变。每一个分频器还响应控制信号的第三状态,将分频器初始化为对第一和第二预定状态序列共有的一种初始状态。由此使初始状态下的分频器能立即响应控制信号的第一状态的随后的申请,也能立即响应控制信号的第二状态的随后的申请。接收到具有预定值的取消使能控制信号使得不能由第二除数进行分。每一个分频器还产生一个具有预定值的输出控制信号,而不管该分频器是否处于初始状态。

Description

多分割分频
                      背景技术
本发明涉及分频器，尤其涉及能使用若干除数进行分频的分频器。
在许多情况下，多分割分频器都是很有用的。这样的一种用法是用在受Δ∑控制的N分频锁相环(PLL)调制器中。这种类型的调制器是一种花费少并且体积小的实现连续相位调制(CPM)的手段。CPM被用于实现高频谱效率的数字通信例如是用在GSM/DCS系统中。虽然这种调制技术特别适用于蜂窝式通信系统中的移动站，但其应用并不仅限于此。
实现连续相位调制的已有技术显示于图1中。要被发射的信息100被提供给数字信号处理器单元101，由该单元产生同相(Ⅰ)和正交(Q)分量。这些分量被分别提供给相应的数字-模拟(D/A)转换器103a、103b。接着，D/A转换器103a、103b的输出又被提供给相应的低通滤波器105a、105b。来自低通滤波器105a、105b中每一个滤波器的输出被提供给相应的乘法器107a、107b的第一输入端。第一载波信号109a被提供给同相通路中的乘法器107a的第二输入端。与第一载波信号109a具有90°相位差的第二载波信号109b被提供给异相通路中的乘法器107b的第二输入端。之后，乘法器107a和107b的输出在加法器111中被加在一起，从而构成了将要被放大以及传送的调制信号113。
近年来，由Riley以及Copeland提出了连续的相位调制器的另一种实现方法，这种方法发表于IEEE Transactions on Circuits andSystems-Ⅱ：Analog and Digital Signal Processing，1994年3月，第41卷，第321-326页，题目为“A simplified continuous phasemodulator technique”的文献中。在这另一种实现方法中，采用了Δ∑调制器来控制N分频锁相环(PLL)的分频因子。在1993年五月的IEEETransactions on Solid-Sate Circuits，第28卷第553-559页的由T.A.Riley、M.A.Copeland以及T.A.Kwasniewski所写的“Delta-sigmamodulation in fractional-N frequency synthesis”中以及在1990年五月的The 44th Annual Symposium on Frequency Control，第559-568页的由B.Miller以及B.Conley所写的“A multiple modulatorfractional divider”中；在1991年6月的IEEE Transactions onInstrumentation and Measurement的第40卷，第578-583页，由B.Miller以及B.Conley所写的“A multiple modulator fractionaldivider”中都描述了相似的方案。同时还参考了于1991年10月8日公开的美国专利No.5，055，802，由Alexander W.Hietala以及D.C.Rabe所申请的题目为Multiaccumulator Sigma-Delta franctional-NSynthesis的文献；以及于1993年10月23日公开的美国专利No.4，965，531，由T.Riley所申请的题目为Frequency Synthesizer的文献。受Δ∑控制的N系PLL调制是具有很多益处的一种花费少体积小的实现方法。例如，它能保证连续的相位。另外，可以用单纯的直接的以及数字化的形式来控制调制，同时还有信道选择。通过在PLL中使用多分割分频器(即能通过若干除数进行分割的分频器)，可非常容易地将一个受Δ∑控制的N分频PLL调制器用于多频带应用中。
受Δ∑控制的N分频PLL调制器的已有技术的框图在图2中得到了显示。一个基准信号201与分频器206输出的相位一起被送给相位检测器202。基准信号201最好是一个具有由fref所标定的频率的一个正弦信号。相位检测器202的输出是一个与基准信号201和分频器206的输出之间的相位差有关的脉冲。相位检测器202的输出被送到电荷泵207，之后由环路滤波器208执行滤波。之后，环路滤波器208的输出被送到压控振荡器(VCO)209。VCO 209的输出信号被提供给分频器206的输入。作为这种结构的结果，VCO 205的输出频率被驱动，使其等于基准信号201的频率乘以分频器206的分频因子。因此，通过控制分频器206的分频因子，可以控制VCO 209的频率。在受Δ∑控制的N分频PLL调制器中，分频因子是由Δ∑调制器210产生的，该调制器的输入端接收了一个调制信号211。
PLL内的分频器206必须满足三个重要的必要条件，以便实现所需的调制。首先，它必须能每个基准频率周期改变一次分频因子。第二，它必须能为所有的分频因子引入精确相等的延迟，以避免环路内的额外的非线性。第三，它必须能实现宽范围的连续的分频因子，以便能使受Δ∑控制的N分频PLL调制器工作在一个很宽的射频频率范围内，因而实现了多频带的功能。
                         概要
因此，本发明的一个目的是提供一种分频器，它能每个基准频率周期响应一次分频因子的改变。
本发明的另一个目的是提供一种分频器，它能为所有分频因子提供精确相等的延迟。
本发明还有另一个目的是提供一种分频器，它能使用宽范围的连续分频因子而实现分频。
依据本发明的一个方面，前述的以及其它的目的被实现于一个分频器中，在这个分频器中，它能通过大于一的第一和第二除数而选择性地执行分频。分频器包括用于接收具有一个基准时钟频率的一个基准时钟信号；用于接收若干控制信号的装置；以及第一装置，它能响应控制信号的第一状态，用于使用基准信号来产生一种输出信号，该输出信号具有由基准时钟频率除以第一除数而得到的一个频率，其中由第一除数执行的分频使得该分频器能在整个第一预定状态序列上进行转换。该分频器还包括第二装置，它能响应控制信号的第二状态，用于使用基准时钟信号来产生一种输出信号，这种输出信号具有由基准时钟频率除以第二除数而得到的一个频率，其中由第二除数执行的分频使得该分频器能在整个第二预定状态序列上进行转换；该分频器还包括第三装置，它能响应控制信号的第三状态，用于将分频器初始化到对第一和第二预定状态序列都是共有的一种初始状态，由此，在初始状态中的该分频器可以立即响应控制信号的第一状态的后续申请，也可以立即响应控制信号的第二状态的后续申请。
在本发明的另一个方面，在由接收装置连续接收控制信号的第三状态期间，第一和第二装置一直不工作。
在本发明的另外一个方面，分频器还包括用于接收取消(swallow)使能控制信号的装置；包括用于在取消使能控制信号未被设置到预定值时就禁止第二装置工作的装置；以及包括用于每当分频器处于初始状态时就产生一个输出控制信号的装置，该输出控制信号具有预定值。
在本发明的另一个方面，第一除数是二，第三除数是三。
在本发明的另外一个方面，所形成的多分割分频器包括若干若干串联连接的分频器单元，每一个单元都包括用于接收具有基准时钟频率的一个基准时钟信号的装置；包括用于接收若干控制信号的装置；包括第一装置，它响应控制信号的第一状态，用于使用基准时钟信号来产生一种输出信号，该输出信号具有由基准时钟频率除以第一除数而得到的一个频率，其中由第一除数所执行的分频使得分频器能在整个第一预定状态序列上进行转换；包括第二装置，它响应控制信号的第二状态，用于使用基准时钟信号来产生一种输出信号，该输出信号具有由基准时钟频率除以第二除数而得到的一个频率，其中，由第二除数所执行的分频使得分频器能在整个第二预定状态序列上进行转换；包括第三装置，响应控制信号的第三状态，用于将分频器初始化到对第一和第二预定状态序列都是共有的一种初始状态，由此在初始状态中的分频器可以立即响应控制信号的第一状态的后续申请，也可以立即响应控制信号的第二状态的后续申请；包括用于接收取消使能控制信号的装置；包括用于在取消控制信号未被设置到预定值时就禁止所述第二装置工作的装置；以及包括用于在分频器处于初始状态时，产生具有预定值的一个输出控制信号的装置。在串联连接的若干分频器中，第ⅰ阶的分频器向第(ⅰ+1)阶分频器提供一个第ⅰ个输出信号，用作第(ⅰ+1)阶分频器的基准时钟信号，第ⅰ阶分频器向第(ⅰ-1)阶分频器提供第ⅰ个输出控制信号，用作第(ⅰ-1)阶分频器中的取消使能控制信号。
在本发明的另一个方面，多分割分频器还包括一个或多个串联连接的第二分频器单元，用于向若干串联连接的分频器单元提供一个输入基准时钟信号，其中第二分频器单元中的每一个都缺少用于将分频器初始化到初始状态的第三装置。
在本发明的另外一个方面，在多分割分频器的每一个除法器中，在接收装置连续接收控制信号的第三状态期间，第一和第二装置一直不工作。
在本发明的另一个方面，第一除数为二，第二除数为三。
                      附图的简要说明
可通过阅读以下参照附图2做的详细说明来理解本发明的目的和优点，其中：
图1是连续相位调制器的传统实现方法的方框图；
图2是传统的受Δ∑控制的N分频PLL调制器的框图；
图3是依据本发明的一个方面的多分割分频器的一个示例性实施例的一个框图；
图4是传统的分频器单元的一个框图；
图5是依据本发明的一个方面的预置表分频器单元的一个框图；
图6是与依据本发明的一个示例性预置分频器单元有关的状态转换图；
图7-11是描述了依据本发明的一个方面的一个示例性除法器框链内的相关信号的时序图；
图12和13是描述了依据本发明的一个方面的多个预置除法器框中示例性的一个之内的信号的时序图。
                      详细说明
以下，将参照附图说明本发明的各种特征，在这些附图中，相同的部分被标识有相同的参考字符。
依据本发明的一个方面，公开了这样一种分频器，它能每个基准频率周期响应一次分频因子的改变，这能为所有分频因子提供精确相等的延迟，且这种分频器可以被宽范围的连续的分频因子来分割。在本发明的另一个方面中，这种分频器适用于受Δ∑控制的N分频调制器，并赋予调制器多频带功能。
以下，将参照示例性实施例来说明本发明，该实施例能使用16-95内的任何一个整数来分割射频频率。当适当的基准频率fref用于受Δ∑控制的N分频调制器时，所产生的输出频率的范围可以适用于主蜂窝式通信系统，例如GSM、AMPS、DECT、DCS、PCS以及ACES。但是，本领域普通技术人员可以理解本发明并不仅限于本文所公开的特定实施例。尤其是，这一有创造性的技术可用于生产分频器，该分频器能利用除16-95的示例性范围之外的一个范围内的整数来执行分割。此外，这一有创造性的分频器的其它实施例也可被用于除上述罗列的通信系统之外的通信系统中的受Δ∑控制的N分频PLL调制器。此外，这一有创造性的分频器也不止用于受Δ∑控制的N分频PLL调制器。这样，本文中所描述的各种实施例应当被看作是示例性的，但并不限制本发明的范围。
现在将参照附图3说明这一有创造性的分频器的示例性实施例的方框图。真实的分频是由若干串联连接的除法器块实现的。第一种类型是传统的2/3除法器框300a、300b、300c、300d中的任何一种(此后，一般由参考号300来表示)。这种类型的除法器框在图4中得到了更详细的显示。2/3除法器框300依据第一输入控制信号i_swx 401a以及第二输入控制信号i_pgmx 307的逻辑值，而将差分时钟输入频率除以2或3。(当然，差分时钟输入不是必需的；另一种方法是接收一个信号时钟输入，并将这种输入提供给一个反相器，以产生由2/3除法器框300所使用的一个异相时钟信号。)当被配置为与其它2/3除法器框300串联连接时，i_swx信号401a通常是由一个更高位的相邻的2/3除法器框300来提供的。当用于象图2中所示的那个连续的相位调制器中时，第一输入控制信号i_phmx 307通常是由Δ∑调制器的输出中导出的。第一输入控制信号i_pgmx 307被用于指示是需要2分频(i_pgmx=0)还是3分频(i_pgmx=1)。但是，为实现3分频，第二控制信号i_swx401a必须被设置为一。从这一方面来说，i_swx401a可被看作是“取消使能”信号(在2/3除法器框300中实现3分频，除了使用那些用于2分频的被普通取消外，还通过“取消”一个附加的时钟周期来实施)。锁存器对402a和402b是以主-从结构工作的，与锁存器对403a和403b相同。输出信号404(也可被用作用于更低位的相邻的2/3除法器框的i_swx输入信号401a)是通过锁存器402a的输出而提供的。
依据本发明的一个方面，多分割分频器还包括一个第二类型的除法器框，这里是指预置表除法器框301。预置表301在图5中得到了更详细的显示。在图3的示例性的多分割分频器中，两个预置表除法器框301a和301b被用于除法器框链的最重要的位置中(其中既包括预置表也包括传统除法器框301和300)。预置表除法器框301具有与传统的2/3除法器框300相同的功能，另外，还包括预置其锁存器501、502和503的输出的能力。这一预置操作是由与门506以及位于锁存器输入端之前的或门505、507而提供的，正如图5所示。预置操作的控制是借助于与i_phmx信号307相协作的i_fswx信号308而实现的。
这一预置能力对于多分割分频器的完全实现是非常重要的，这是因为它提供了一种机会，将工作得象状态机一样的2/3除法器框切换到正确的初始状态，或从该正确的初始状态中切离开。通过这样做，可以在操作期间的任何时候，增加或减少整个分频器的可能的分频因子范围。即，分频器将立即(在适当的基准周期内)开始用新分频因子执行分频，而不管所需的分频因子是否已经出现在缩小的或扩大的范围中。在本文中，术语“缩小的范围”是指当预置表除法器框301中没有一个能工作时，可以得到的那些分频因子。在示例性实施例中，缩小的范围将是从16到31的范围内的分频因子。在本文中，术语“扩大的范围”是指当在除法器框链内有一个或多个预置表除法器框301可以操作时，可得到的那些分频因子。在示例性实施例中，扩大的范围(当只有预置表除法器框301中的第一个处于运行状态时)将是从32到63的范围内的分频因子，而(当预置除法器301中的两个都处于运行状态时)将是从64到95的范围内的分频因子。
现在，将参照图6的状态转换图，来说明与预置表中的一个相关的可能的状态以及状态转换。预置表除法器框301工作得象一个状态机，其状态是由四个锁存器501、508、502以及503的输出而确定的。在以下的讨论中，状态变量是由QA、Q*B、QC、QD所指定的四个比特值所确定的，其中，QA是第一锁存器501的非反相输出，QB是第二锁存器508的反相输出，QC是第三锁存器502的非反相输出，QD是第四锁存器503的非反相输出。控制信号i_fswx 504、i_phmx 307以及i_swx 401a确定了哪一个环路处于工作状态。
环路A是当预置表除法器框301将输入的时钟信号除以3所经历的一组转换。环路A在i_fswx=“1”、i_phmx=“1”以及i_swx=“1”时工作。即使使用了6种状态，但还是实现了3分频，这是因为一半的锁存器501和502是由时钟输入信号i_clkx作激励时钟的，而其它两个锁存器508和503是由反向时钟输入信号i_clkbx做激励时钟的，这样，能有效地在输入时钟信号的前沿同时还有后沿执行状态转换。
环路B和C中的每一个都是在预置表除法器框301将输入时钟信号除以2时所经历的一组转换。环路B在i_fswx=“1”以及i_swx=“0”时工作。在这种情况下，控制信号i_phmx的状态并不重要。环路C在i_fswx=“1”、i_phmx=“0”以及i_swx=“1”时工作。即使在环路B和C中使用了4种状态，但还是实现了2分频，这是因为如上述对环路A的说明相同，也可以在输入时钟信号的前沿同时还有后沿实现状态转换。
从一个环路到其它环路的转换(条件)正如图中所显示的那样。同样，注意，在每一个环路(A、B和C)中，控制信号i_fswx等于”1”。一旦该信号被设置为等于“0”，则预置表除法器框301就进入状态“1101”，并在改变为“0”值之前一直保持不变。当设计预置表除法器框301时，需要考虑与初始状态相关的两个条件。
1)当用于图3所示的这种多分割分频器中时，初始状态必须在QA处产生一个逻辑“1”，这是因为必须要将这一信号加到2/3除法器链内的在先工作块的i_sw输入端。如果缺少这一条件，余下的除法器框将不能正确工作。
2)相同的初始状态必须同时出现在一个3分频的环路以及至少一个2分频环路中，这样在该框被激活时能正确运用分频因子进行计算。
在图6显示了其状态转换的示例性实施例中，只存在一个状态满足这些条件，这就是“1101”。一旦控制信号i_fswx 504以及i_phmx还有307无效(即被设置为”0”)时，这一状态就是由逻辑门505、506与507所确定的状态(参见图5)。
我们还可以从图6的状态图中看到，在环路A和B之间的依赖于i_gpm信号值的改变的转换都是从每一个环路的特定状态开始执行的。在图6所示的每一个示例性环路A和B中，这些环路都是从状态“1101”开始执行的。通过将链内的一个i_sw信号(例如是i_sw3信号306)用作时钟信号，以便将下一个分频因子(即i_phm信号)切换到2/3除法器框链的输入端。一般来说，由于这一目的而对i_swx信号进行的选择应当考虑到：任何一个除法器框都会在某些点上不工作(象图3中的预置表框301)，不能作为用于这样一种信号的一个源。
请再次参见图3，示例性的多分割分频器包括四个传统的2/3除法器框300、两个预置表2/3除法器框301、7个D触发器302a-302g、一个解码框303以及7个全加器304a-304g。7个D触发器302a-302g存储有在下一个基准频率周期中将要使用的下一个分频因子。D触发器302a-302g是受多分割分频器的输出信号306的上升沿的时钟激励。这使得有可能提供在D触发器302a-302g的输入端上的下一个分频因子，而不会干扰当前分频因子的计算，并且也确保了能足够快地调用下一个分频因子，以避免2/3除法器链内的时钟周期的跳跃。
7个全加器304a-304g串联连接，以形成脉冲进位加法器。脉冲进位加法器的目的是将一个偏移值309a-309g(在示例性实施例中为7比特宽)加到调制信号310a-310d(在示例性实施例中为4比特宽)。在如图2中所示的一种连续相位调制器中，调制信号310a-310d是由Δ∑调制器210提供的。
不能将脉冲进位加法器的输出直接加到除法器框链上，这是因为它们没有考虑到对当前控制信号(i_fswx 308)的需要。在示例性实施例中，提供给预置表除法器框301a和301b的控制信号308a和308b控制当前的这些框的功能是否是允许的。当这些信号被设置为逻辑“0”时，预置表除法器框301a和301b被断开，多分割分频器仅仅使用四个传统的2／3除法器框300a-300d进行工作。在这种模式下，多分割分频器能够用16到31之间的一个分频因子(即范围从24到24+24-1的分频因子)对输入频率进行分频。
为了扩大分频因子的范围，通过将逻辑“1”加到i_fswx控制信号(图3中的308a和308b)上，从而接通预置表除法器框301a和301b。在这个示例性实施例中，有可能通过使预置表除法器框301a和301b都工作，来实现一直到95的分频因子。当i_fswx控制信号被允许(即被切换到逻辑“1”)时，多分割分频器将在下一个基准时钟周期内，立即开始用扩大了的范围内的分频因子进行分频。之所以可以如此，是因为将2/3除法器框预置到一个初始状态(正如由锁存器501、502、503和508所确定的那样)：状态1)对2分频和3分频的状态序列都是共享的，状态2)使得i_swX+1信号是一个合适的值，以便能加到除法器链内的一个处理器除法器框上。在示例性实施例中，“1101”的初始状态满足这些条件：它既对2分频也对3分频的状态序列是共享的；它使得i_fswx信号采用逻辑“1”的值。
为产生与在加法器304a-304g的输出端所指定的各种分频因子相对应的适当的控制信号，依据本发明的另一个方面提供了一个解码块303。解码块303将分频因子的二进制表示转换为适当的控制信号，该信号可被加到预置除法器框301a和301b的输入端。尤其是，在示例性实施例中的控制信号产生一个除数D，用于依据以下等式的多分割分频器：
D=i_fsw5*25+(i_fsw4&i_pgm4)*24+i-fsw4*24+i_pgm3*23+i_pgm2*22+i_phm1*21+i_pgm0*20
=i_fsw5*32+(i_fsw4&i_pgm4)*16+i_fsw4*16+i_pgm3*8+i_pgm2*4+i_phm1*2+i_pgm0*1    (1)
可以看出，等式(1)不包括与i_pgm5信号相应的项。这一现象的原因是：在示例性实施例中，这一信号总是被设定为等于二进制零。但在另一个实施例中，这一项也可能不是这样，所以用于除数D的等式中也可能包括i_pgm5的项。
也可以看到，只有将i_fsw4的项也设定为二进制1，才能使i_pgm4将一个16的值加到除法器上。否则，i_pgm4将根本不会有效，这是因为相应的预置表除法器没有被激活。
可从等式(1)中明显地看出，如果所有信号都被设置为零，则多分割分频器执行16分频。这是因为只有头四个传统的2/3除法器框300被激活，并被设置为除以2(即四个串联的除法器，每一个都除以2，结果就除以2*2*2=16)。这意味着在示例性实施例中，最小分频因子为16。
从等式(1)中还可以明显地看到，当所有控制信号都被设置为1时，可能的最大除数有效。在示例性实施例中，最大除数Dmax=16+1+2+4+8+16+16+32=95。
很显然，由于控制信号中的两个(即i_fsw4以及i_fsw5)中的每一个都控制将值“16”加到除数上的加法，所以破坏了二进制表示。这样，解码块303的目的是得到除数的二进制表示法中的三个最高位(in_6、in_5和in_4)，并将它们转换为所需的控制信号(i_fsw5、i_fsw4以及i_pgm4)，用于适当地控制两个预置表除法器框301。在示例性实施例中，解码块303依据以下等式，将输入信号in_7、in_6以及in_5映射为控制信号i_fsw5、i_pgm4以及i_fsw4：
i_fsw4=in_4或in_5或in_6
i_pgm4=(in_5与非(in_4))或(in_6与非(in_4))
i_fsw5=(in_5与in_4)或in_6
当然，上述等式适用于本文中所充分说明的示例性实施例。本领域的普通技术人员可以很容易地利用本文所描述的原理来设计一个解码块，用于具有任意数目的预置表除法器框的一个分频器链中。
现在，将参照图7到11来进一步说明多分割分频器的示例性实施例的操作情况。首先请参见图7，这是说明当控制信号从最低位到最高位被如下设置时，除法器框内的相关信号的时序图：
i_pgm0=1；
i_pgm1=0；
i_pgm2=1；
i_pgm3=0；
i_pgm4=0；
i_fsw4=0；以及
i_fsw5=0。
这一个控制字(0000101)相应于二进制的五。由于示例性的多分割分频器总是具有一个16的偏移值，这一控制字可以实现16+5=21的分频。注意图7中，所有的有效的i_sw信号都具有相同的频率，但具有不同的占空比。最好选择i_sw3作为多分割分频器的输出，因为它具有最对称的占空比。
还应当注意，每个预置表除法器框301内的与门506以及或门505、507与进入这些框的控制信号i_fsw以及i_pgm一起，确保了框输出的“门控信号”即i_sw1以及i_sw2总是被设置为逻辑“1”，因而使得余下的(在先的)工作框能正确工作。如果两个预置表框都被禁止，则相关的输出“门控信号”是i_sw2(参见图3)。如果仅仅是最高位的预置表框被禁止，而最低位的预置表框工作，则相关的输出“门控信号”是i_sw1。此外，每个预置表除法器框301内的与门506以及或门505、507与进入这些除法器框301的控制信号i_pgm以及i_fsw一起，使得在这些框被禁止(i_fsw4=i_fsw5=“0”)期间，能将预置除法器框301保持在初始状态中。因此，一旦被再次允许工作，每一个预置表除法器框301都能很轻易地立即重新开始执行2分频或3分频。
现在请参见图8，这是一张表示当控制信号从最低位到最高位被如下设置时，除法器框内的相关信号的时序图：
i_pgm0=0；
i_pgm1=0；
i_pgm2=1；
i_pgm3=1；
i_pgm4=0；
i_fsw4=0；以及
i_fsw5=0。
这一控制字(0001100)与二进制值12相应。由于示例性的多分割分频器总是具有一个16的偏移值，所以这一控制字将会实现用系数16+12=28所执行的分频。在图8中，可通过比较输入频率(i-clk1)与输出频率(i_sw3)的周期数目看到这一点。
现在，请参见图9，这是表示当控制字从最低位到最高位被设置如下时，除法器框内的相关信号的时序图：
i_pgm0=0；
i_pgm1=0；
i_pgm2=0；
i_pgm3=0；
i_pgm4=0；
i_fsw4=1；以及
i_fsw5=0。
这一控制字(0100000)与二进制值16相应。由于示例性的多分割分频器总是具有16的偏移值，所以这一控制字会实现用系数16+16=32所执行的分频。在图9中，可通过比较输入频率(i-clk1)与输出频率(i_sw3)的周期数目看到这一点。
现在，请参见图10，这是表示当控制字从最低位到最高位被设置如下时，除法器框内的相关信号的时序图：
i_pgm0=0；
i_pgm1=1；
i_pgm2=0；
i_pgm3=0；
i_pgm4=0；
i-fsw4=1；以及
i_fsw5=0。
这一控制字(0100010)与二进制值18相应。由于示例性的多分割分频器总是具有16的偏移值，所以这一控制字会实现用系数16+18=34所执行的分频。在图10中，可通过比较输入频率(i_clk1)与输出频率(i_sw3)的周期数目看到这一点。
现在，请参见图11，这是表示当控制字从最低位到最高位被设置如下时，除法器框内的相关信号的时序图：
i_pgm0=0；
i_pgm1=0；
i_pgm2=0；
i_pgm3=0；
i_pgm4=1；
i_fsw4=1；以及
i_fsw5=0。
这一控制字(0110000)与二进制值32(即16+16)相应。由于示例性的多分割分频器总是具有16的偏移值，所以这一控制字会实现用系数16+32=48所执行的分频。在图11中，可通过比较输入频率(i_clk1)与输出频率(i_sw3)的周期数目看到这一点。
图12和13都是单个一个预置表除法器框301内的多个信号的时序图，这两个图构成了一个完整的图。在每一种情况下，预置表除法器框301的操作都是允许的(i_fswx=1)。在图12中，当取消使能信号i_swx出现时，i_pgmx信号不工作(例如，=“0”)，所以预置表除法器框301执行2分频。可以通过比较i_clkx以及i_clkx+1信号看到这一点。相反，在图13中，当取消使能信号，i_swx出现时，i_pgmx信号工作(例如，=“1”)，所以预置表除法器框301执行3分频。同样，可通过比较i_clkx以及i_clkx+1信号看到这一点。
现在，由于已经说明了对不同控制信号设置的示例性时序图，现在讨论将集中解释在预置表除法器框301内，输入控制信号i_sw以及i_pgm是如何工作的。预置表除法器框301能够对输入时钟信号进行2分频或3分频，这依赖于加到框的两个控制输入端上的信号值，这两个信号是指“编程输入”i_pgm以及“取消使能输入”i_sw。对于给定的分频因子,适当的信号被永久地加到编程输入(i_pgm)上，但在每个框的另一个控制输入端所接收的使能信号(i_sw)确定何时相关的框必须执行“脉冲取消”即执行3分频。(仅仅是且当然是在编程输入i_pgm被设定为一个工作的逻辑状态时才执行脉冲取消。)每个接收“取消使能信号”的预置表除法器框301向链内的在前一个框提供可被称作“门控信号”的一个信号。这个信号被所述前一个框当作“取消使能信号”而接收。
必须紧记，在来自总分频器的一个输出时钟周期期间，只允许进入2/3除法器框的输入时钟周期中的一个被取消，这是由来自链内较高位的框的“门控信号”(i_sw)所控制的。
如果检查一个时序图，可以看到由分频器框输出的“门控信号”的宽度恰恰等于该框的一个输入时钟周期。例如，图9显示了具有i_clk4的一个周期宽度的信号i_sw3，其中i_clk4是该框的输入时钟信号。可以看到，对图9中所示的所有相应的i_swx以及i_clkx(即i_sw5和i_clk2；i_sw4和i_clk3；i_sw3和i_clk4；以及i_sw2和i_clk5)，情况依然成立。如果之后，检查所说明的i_sw1以及i_clk6信号，可以看到i_clk6具有等于相关输出周期(i_sw3)的一个周期。利用来自一个框的“门控信号”的宽度必须等于输入时钟信号周期的规则，意味着信号i_sw1必须总为高。基本上，这意味着最高有效框产生了所需要的输出频率，它暗示该框在每个输出周期中只有一次机会取消一个脉冲(即3分频)，这意味着其“取消使能”信号应当在整个输出周期都为高。最高有效框的输出此后重复自身，因此暗示“取消使能”应当总是为高。
为实现在除法器框链内的最高有效除法器框中的恒定为高的“取消使能”信号，引入了i_fsw信号(其中”fsw”表示“固定的取消使能”)。i_fsw信号与三个附加的逻辑门(即或门505以及与门506和507)以及i_pgm信号一起，实现了传送给在先最高有效框的一个固定输出“门控信号”，同时将无效的除法器框“锁定”到正确的初始状态。
本发明是参照了特定实施例进行说明的。但是，本领域技术人员能很容易理解，有可能用除上述说明的那些最佳实施例以外的特定形式来实现本发明。而这种做法并未脱离本发明的主旨。最佳实施例仅仅用于说明，并不能被认为是以任何方式的对本发明的约束。本发明的范围由以下附加权利要求书而不是前述的说明给出，所有落入权利要求书范围的各种修改和等价物都被看作包含在本发明的范围内。

Claims (12)

1．能选择用大于1的第一和第二除数执行分频的一种分频器，该分频器包括：
用于接收具有基准时钟频率的一个基准时钟信号的装置；
用于接收若干控制信号的装置；
第一装置，响应控制信号的第一状态，利用基准时钟信号来产生具有用所述基准时钟频率除以第一除数而得到的一个频率的一个输出信号，其中由所述第一除数执行的分频使得该分频器在整个第一预定状态序列上转换；
第二装置，响应控制信号的第二状态，利用所述基准时钟信号来产生具有用所述基准时钟频率除以第二除数而得到的一个频率的一个输出信号，其中由所述第二除数执行的分频使得该分频器在整个第二预定状态序列上转换；以及
第三装置，响应控制信号的第三状态，将所述分频器初始化到对第一和第二预定状态序列是共享的一个初始状态，由此，在所述初始状态中的分频器能立即响应控制信号的第一状态的后续申请，并能立即响应控制信号的第二状态的后续申请。
2．如权利要求1的分频器，其特征在于所述第一和第二装置在控制信号的第三状态被所述接收装置连续接收期间不工作。
3．如权利要求1的分频器，还包括：
用于接收一个取消使能控制信号的装置；
用于在所述取消使能控制信号未被设置为预置值时，禁止所述第二装置工作的装置；以及
用于在分频器处于初始状态时，产生具有预定值的一个输出控制信号的装置。
4．如权利要求1的分频器，其特征在于所述第一除数是2，所述第二除数是3。
5．一种多分割分频器，包括：
若干串联连接的分频器单元，每一个单元包括：
用于接收具有一个基准时钟频率的一个基准时钟信号的装置；
用于接收若干控制信号的装置；
第一装置，响应控制信号的第一状态，利用基准时钟信号来产生具有用所述基准时钟频率除以第一除数而得到的一个频率的一个输出信号，其中由所述第一除数执行的分频使得该分频器在整个第一预定状态序列上转换；
第二装置，响应控制信号的第二状态，利用所述基准时钟信号来产生具有用所述基准时钟频率除以第二除数而得到的一个频率的一个输出信号，其中由所述第二除数执行的分频使得该分频器在整个第二预定状态序列上转换；以及
第三装置，响应控制信号的第三状态，将所述分频器初始化到对第一和第二预定状态序列是共享的一个初始状态，由此，在所述初始状态中的分频器能立即响应控制信号的第一状态的后续申请，并能立即响应控制信号的第二状态的后续申请；
用于接收一个取消使能控制信号的装置；
用于在所述取消控制信号未被设置为预定值时禁止所述第二装置工作的装置；以及
用于在所述分频器处于初始状态时，产生具有预定值的一个输出控制信号的装置，
其中在若干串联连接的分频器的第ⅰ阶的分频器向第(ⅰ+1)阶分频器提供了一个第ⅰ阶输出信号，用作第(ⅰ+1)阶分频器的基准时钟信号，第ⅰ阶分频器向第(ⅰ-1)阶分频器提供第ⅰ阶输出控制信号，用作第(ⅰ-1)阶分频器的取消使能控制信号。
6．如权利要求5的多分割分频器，还包括一个或多个串联连接的第二分频器单元，用于向若干串联连接的分频器单元提供一个输入基准时钟信号，
其中每一个第二分频器单元都缺少用于将所述分频器初始化到初始状态的所述第三装置。
7．如权利要求5的多分割分频器，其特征在于在每一个分频器中，所述第一和第二装置在控制信号的第三装置被所述接收装置连续接收期间不工作。
8．如权利要求5的多分割分频器，其特征在于所述第一除数是2而所述第二除数是3。
9．控制分频器以选择性地用大于1的第一和第二除数执行分频的一种方法，所述方法包括以下步骤：
接收具有一个基准时钟频率的一个基准时钟信号；
接收若干控制信号；
响应所述控制信号的第一状态，通过利用所述基准时钟信号来产生具有将所述基准时钟频率除以所述第一除数而得到的一个频率的一个输出信号，其中由第一除数执行的分频包括在整个第一预定状态序列上进行转换的步骤；
响应所述控制信号的第二状态，通过利用所述基准时钟信号来产生具有将所述基准时钟频率除以所述第二除数而得到的一个频率的一个输出信号，其中由第二除数执行的分频包括在整个第二预定状态序列上进行转换的步骤；以及
响应所述控制信号的第三装置，通过将分频器初始化到对所述第一和第二预定状态序列都是共享的一个初始状态，从而使处于初始状态中的所述分频器能立即响应所述控制信号的所述第一状态的后续申请，并能立即响应所述控制信号的所述第二状态的后续申请。
10．如权利要求9的方法，其特征在于在所述控制信号被所述接收装置连续接收期间，既不执行响应所述控制信号的第一状态的步骤，也不执行响应所述控制信号的第二状态的步骤。
11．如权利要求9的方法，还包括以下步骤：
接收一个取消使能控制信号；
当所述取消使能控制信号未被设定为一个预定值时，就禁止响应所述控制信号的第二状态的步骤；以及
在所述分频器处于初始状态时，产生具有所述预定值的一个输出控制信号。
12．如权利要求9的方法，其特征在于所述第一除数是2，而所述第二除数是3。
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