CN1297902C

CN1297902C - 存储器模块，存储器芯片和存储器系统

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Publication number: CN1297902C
Application number: CNB2003101045552A
Authority: CN
Inventors: 船场诚司; 西尾洋二
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2002-10-31
Filing date: 2003-10-31
Publication date: 2007-01-31
Anticipated expiration: 2023-10-31
Also published as: TW200422826A; JP3742051B2; US6937494B2; US20050105318A1; TWI269160B; CN1499378A; JP2004152131A

Abstract

一种存储器模块，其包括至少一个CAR和多个设置的DRAM，以使多个DRAM在模块基底的一个表面和另一表面上彼此相近和相邻。DRAM被分为多个存储器组。这些存储器组的彼此相邻的存储器组彼此配对。这对存储器组中的一个是1阶存储器组，且另一个是2阶存储器组。这对存储器组通过具有有一短的短线的T形分支结构的短线路连接到CAR上。在信号接收侧的存储器组对中的一个执行开放端的职责。该主动终止由在信号非接收侧的存储器组对中另一个的终端电阻执行。于是，本发明的存储器模块的构造使得能够在写入和/或读取高速信号期间减小波形失真并可靠达到存储器容量。

Description

存储器模块，存储器芯片和存储器系统

技术领域

本发明涉及一包括至少一个指令地址信号寄存器和多个存储器芯片的存储器模块。每一个存储器芯片都具有指令地址信号终端，指令地址信号终端带有主动终止电路(active termination circuit)。存储器芯片被分为多个偶数阶的存贮组。指令地址信号寄存器通过内部线路与多个存储器芯片连接。本发明进一步涉及一使用上述存储器模块的存储器系统，并且特别的涉及一存储器模块和一使用该存储器模块的存储器系统，该存储器模块可以减少在一具有T形分支结构的短线上的信号反射并且能够高速操作。

背景技术

图1示出了存储器模块1的已知实例，包括指令地址寄存器(CAR)3和多个作为存储器芯片的动态随机存取存储器(DRAM)2。这幅图示出了存储器模块1的指令地址(CA)线路的拓扑。存储器模块1的DRAM2为双倍数据速率同步(DDR-S)DRAM。

在存储器模块1中，DRAM2分为两组。两组中的其中一组包括在封装基底的一个表面上的四个DRAM2和在封装基底另一表面上的四个DRAM2。两组中的另一组包括在封装基底的一个表面上的五个DRAM2和在封装基底另一表面上的五个DRAM2。这两组DRAM2和CAR3通过具有T形分支结构的CA线路彼此连接。

提供上述拓扑来减小CA线路的长度使得减小在其上提供有CA线路的区域。然而，根据这种构造，短线的长度增加，然后，信号反射的时间常数变大。因此，高速信号通过该线路传输所产生的波形由于多重反射而严重失真，如图2所示。

上述已知存储器模块有一问题，由于高速信号的原因，其波形严重失真。

这个问题是存储器模块的构造所引起的。就是说，执行存储器芯片的功能的DRAM被分成了两组且这两组通过具有T形分支结构的线路彼此连接。因为短线的长度增加，信号反射的时间常数增大从而波形的失真变得严重。

此种相关技术被公开在，例如，日本未审查专利申请文献(JP-A)No.2001-270518中。

发明内容

因此，本发明的一个目的是提供一存储器模块，用于该存储器模块的多个存储器芯片，和使用该存储器模块和多个存储器芯片的一存储器系统，使得能够解决上述问题并减小高速信号引起的波形失真。

根据本发明中一方面的存储器模块包括模块基底；至少一个指令地址信号寄存器；在模块基底上表面和下表面提供的多个存储器芯片，多个存储器芯片中的每一个都具有拥有主动终端器电路的指令地址信号终端；和指令地址信号线路。指令地址信号寄存器是内部布线并连接到多个存储器芯片上。

多个存储器芯片被分开使得形成至少一个1阶存储器组和至少一个2阶存储器组。每个1阶存储器组包括两个或三个存储器芯片，这些存储器芯片在模块基底的一表面和另一表面上提供并且彼此相近和相邻。每个2阶存储器组包括两个或三个存储器芯片，这些存储器芯片在模块基底的一表面和另一表面上提供并且彼此相近和相邻。1阶存储器组和与它相邻的2阶存储器组配对，使得这对存储器组有四个或五个存储器芯片。这对存储器组在相同时间可被访问。指令地址信号线路具有T形分支结构并且用于将指令地址信号寄存器连接到对应的那对存储器组上。当作出访问时，存储器组对中的一个在访问过程中使用而另一个不被使用。存储器组的存储器芯片的在访问过程中不被使用的指令地址信号终端被主动地终止。就是说，或者1阶存储器组或者2阶存储器组中的存储器芯片的指令地址信号终端被主动地终止。所述存储器模块可以包括多个存储器组对，其中指令地址信号线路分别以相同的长度将指令地址信号寄存器连接到与其对应的每一存储器组对，并且其中当在一个存储器组对中进行访问时，在访问期间使用一个阶的存储器组，而不使用该对中另一阶的存储器组，并且在所述访问期间不使用的每一对的另一阶的存储器芯片的指令地址信号终端被主动地终止。存储器模块具有与这个指令地址信号线路结构相同的其他信号线路。

根据上述具有T形分支结构的信号线路的拓扑，在模块基底的一个表面或两个表面上彼此相近和/或相邻的存储器芯片彼此配对。因此，短线的长度减小。主动终止在信号非接收侧上的一存储器组的存储器芯片中执行，该存储器组是通过具有T形分支结构的指令地址信号线路彼此连接的存储器组对中的一个。因此，在信号接收侧的一存储器组的存储器芯片的线路执行作为开放端的职责，其中该存储器组是作为存储器组对中的另一个。因此，如果信号反射发生在信号接收侧的开放端，它的时间常数会很小。然后，波形将会被防止严重失真。相反的，适度的信号反射达到具有尖锐上升沿和下降沿的良好的波形。

优选的，上述存储器模块进一步包括具有T形分支结构的数据信号线路，用于连接存储器组对中的一个到另一个。多个存储器芯片中的每一个可能进一步具有数据信号终端。存储器组的存储器芯片的不在访问过程中使用的数据信号终端可能被主动终止。

优选的，存储器模块进一步包括连接到对应于任一存储器组的模块终端的指令地址主动终止控制信号线路。

优选的，存储器模块进一步包括具有T形分支结构的时钟信号线路。多个存储器芯片中的每一个可能进一步具有时钟信号终端。可能提供偶数个指令地址信号寄存器使得形成至少两组。时钟信号线路可能连接到指令地址信号寄存器和存储器芯片，使得将至少两组指令地址信号寄存器彼此连接并且彼此连接存储器组对。存储器组对中的一个的存储器芯片的时钟信号终端可能被主动终止。

优选的，存储器组对中的至少一个的每一存储器组彼此相邻并连接，使得形成一T形分支结构，该结构具有两个在模块基底的一个表面上的叠层式存储器芯片和一个在模块基底的另一表面上的存储器芯片。在另一表面上的存储器芯片的指令地址信号终端可能被主动终止。

优选的，提供了四对具有ECC(检错和纠错)能力的存储器组。这四对存储器组可能包含六个存储器组。这六个存储器组中的每一个可能具有在模块基底的一表面上的一个存储器芯片和在模块基底的另一表面上的另一存储器芯片。这四对存储器组可能进一步包括两个存储器组。这两个存储器组中的每一个可能具有在模块基底的一个表面上彼此叠放的两个存储器芯片和在模块基底另一表面上的另一存储器芯片。

优选的，叠放的存储器芯片包括具有在印刷电路板一个表面上提供的第一焊盘的一单一存储器芯片和具有在印刷电路板另一表面上提供的第二焊盘的另一单一存储器芯片。指令地址信号线路可能通过单一线路连接至第一和第二焊盘，并且数据信号线路可能通过另一单一线路连接至第一和第二焊盘之一。叠放的存储器芯片的信号线可能夹在电源层和地层之间来形成一带状线。

优选的，存储器模块进一步包括具有T形分支结构的时钟信号线路，用于连接彼此配对的存储器组中的一个到另一个。存储器组对中的一个的存储器芯片可能被终止。

优选的，多个存储器芯片中的每一个进一步具有用于产生指令地址主动终止控制信号的主动终止电路，用于锁住指令地址主动终止控制信号的电路，以及用于在指令地址主动终止控制信号在主动终止电路打开期间被锁存时改变至少部分主动终止电路的电路。

根据本发明另一方面的存储器系统包括母板，在母板上的上述第一和第二存储器模块，和连接到安装在第一和第二存储器模块上安装的多个存储器芯片的用来控制存储器容量的存储器控制器。在存储器模块和存储器控制器之间的信号线路可能被独立的连接在它们之间以分别具有相同的长度。

优选的，在到存储器控制器的预定距离提供第一存储器模块并且在到存储器控制器的比所述预定距离更长距离处提供第二存储器控制器。从第一存储器模块到存储器控制器的所述预定距离的信号线路可能被作为内层线路而形成，并且从第二存储器模块到存储器控制器的所述更长距离的信号线路可能被作为表层线路而形成。

根据本发明另一方面的存储器系统包括母板，在母板上的上述第一和第二存储器模块，和连接到安装在第一和第二存储器模块上的多个存储器芯片的用来控制存储器容量的存储器控制器。在存储器模块和存储器控制器之间的信号线路中，指令地址信号和时钟信号中的至少一个可能被通过具有T形分支结构的线路连接以分别具有相同的长度。

本发明的存储器模块的构造使得能够在写入和/或读取高速信号期间减小波形失真并可靠达到存储器容量。

附图说明

图1示出了用于已知存储器模块的块线路实例；并且

图2示出了使用如图1所示的已知存储器模块得到的仿真波形实例；

图3示出了根据本发明的存储器模块的块线路实例和构造实例；

图4A示出了可用于本发明的VTT主动终端器电路的实例。

图4B示出了可用于本发明的中心抽头主动终止电路的实例；

图5示出了根据本发明的存储器系统的构造实例；

图6示出了存储器系统的信号线路的实例；

图7是一时序图，示出了存储器模块执行的一操作实例；

图8示意性的示出了能够用于存储器模块的具有T形分支结构的线路实例；

图9示出了在如图8所示的测试点得到的仿真波形实例；

图10是一示意图，示出了在如图8所示的所有DRAM中执行主动终止的实例；

图11示出了在如图10所示的测试点得到的仿真波形实例；

图12是一示意图，示出了主动终止执行的位置从图8的信号非接收面上的DRAM移动到信号接收面上的DRAM的实例；

图13示出了在如图12所示的测试点得到的仿真波形实例；

图14示出了存储器模块的另一构造的实例和块线路的实例，该存储器模块与图3中的不同在于使用了包括14个DRAM和彼此叠放的两个DRAM的两个单元的十八个DRAM；

图15示出了可被用于如图14所示的存储器模块的具有T形分支结构的线路实例；

图16示出了在如图15所示的测试点得到的仿真波形实例；

图17A示出了用于如图14所示的叠放的DRAM的封装基底的信号线路的拓扑实例；

图17B示出了用于如图14所示的叠放的DRAM的封装基底的信号线路的另一拓扑实例；

图18示出了如图14所示的CA信号线路的拓扑实例；

图19示出了如图14所示的DQ信号线路的拓扑实例；

图20示出了本发明的存储器模块的另一构造实例和块线路实例，其中使用的18个DRAM不同于在图14中使用的；

图21示出了本发明的存储器模块的另一构造实例和块线路实例，其中使用的18个DRAM不同于在图14和20中使用的；

图22示出了本发明的存储器模块的不同于如图3，14，20和21所示的另一构造实例和块线路实例；

图23示出了用于本发明的存储器模块的时钟信号线路实例；

图24示出了用于根据本发明的另一存储器系统的块线路实例，这个存储器系统与如图6所示的不同；

图25示出了用于本发明的存储器系统的CA主动终止控制电路实例；

图26是一时序图，示出了根据如图25所示的本发明的另一存储器模块执行的一操作实例。

具体实施方式

本发明的实施例将参考附图进行描述。附图已经为了方便理解的缘故被简化使得能够显示本发明的主要元件。

图3是一线路框图，示出了本发明的第一实施例。如图所示，存储器模块10包括在相同时间内可以访问的11-1阶和11-2阶设备。这些设备是十六个动态随机存取存储器(DRAM)12。这些DRAM12被分成形成在模块基底的两个表面上的两组并且两组中的每一个包括八个DRAM12。这八个DRAM12被分成四个存储器组并且四个存储器组中的每一个包括两个DRAM。这两个DRAM中的一个安装在模块基底的一个表面上并且另一个安装在模块基底的另一表面上。这两个DRAM是共同的线路连接的。因此，这幅图仅仅显示八个DRAM12。就是说，存储器组中的每一个与相邻的另一个存储器组配对。此外，每一对相邻存储器组中的一个有与另一个不同的阶。

这样，根据本实施例，在模块基底上表面的一个DRAM12与在模块基底下表面的一个DRAM12配对，从而形成一个存储器组。相邻的存储器组对中的一个是11-1阶并且另一个是11-2阶。就是说，提供存储器组从而相邻存储器组中一个的阶与另一个不同。但是，DRAM12可能在模块基底的上表面和下表面被提供使得彼此相邻和相近。在这种情况下，相邻的两个存储器组执行一个单元的功能。两个相邻的存储器组中的一个可能包括两个或三个DRAM12，从而两个相邻的存储器组包括四个或五个DRAM12。

DRAM12中的每一个具有指令-地址(CA)信号终端，数据(DQ)信号终端，CA主动终止控制(ODT-CA)信号终端和时钟(WCLK)信号终端。CA信号终端具有主动终止电路。

存储器模块10进一步具有四个CA信号寄存器(CAR)13，使得将DRAM12分为两组。与DRAM12中的情况相同，CAR13被安装在模块基底的上表面和下表面并且共同地布线连接。因此，这幅图显示了两个CAR13。每一个CAR13具有两个CA信号输入终端，一个CA信号输出终端和一个WCLK信号终端。

接下来，信号线路和连接的构造将参考这幅图进行描述。

在DRAM12和CAR13之间的CA信号线路将按照如下建立。包含DRAM12的相邻的两个存储器组彼此配对并且通过具有T形分支结构的线路彼此连接。其中存储器组对的一个，例如，11-1阶存储器组操作，11-2阶存储器组的DRAM12的CA信号终端被打开并主动终止。

这个T形分支结构使得能够尽可能的减小从相邻的DRAM12到分支点的线路长度。就是说，短线长度能够被尽可能的减小。在预定位置提供该分支点，使得从分支点到CAR13的存储器组对的线路长度和与它相邻的另一存储器组对的相等。然后，将即使在高速信号输入到存储器模块10的情况下也能够防止产生严重的波形失真。

DQ信号线路形成T形分支结构，使得相邻的DRAM12彼此配对，并且DQ信号线路在相邻于操作中的DRAM12的DRAM12处被主动终止。

连接至每一DRAM12的ODT-CA信号线路从对应于DRAM12的模块终端延伸出来。

如本图所示，对于每一DRAM12和每一CAR13提供WCLK信号线路。就是说，WCLK信号线路具有T形分支结构，使得将相邻的DRAM12和CAR13彼此配对。WCLK信号线路具有分别连接至相邻的DRAM12对或相邻的CAR13对的两条线路。两条线路中的一条开放且另一条终止。

当一CA信号被从CAR13传输到1阶DRAM12时，2阶DRAM12的CA主动终止电路被打开。另一方面，当另一CA信号从CAR13传输到2阶DRAM12时，在模块基底的一个面上的1阶DRAM12的CA主动终止电路被打开。

DRAM12中一个的主动终止电路的有效终端电阻值与连接到它的信号线路的特征阻抗值相等。

图4A和4B示出了主动终止电路的实例。

图4A示出了一VTT主动终止电路，其包括通过并联的传送晶体管22和23连接到终端电源21上的电阻Rterm。在终端电压值是电压V_DDQ的二分之一处，电阻Rterm应该连接到这个终端电源21上。但是，根据需要，VTT的终端电压值可能与V_DDQ相等。

图4B示出了一中心抽头主动终止电路，其包括串联的晶体管22和23及两个电阻2×Rterm。终端电压连接到在晶体管22和23以及两个电阻2×Rterm之间的中心抽头上。在终端电压值是电压V_DDQ的二分之一，并不需要另一电压源，尽管能耗增加。

在每一CAR13的信号输入侧提供终端电阻。

存储器系统的构造将参考图5，6和3进行描述。

如图5所示，两个存储器模块10(1)和10(2)和一个存储器控制器31被安装在母板30上。在存储器控制器31和存储器模块10(1)的终端之间的信号以及在存储器控制器31和存储器模块10(2)的终端之间的信号被在它们之间独立地布线和连接。存储器模块10(1)的终端在从DRAM12和CAR13延伸出的连接器32(1)中形成。此外，存储器模块10(2)的终端在从DRAM12和CAR13延伸出的连接器32(2)中形成。

如图5所示，提供存储器模块10(1)的位置比提供存储器模块10(2)的位置距离存储器控制器31要近。在存储器模块10(1)和存储器控制器31之间的线路是内层线路，在存储器模块10(2)和存储器控制器31之间的线路是表层线路，从而在存储器控制器31和连接器32(1)之间的线路长度与在存储器控制器31和连接器32(2)之间的线路长度实质上相等。一接地在表层线路和内层线路之间被作为一接地层而提供。此外，在母板30的下表面提供一电源层。

图6示出了存储器系统的一部分。存储器系统的主要操作将参考图7进行描述。

当CA信号被传输到1阶DRAM12，存储器控制器31在一包括每一指令同步于WCLK信号的两个时钟周期的时间周期，将CA信号输出至CAR13并将ODT_CA信号输出至2阶DRAM12。这个同步通过中心对齐获得，就是说，通过在数据有效时期的中心提供时钟边沿。然后，CA信号输入到CAR13且2阶DRAM12的主动终止电路被打开。

之后，CAR13输出CA信号到1阶DRAM12。1阶DRAM12在由WCLK信号的箭头指示的偶数的边沿接收每一CA信号。当在最近的CA信号被输出之后经过对应于半个周期后的时间周期时，ODT_CA信号被关闭。

当DQ信号被写入1阶DRAM12时，2阶DRAM12的DQ主动终止电路被打开。当DQ信号被传输到2阶DRAM12时，仅仅在模块基底的一个面上的1阶DRAM12的主动终止电路被打开。这个控制由CA电阻执行。当DQ信号被读取时，DQ信号可能与DQ选通信号同步传输，正如已知的DDR-SDRAM的情况。如果存储器控制器31具有输入定时优化能力，则DQ选通信号可能不被使用。

通过本发明得到的改进的波形将参考图8和图9进行描述，图8示出了存储器系统的一部分的构造，图9示出了仿真波形。

因为根据本发明的T形分支结构线路在相邻的DRAM12之间形成，所以短线长度相对较短，例如，略长于10微米。因此，如果信号接收期间在1阶DRAM12的开放端发生信号反射，因为较小的时间常数的关系，波形的严重失真将被防止。相反的，良好的波形可通过适度的信号反射得到。

当主动终止在信号非接收侧之上的作为通过T形分支结构彼此配对的DRAM12中的一个的2阶DRAM12中执行时，连接到信号接收侧上的1阶DRAM12的线路形成一开放端。因此，信号反射发生且信号波形的上升沿和下降沿变得尖锐，从而可以获得改进的信号波形。

图10是一示意图，示出了存储器模块的一部分的构造实例，图11示出了当在信号接收侧上的1阶DRAM12被终止时得到的信号波形实例。在这种情况下，信号直接到达终止的部分，并且反射信号经过一预定延时到达终止的部分。因此，信号波形的上升沿和下降沿变得平滑。

图12是一示意图，显示了存储器模块的一部分的另一构造实例，图13示出了当在信号接收侧上的1阶DRAM12被终止时得到的信号波形实例。如上述情况中一样，信号直接到达终止的部分，并且反射信号经过一预定延时到达终止的部分。因此，信号波形的上升沿和下降沿变得平滑。

上述线路用于在DRAM12和CAR13之间传输和接收CA信号。但是，这种线路可以用于在DRAM12和不同于CAR13的元件之间传输和接收信号。例如，PLL(锁相环)电路可用于传输和接收WCLK信号。

不局限于上述框图，这个存储器模块的任意部分能够在可以达到本发明的上述功能的前提下由其他部分替代。

本发明的第二实施例将参考图14到19进行描述。

根据这个实施例，如图14所示，使用了十八个DRAM12。就是说，两个DRAM12被添加到第一实施例的DRAM12中。这两个添加的DRAM12叠放在一预定的1阶DRAM12和一与该1阶DRAM12相邻并配对的预定的2阶DRAM12上，从而形成了彼此叠放的两个DRAM的两个单元。叠放的DRAM12的两个单元中的一个被提供在模块基底的一个表面上并且一个DRAM12被提供在模块基底的另一表面上，以形成一存储器组。叠放的DRAM12的两个单元中的在模块基底一个表面上的另一个和在模块基底另一表面上的另一DRAM12也会形成另一存储器组。根据这种构造，主动终止在模块基底另一面上的DRAM12中执行。图16示出了通过上述构造得到的仿真波形。这些仿真波形比如图9所示的仿真波形要平滑，但是比如图11和13所示的要尖锐。

图17A和17B中的每一个都示出了根据这个实施例在叠放的DRAM50中形成的信号线路实例。叠放的DRAM50包括作为存储器芯片形成的DRAM52和53。在印刷电路板51的一个面上提供DRAM52，在印刷电路板的另一表面上提供DRAM53。就是说，从球状端点57延伸出的信号线路通过一通孔56连接至DRAM52的焊盘54及DRAM53的焊盘55。

在图17A中，信号层连接到焊盘55和54上。电压V_DDQ层在印刷电路板51的一个面上形成，电压V_SSQ层在印刷电路板51的另一面上形成。这样，在电源层和地层之间提供叠放的DRAM50的信号线路，以形成一带状线。然后，信号上的噪音数量将减少。

在图17B中，信号层连接到焊盘55和54上并且外部连接到DRAM52和53之一。在这种情况下，信号层外部连接到DRAM53。电压V_DDQ层和电压V_SSQ层在印刷电路板51的内层之间形成。因为提供电源层和地层使得其彼此相邻，所以在电源和地之间的环路电感减小，且在电源和地中的噪音数量减小。

图18示出了用于取出叠放的DRAM50中的CA信号的线路。叠放的DRAM50的CA信号从印刷电路板51的内层取出，如图17A所示。之后，CA信号被传输到模块基底61。此外，在叠放的DRAM50的下表面上提供的DRAM63的CA信号被从封装基底62的内层取出并且传输到模块基底61。就是说，CA信号线路连接到DRAM50和63。因为连接到叠放的DRAM50的CA信号线路的负载和时间延迟的数量增加，所以这个CA信号线路的长度应该被减小，使得其小于具有一不同构造的CA信号电路的长度，从而将这个CA信号和另一CA信号的定时同步。

图19示出了用于取出叠放的DRAM50的DQ信号的线路。提供叠放的DRAM50和DRAM63的位置与如图18所示的相同。但是，每一DQ信号被个别地从DRAM52，53和63的焊盘中取出。就是说，DQ信号线路由一单一线路形成并且与焊盘连接。每一焊盘在每一DRAM的一面上被提供。

本发明的第三实施例将被参考图20描述。在这个实施例中，将使用具有ECC(检错和纠错)能力的不同与如图14所示的DRAM的18个DRAM。

如这幅图所示，存储器模块70包括多个71阶设备。这些71阶设备包含在模块基底上表面的九个DRAM72和在模块基底下表面的九个DRAM72。上表面上的第五DRAM72，即，在上表面中心的DRAM72是2阶的。另一方面，下表面的第五DRAM72，即，在下表面中心的DRAM72是1阶的。这些在上表面的第一到第九DRAM72由参考字母A指定，且这些在下表面的第一到第九DRAM72由参考字母B指定。

然后，DRAM 1A，1B，3A，3B，5B，6A，6B，8A和8B是1阶的。此外，DRAM 2A，2B，4A，4B，5A，7A，7B，9A和9B是2阶的。在存储器模块70中心的相邻的存储器组彼此配对。相邻的存储器组对包括1阶DRAM 5B，6A，6B和2阶DRAM 7A和7B。在存储器模块70中心的其它相邻的存储器组也彼此配对。这个相邻的存储器组对包括1阶DRAM 3A，3B和2阶DRAM 4A，4B和5A。这些相邻的存储器组对中的每一对具有如上述实施例中的T形分支结构。

当CA信号从CAR73传输到1阶DRAM72时，每一2阶DRAM72的CA主动终止电路被打开。当另一CA信号从CAR73传输到2阶DRAM72时，在模块基底的一个表面上的1阶DRAM72的CA主动终止电路被打开。为实现本实施例，应该在DRAM72下面提供两个CAR73，如这幅图所示。因为从存储器模块70的CA信号终端延伸出的T形分支电路变得较大，所以在CA信号终端和T形分支线路的分支点之间提供线路阻抗匹配电阻R(＝Zm-Z0/2)。这里，Zm表示母板线路的特征阻抗。此外，Z0表示存储器模块线路的特征阻抗。通过使用上述的电阻R，在CAR73和DRAM72之间的线路长度减小。此外，用于传输信号的时间减少，从而可以以比原来高的速度产生时钟信号。

本发明的第四实施例将参考图21进行描述。这幅图示出了具有ECC能力的十八个DRAM。这些DRAM与如图14和20中所示的不同。

如图所示，存储器模块80包括81阶设备。这些81阶设备包含在模块基底上表面的九个DRAM 82和在模块基底下表面的九个DRAM82，与图20的情况中一样。每三个彼此相邻的存储器组包含至少一个1阶存储器组和至少一个2阶存储器组。在模块基底的上表面和下表面提供在这三个存储器组中心的存储器组的DRAM82，如上所述。这个中心存储器组的这些DRAM82中的一个是1阶且另一个是2阶。在下文中，在上表面的第一到第九DRAM82以参考字母A指定，在下表面的第一到第九DRAM82以参考字母B指定。

然后，从DRAM 1A到3A和DRAM 1B到3B延伸出的第一CA信号线连接到CAR83-1上。此外，从DRAM 7A到9A和DRAM 7B到9B延伸出的第二CA信号线连接到CAR83-2上。从DRAM 4A到6A和DRAM 4B到6B延伸出的第三CA信号线连接到CAR83-1或CAR83-2。但是，第三和第四线可以根据需要连接到CAR83-1和CAR83-2上。根据这个结构，在模块基底的每一表面的九个81阶设备或九个DRAM82被分为三组。这三组的线路结构彼此相同，使得这三组的线的长度彼此相同。于是，这三组的波形的变化量将被减少。

本发明的第五实施例将被参考图22进行描述。九个具有ECC功能的DRAM在本实施例中使用。

这幅图也示出了包括91阶设备的将在下面进行描述的存储器模块90。在对应于如图14所示提供1阶DRAM的位置的预定位置提供上述九个DRAM。这9个DRAM中的7个被作为DRAM92而提供，9个DRAM中的两个彼此叠放并作为叠放的DRAM93而提供。此外，固定电阻Rf被提供来代替在预定位置的DRAM，该位置对应于如图14所示2阶DRAM被提供且与相邻的DRAM配对的位置。CAR94和信号线的位置与图14中的情况相同。

现在参考图23描述本发明涉及时钟信号线路的第六实施例。在本实施例中，PLL电路101用于代替上述的CA寄存器，以产生与DRAM连接的时钟信号。这个时钟信号线路具有T形分支结构，使得相邻的DRAM彼此配对。在信号非接收侧的DRAM中执行终止。

现在描述存储器系统的时间裕量。

如上所述，内层线路被用作从存储器控制器延伸到它附近的存储器模块的信号线路。表层线路被用作从存储器控制器到远离它的另一存储器模块的信号线路。

根据本发明这个存储器系统的结构，上述两个存储器模块在相同时间内可被访问。如果通过两条线对上述存储器模块进行访问且通过其中一条线传输信号所需的时间和通过另一条的相等，则通过其中一条线将信号输入信号控制器的时间将和在信号读入过程中通过另外一条线将另一信号输入存储器控制器的时间不等。这种不相等减少了存储器系统的时间裕量。

通常，通过表层线路传输信号需要的时间是大约6ns/m且通过内层线路传输信号的时间是大约7ns/m。就是说，通过内层线路传输信号需要的时间要长于信号通过表层线路传输的情况。此外，从存储器控制器31延伸到它附近的存储器模块的信号线路的长度是大约100微米，并且从存储器控制器31延伸到远离它的存储器模块的信号线路的长度是大约120微米。因此，内层线路被用作从存储器控制器31到它附近的存储器模块的信号线路，并且表层线路被用作从存储器控制器31到远离它的存储器模块的信号线路。从而，从存储器控制器31传输信号到它附近的存储器模块所需的时间变得与从存储器控制器31传输信号到远离它的存储器模块所需的时间相等，从而可以减小存储器控制器31在信号读入过程中的输入时间裕量的减少量。

图24示出了结构与如图6所示的存储器系统不同的存储器系统。本存储器系统具有存储器控制器113，包括两个DRAM、一个CAR和一个PLL电路的存储器模块110(1)和包括两个DRAM、一个CAR和一个PLL电路的存储器模块110(2)。如本图所示，在存储器控制器113和存储器模块110(1)的两个DRAM之间的信号线路可能具有T形分支结构。从存储器模块110(1)的两个DRAM延伸到它的CAR上的信号线路可能也具有T形分支结构。此外，在存储器控制器113和存储器模块110(2)的两个DRAM之间的信号线路可能具有T形分支结构。从存储器模块110(2)的两个DRAM延伸到它的CAR上的信号线路可能也具有T形分支结构。根据上述结构，存储器控制器113的管脚和引线的数量将减少，从而减少制造存储器控制器113的成本。

用于传输ODT_CA信号的电路将参考图25和26进行描述。

如图25所示，从存储器控制器113传输的ODT_CA信号被连接到在存储器模块120的DRAM 121中的锁存器电路122上。来自锁存器电路122的输出信号执行ODT_CA主动终止控制信号的职责。在ODT_CA信号从地电平L到电源电压电平H的转变过程中，终止电路123在地电平被终止。当ODT_CA信号到达电源电压电平H时，终止电路123在电压V_DDQ被终止。终止电路123同样在OCT_CA信号从电源电压电平H到地电平L的转变过程中在电压V_DDQ被终止。当ODT_CA信号到达地电平L时终止电路123在地电平被终止。

存储器控制器130具有包括一个输出电阻Ron的OCT_CA信号输出电路131。这个输出电阻Ron的电阻值与ODT_CA信号线路的特征阻抗Z0的值匹配，以减少由信号反射产生的噪音。然后，电阻值Ron变为与特征阻抗Z0相等。这个输出电阻Ron终止了ODT_CA信号输出电路131的输出终端。

如上所述，ODT_CA信号根据ODT_CA信号的电平被锁在电源电压电平H或地电平L上。如果ODT_CA信号被锁在电源电压电平H上，在地侧的ODT_CA主动终端124被关闭。如果ODT_CA信号被锁在地电平L上，在电源电压侧的ODT_CA主动终端124被关闭。在这两种情况下，没有电流流入ODT_CA主动终端124且DRAM121的能耗降低。

尽管上述信号被描述为单端信号，不同的信号可被使用。

Claims

1.一种存储器模块，包括：

模块基底；

一个或多个指令地址信号寄存器；

在模块基底的上表面和下表面上提供的多个存储器芯片，多个存储器芯片中的每一个具有带有主动终止电路的指令地址信号终端；以及；

指令地址信号线路；

其中指令地址信号寄存器是内部布线并连接到多个存储器芯片；

其中多个存储器芯片被分开，以形成1阶存储器组和2阶存储器组，其中1阶存储器组包括在模块基底的一个表面或相对表面上提供的并且彼此相近和相邻的两个或三个存储器芯片，2阶存储器组包括在模块基底的一个表面或相对表面上提供的并且彼此相近和相邻的两个或三个存储器芯片；

其中1阶存储器组与相邻的2阶存储器组配对，使得这对存储器组具有四个或五个存储器芯片；

其中指令地址信号线路具有T形分支结构，且用于连接指令地址信号寄存器到与其对应的存储器组对，以及；

其中当在一个存储器组对中进行访问时，在访问期间使用该存储器组对中的一个存储器组，而不使用另一存储器组，并且该对中的其他阶的存储器组的存储器芯片的在访问期间不被使用的指令地址信号终端被主动的终止。

2.根据权利要求1所述的存储器模块，所述存储器模块包括多个存储器组对，

其中指令地址信号线路用于分别以相同的长度将指令地址信号寄存器连接到与其对应的每一存储器组对，以及

其中当在一个存储器组对中进行访问时，在访问期间使用该对的一个存储器组，而不使用该对中的另一存储器组，以及在所述访问期间每一对的不使用的另一存储器组的存储器芯片的指令地址信号终端被主动地终止。

3.根据权利要求2所述的存储器模块，进一步包括具有T形分支结构的数据信号线路，用于连接存储器组对中的一个到另一个；

其中多个存储器芯片中的每一个进一步具有数据信号终端，以及；

其中存储器组的存储器芯片的在访问期间不被使用的数据信号终端被主动的终止。

4.根据权利要求2所述的存储器模块，进一步包括连接到对应于任一存储器组的模块终端的指令地址主动终止控制信号线路。

5.根据权利要求2所述的存储器模块，进一步包括具有T形分支结构的时钟信号线路；

其中多个存储器芯片中的每一个进一步具有时钟信号终端；

其中提供偶数个指令地址信号寄存器以形成两组或多组，其中将时钟信号线路连接至指令地址信号寄存器和存储器芯片，以彼此连接两组或多组指令地址信号寄存器和存储器组对，以及；

其中存储器组对中的一个的存储器芯片的时钟信号终端被主动地终止。

6.根据权利要求2所述的存储器模块，其中彼此相邻和连接以形成T形分支结构的存储器组对中一个或多个的每个存储器组在模块基底的一个表面上具有两个叠放的存储器芯片和在模块基底的另一表面上具有一个存储器芯片，并且其中在另一表面上的存储器芯片的指令地址信号终端被主动的终止。

7.根据权利要求6所述的存储器模块，其中四对具有检错和纠错能力的存储器组包括：六个存储器组，六个存储器组中的每一个在模块基底一个表面具有一个存储器芯片和在模块基底另一表面具有另一存储器芯片；还包括两个存储器组，两个存储器组中的每一个具有在模块基底的一个表面上彼此叠放的两个存储器芯片，和在模块基底另一表面具有另一存储器芯片。

8.根据权利要求6所述的存储器模块，其中叠放的存储器芯片包括具有在印刷电路板的一个表面上设置的第一焊盘的单一存储器芯片和具有在印刷电路板的另一表面设置的第二焊盘的另一单一存储器芯片，其中指令地址信号线路通过单一线路连接到第一和第二焊盘，并且将数据信号线路通过另一单一线路连接到第一和第二焊盘中的一个，并且其中将叠放的存储器芯片的信号线夹在电源层和接地层之间从而形成带状线。

9.根据权利要求2所述的存储器模块，进一步包括线路阻抗匹配电阻，其中在多个存储器芯片下面设置一个或多个指令地址信号寄存器，且将该线路阻抗匹配电阻插入具有T形分支结构的连接到指令地址信号终端的线路中。

10.根据权利要求2所述的存储器模块，进一步包括具有T形分支结构的时钟信号电路，用于连接彼此配对的存储器组中的一个到另一个，其中存储器组对中的一个的存储器芯片被终止。

11.根据权利要求2所述的存储器模块，其中多个存储器芯片中的每一个进一步具有用于产生指令地址主动终止控制信号的主动终止电路，用于锁存指令地址主动终止控制信号的电路，和用于在指令地址主动终止控制信号在主动终止电路被打开期间被锁存时改变至少部分主动终止电路的电路。

12.一种存储器芯片，其用于具有一个或多个指令地址信号寄存器和多个安装在存储器模块上的存储器芯片的存储器模块，该多个存储器芯片中的每一个具有带有主动终止电路的指令地址信号终端，其中指令地址信号寄存器是内部布线并被连接到多个存储器芯片上，该存储器芯片包括：

主动终止电路，用于产生指令地址主动终止控制信号；

用于锁存指令地址主动终止控制信号的电路；以及

用于在指令地址主动终止控制信号在主动终止电路在打开期间被锁存时关断至少部分主动终止电路的电路。

13.一种存储器系统，它包括：

母板；

将根据权利要求1到11中的一个所述的第一和第二存储器模块设置在母板上；以及

存储器控制器，连接至安装在两个存储器模块上的多个存储器芯片，以控制存储器容量；

其中在每一存储器模块和存储器控制器之间的信号线路独立的在它们之间连接以分别具有相同的长度。

14.根据权利要求13所述的存储器系统，其中在到存储器控制器的预定距离处设置第一存储器模块，且在到存储器控制器比所述预定距离更长距离处设置第二存储器模块，并且其中从第一存储器模块到存储器控制器的所述预定距离的信号线路作为内层线路形成，且从第二存储器模块到存储器控制器的所述更长距离的信号线路作为表层线路形成。

15.一种存储器系统，它包括：

母板；

将根据权利要求1到11中的一个所述的第一和第二存储器模块设置在母板上，以及

存储器控制器，连接至安装在两个存储器模块上的多个存储器芯片上，以控制存储器容量；

其中，在每一存储器模块和存储器控制器之间连接的信号线路中，指令地址信号和时钟信号中的一个或多个通过在母板上存储器模块的具有T形分支结构的线路来连接以分别具有相同的长度。