CN1301595C - 调制装置和方法及dsv控制比特生成方法 - Google Patents

调制装置和方法及dsv控制比特生成方法 Download PDF

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Abstract

一种调制装置和方法及DSV控制比特生成方法，能够准确地确定要插入到数据串中的DSV控制比特值。1-7PP数据转换单元(52)将调制分界点信息包括使用表2的转换表的数据串调制分界点信息提供给调制分界点检测单元(81)，并且将DSV分段分界点信号包括已插入DSV控制比特的数据串的DSV分段分界点位置信息提供给有效分界点检测单元(82)。根据所提供的调制分界点信息，调制分界点检测单元(81)检测调制分界点位置，并且将调制分界点信号提供给有效分界点检测单元(82)。根据所提供的DSV分段分界点信号，有效分界点检测单元(82)从由所提供的调制分界点信号表示的调制分界点位置中，检测控制对应DSV分段的DSV控制比特的判决定时的有效分界点位置。本发明可以应用于调制装置。

Description

调制装置和方法及DSV控制比特生成方法
技术领域
本发明涉及调制装置和方法及DSV控制比特生成方法，特别涉及一种适合用于数据传输或记录介质上的数据记录的调制装置和方法及DSV控制比特生成方法。
背景技术
当通过特定传输路径传输数据或者在记录介质如磁盘、光盘或磁光盘上记录数据时，根据传输路径或记录介质对数据进行调制。
这种调制的一种公知方法是分块编码。在分块编码中，数据序列分成由m×i比特组成的单元块(以下称作数据字)，并且数据字根据适当的编码规则转换成由n×i比特组成的码字。如果i＝1，则码为定长码，而如果可以选择多个值作为i，也就是，如果在1到imax(最大i)的范围内选择特定i来进行转换，则码为变长码。分块码表示为变长码(d，k；m，n；r)。
i称作约束长度，并且imax为r(最大约束长度)。d表示连续“1”之间的最小连续“0”个数，例如，“0”的最小行程(run)。k表示连续“1”之间的最大连续“0”个数，例如，“0”的最大行程。
当以上述方式获得的变长码记录在光盘、磁光盘等上时，例如，在致密盘或微型盘的情况下，以反转表示“1”且以不反转表示“0”来对变长码进行NRZI(Non-Return-to-Zero Inverted，不归零反转)调制，并且根据NRZI调制变长码(以下也称作记录波形序列)执行记录。在记录密度不是那么高的较早类型的遵循ISO(International Organization forStandardization，国际标准化组织)标准的磁光盘中，直接记录经过调制以作记录的比特序列，而不经过NRZI调制。
假定记录波形序列的最小反转间隔表示为Tmin，并且其最大反转间隔为Tmax。为了允许在线速度的方向上以高密度记录，最好，最小反转间隔Tmin长；也就是，最小行程d大。而且，从时钟回放的角度，最好，最大反转间隔Tmax短；也就是，最大行程k小。为了满足这些条件，已经提出各种调制方法。
更具体地说，例如在光盘、磁盘、磁光盘等中已被提出或者已被实际使用的调制方法包括作为变长码的RLL(1-7)(也表示为(1，7；m，n；r))和RLL(2-7)(也表示为(2，7；m，n；r))以及用于遵循ISO标准的MO的定长RLL(1-7)(也称作(1，7；m，n；1))。
在当前正被开发用于高记录密度盘如光盘或磁光盘的盘装置中，经常使用最小行程d＝1的RLL码(run length limited code，行程长度受限码)。
例如，用于变长RLL(1-7)码的转换表如下所示：
<表1>
RLL(1，7；2，3；2)
      数据    码
i＝1  11      00x
      10      010
      01      10x
i＝2  0011    000 00x
      0010    000 010
      0001    100 00x
      0000    100 010
如果随后信道比特为“0”，则认为转换表中的符号x是“1”，并且如果随后信道比特为“1”，则是“0”。最大约束长度r为2。
变长RLL(1-7)的参数是(1，7；2，3；2)。假定记录波形序列的比特间隔以T表示。因而，以(d+1)T表达的最小反转间隔Tmin为2(＝1+1)T。假定数据序列的比特间隔以Tdata表示。因而，以(m/n)×2表达的最小反转间隔Tmin为1.33(＝(2/3)×2)Tdata。而且，以(k+1)T表达的最大反转间隔Tmax为8(＝7+1)T((＝(m/n)×8Tdata＝(2×3)×8Tdata＝5.33Tdata)。而且，检测窗口宽度Tw以(m/n)×Tdata表达，并且其值为0.67(＝2/3)Tdata。
在通过表1中的RLL(1-7)调制而获得的信道比特序列中，对应于Tmin的2T出现频率最高，随后是3T和4T。出现边沿信息的快速循环如2T和3T通常有利于时钟回放。
然而，随着线速度方向上的记录密度进一步提高，相反地，Tmin出现问题。也就是，当连续出现最小行程2T时，记录波形往往发生失真。这是由于记录波形受到噪声、散焦、切线倾斜等的影响，因为2T的波形输出小于其他波形输出。
如上所述，在以高线密度的记录中，Tmin(2T)的连续记录易于受到外部干扰如噪声的影响，因此在数据回放期间往往发生错误。在这种情况下，数据回放中的错误模式典型地是连续出现Tmin(2T)的开始和结束之间的边沿均发生偏移从而导致错误；也就是，所产生的比特错误长度长。
当在记录介质上记录数据或者传输数据时，执行根据记录介质或传输路径的码调制。如果调制码包含DC分量，则在各种误差信号如表示控制盘装置的伺服中的跟踪误差的误差信号中往往出现波动，或者往往出现抖动。因此，最好是最小化调制码中的DC分量。
因此，已提出DSV(digital sum value，数字和值)控制。DSV是通过对信道比特序列进行NRZI调制(即，电平编码)并且在把“1”当作‘+1’且把“0”当作‘-1’的情况下合计比特序列码(数据符号)而获得的和。最小化表示码序列DC分量的DSV绝对值，即控制DSV用来抑制码序列的DC分量。
在基于前面给出的表1所示的变长RLL(1-7)表的调制码中，没有执行DSV控制。在这种情况下，通过在调制码序列(信道比特序列)中以预定间隔计算DSV并且将预定DSV控制比特插入到码序列(信道比特序列)中，实现DSV控制。
然而，DSV控制比特基本上是冗余比特。因此，从码转换效率这一角度，应最小化DSV控制比特的个数。
而且，最好是最小行程d和最大行程k不根据所插入的DSV控制比特而改变。这是因为如果(d，k)改变则影响记录和回放特性。
然而，在实际RLL码中，虽然必须遵循最小行程，但是不需要一定遵循最大行程。在一些格式中，使用不遵循最大行程的模式作为同步信号。例如，虽然用于DVD(digital versatile disc，数字多功能盘)的8-16码具有11T、14T的最大行程，但是在同步信号模式中使用超过最大行程的行程，以改善同步信号的检测能力。
因此，在随着密度提高而显现良好转换效率的RLL(1-7)码中，根据高线密度更适当地控制最小行程的连续出现并且尽可能高效地执行DSV控制是重要的。
例如，由本申请的申请人较早提交的日本未实审专利申请公布号11-177431公开一种调制装置，包括：DSV控制比特插入部件，用于通过将第一DSV控制比特插入在数据序列中来生成第一数据序列，并且通过将第二DSV控制比特插入在数据序列中来生成第二数据序列；调制部件，用于使用使数据序列元素中“1”的个数与码字序列对应元素中“1”的个数对2求模的结果相互一致均为0或1的转换表，对第一数据序列和第二数据序列进行调制；以及DSV计算部件，用于计算根据转换表经过调制的第一数据序列的第一分段DSV以及根据转换表经过调制的第二数据序列的第二分段DSV，并且根据通过将这些DSV加到累加DSV而获得的值，选择并输出根据转换表经过调制的第一数据序列和第二数据序列之一。
图1是公知调制装置的示例结构方框图。
如图1所示，调制装置10包括DSV控制比特插入单元11，用于以预定间隔插入“1”或“0”作为DSV控制比特。
在DSV控制比特插入单元11中，准备要插入DSV控制比特“1”的数据序列和要插入DSV控制比特“0”的数据序列。而且，DSV控制比特插入单元11调整DSV分段的位置，从而通过转换包括一个DSV控制比特的输入比特序列来获得各DSV分段的信道比特序列。
调制单元12对包括已由DSV控制比特插入单元11插入的DSV控制比特的数据序列进行调制。DSV控制单元13对由调制单元12经过调制的码序列进行NRZI调制，从而获得电平数据，然后计算DSV，并且最终输出经过DSV控制的记录码序列。
作为另一个例子，由本申请的申请人较早提交的日本未实审专利申请公布号11-346154公开一种包括如下部分作为转换码的转换表：基本码，具有d＝1、k＝7、m＝2和n＝3；转换规则，使数据序列元素中“1”的个数与对应码字序列中“1”的个数对2求模的结果相互一致均为0或1；第一替换码，用于将最小行程d的连续出现限制在预定次数内；以及第二替换码，用于遵循行程长度约束。
图2是公知调制装置的另一示例结构方框图。
如图2所示，调制装置20包括：DSV控制比特确定和插入单元21，用于确定“1”或“0”作为DSV控制比特，并以任意间隔将它插入在输入数据序列中；调制单元22，用于对包括所插入DSV控制比特的数据序列进行调制；以及NRZI调制单元23，用于将调制单元22的输出转换成记录波形序列。而且，调制装置20包括定时管理单元24，用于产生定时信号，并将定时信号提供给各组件以执行定时管理。
然而，当通过上述方法实现DSV控制时，必须设计特定控制信号等。
例如，在上述方法中，为了防止通过包括存在于相关分段之外的下一DSV控制比特的转换来生成信道比特序列，并且防止在所算出的分段DSV值中发生错误，执行用于偏移DSV分段的处理。为了实现该处理，必须设计用于控制各组件操作的控制信号。
而且，例如，在上述方法中，用于计算分段DSV值的寄存器保存用于先前计算的所有值，从而有时将由于其中的无用值而在下一次计算的分段DSV值中产生错误。因此，为了实现该处理，必须设计用于控制各组件操作及其自身的控制信号。
发明内容
本发明是鉴于上述情形而提出的，并且其目的是通过检测调制分界点并且控制用于计算分段DSV值的分段来实现更适当的DSV控制。
本发明的调制装置包括：DSV控制比特生成部件，用于生成插入在输入比特序列中的DSV控制比特，从而控制特定输出码序列的DSV；DSV控制比特插入部件，用于在输入比特序列的预定位置插入由DSV控制比特生成部件生成的DSV控制比特；以及第一调制部件，用于根据变长码(d，k；m，n；r)的转换规则，将通过把DSV控制比特插入到输入比特序列中而获得的插入后比特序列调制成信道比特序列；其中，DSV控制比特生成部件包括：调制分界点检测部件，用于检测调制分界点，其中，调制分界点用于对变长码转换进行分界；以及有效分界点检测部件，用于根据由调制分界点检测部件检测的调制分界点，检测有效分界点，其中，有效分界点用于控制确定DSV控制比特值的定时。
调制装置还可以包括NRZI调制部件，用于对信道比特序列进行NRZI调制，以生成特定输出码序列。
转换规则可以是使输入比特序列或插入后比特序列的一个分块中“1”的个数对2求模的结果与信道比特序列的对应一个分块中“1”的个数对2求模的结果一致。
转换规则可以是使信道比特序列中最小行程d的连续出现限制在预定次数内。
转换规则可以具有最小行程＝1，最大行程k＝7，转换之前的基本数据长度m＝2，以及转换之后的基本信道比特长度n＝3。
在调制装置中，调制装置可以在输出具有基本信道比特长度n的信道比特序列的周期内接收具有基本数据长度m的数据的输入。
对于根据约束长度r＝4的转换规则的单次码字转换，调制分界点检测部件可以根据转换规则的模式，检测一个或两个调制分界点。
DSV控制比特生成部件还可以包括：第一候选插入后比特序列生成部件，用于将DSV控制比特的第一候选比特插入在输入比特序列的预定位置，以从输入比特序列生成第一候选插入后比特序列；第二候选插入后比特序列生成部件，用于将DSV控制比特的第二候选比特插入在输入比特序列的预定位置，以从输入比特序列生成第二候选插入后比特序列；第二调制部件，用于根据与前述转换规则相同的转换规则，对第一和第二候选插入后比特序列进行调制；DSV计算部件，用于根据由第二调制部件分别生成的第一和第二候选信道比特序列，计算DSV值；以及DSV控制比特确定部件，用于根据由DSV计算部件算出的DSV值，确定第一或第二候选比特作为DSV控制比特。
DSV控制比特确定部件可以在基于由有效分界点检测部件检测的有效分界点的定时，确定DSV控制比特。
DSV计算部件可以包括：分段DSV计算部件，用于分别对第一和第二候选信道比特序列计算当前DSV控制分段的分段DSV值；累加DSV处理部件，用于根据DSV控制比特确定部件的确定结果，处理累加DSV值；以及加法器，用于将分段DSV值加到当前DSV控制分段之前的累加DSV值以生成DSV值。
第一和第二调制部件均可以包括根据转换规则执行调制所需的最小数目的寄存器。
DSV控制比特生成部件的预定寄存器的内容可以与由DSV控制比特确定部件确定DSV控制比特时所确定的候选者的寄存器的内容一致。
可以控制基于有效分界点的定时，从而使用于计算分段DSV的分段的输入比特序列仅包括一个插入在预定位置的DSV控制比特。
调制装置还可以包括第一同步信号插入部件，用于将包括预设唯一模式的同步模式插入到所生成的信道比特序列中，其中，DSV控制比特生成部件还包括第二同步信号插入部件，用于将与同步模式相同的模式分别插入到通过第二调制部件的调制而获得的第一和第二候选信道比特序列中，并且向DSV计算部件提供第一和第二候选信道比特序列。
本发明的调制方法包括：DSV控制比特生成步骤，生成插入在输入比特序列中的DSV控制比特，从而控制特定输出码序列的DSV；DSV控制比特插入步骤，在输入比特序列的预定位置插入在DSV控制比特生成步骤生成的DSV控制比特；以及第一调制步骤，根据变长码(d，k；m，n；r)的转换规则，将通过把DSV控制比特插入到输入比特序列中而获得的插入后比特序列调制成信道比特序列；其中，DSV控制比特生成步骤包括：调制分界点检测步骤，检测调制分界点，其中，调制分界点用于对变长码转换进行分界；以及有效分界点检测步骤，根据在调制分界点检测步骤检测的调制分界点，检测有效分界点，其中，有效分界点用于控制确定DSV控制比特值的定时。
本发明的第一记录介质的程序包括：DSV控制比特生成步骤，生成插入在输入比特序列中的DSV控制比特，从而控制特定输出码序列的DSV；DSV控制比特插入步骤，在输入比特序列的预定位置插入在DSV控制比特生成步骤生成的DSV控制比特；以及第一调制步骤，根据变长码(d，k；m，n；r)的转换规则，将通过把DSV控制比特插入到输入比特序列中而获得的插入后比特序列调制成信道比特序列；其中，DSV控制比特生成步骤包括：调制分界点检测步骤，检测调制分界点，其中，调制分界点用于对变长码转换进行分界；以及有效分界点检测步骤，根据在调制分界点检测步骤检测的调制分界点，检测有效分界点，其中，有效分界点用于控制确定DSV控制比特值的定时。
本发明的第一程序允许计算机执行如下步骤：DSV控制比特生成步骤，生成插入在输入比特序列中的DSV控制比特，从而控制特定输出码序列的DSV；DSV控制比特插入步骤，在输入比特序列的预定位置插入在DSV控制比特生成步骤生成的DSV控制比特；以及第一调制步骤，根据变长码(d，k；m，n；r)的转换规则，将通过把DSV控制比特插入到输入比特序列中而获得的插入后比特序列调制成信道比特序列；其中，DSV控制比特生成步骤包括：调制分界点检测步骤，检测调制分界点，其中，调制分界点用于对变长码转换进行分界；以及有效分界点检测步骤，根据在调制分界点检测步骤检测的调制分界点，检测有效分界点，其中，有效分界点用于控制确定DSV控制比特值的定时。
本发明的DSV控制比特生成方法包括：第一候选插入后比特序列生成步骤，将DSV控制比特的第一候选比特插入在输入比特序列的预定位置，以从输入比特序列生成第一候选插入后比特序列；第二候选插入后比特序列生成步骤，将DSV控制比特的第二候选比特插入在输入比特序列的预定位置，以从输入比特序列生成第二候选插入后比特序列；第二调制步骤，根据变长码(d，k；m，n；r)的转换规则，对第一和第二候选插入后比特序列进行调制；调制分界点检测步骤，检测调制分界点，其中，调制分界点用于对第二调制步骤的变长码转换进行分界；有效分界点检测步骤，根据在调制分界点检测步骤检测的调制分界点，检测有效分界点，其中，有效分界点用于控制确定DSV控制比特值的定时；DSV计算步骤，根据在第二调制步骤分别生成的第一和第二候选信道比特序列，计算DSV值；以及DSV控制比特确定步骤，在基于在有效分界点检测步骤检测的有效分界点的定时，根据在DSV计算步骤算出的DSV值，确定第一或第二候选比特作为DSV控制比特。
本发明的第二记录介质的程序包括：第一候选插入后比特序列生成步骤，将DSV控制比特的第一候选比特插入在输入比特序列的预定位置，以从输入比特序列生成第一候选插入后比特序列；第二候选插入后比特序列生成步骤，将DSV控制比特的第二候选比特插入在输入比特序列的预定位置，以从输入比特序列生成第二候选插入后比特序列；第二调制步骤，根据变长码(d，k；m，n；r)的转换规则，对第一和第二候选插入后比特序列进行调制；调制分界点检测步骤，检测调制分界点，其中，调制分界点用于对第二调制步骤的变长码转换进行分界；有效分界点检测步骤，根据在调制分界点检测步骤检测的调制分界点，检测有效分界点，其中，有效分界点用于控制确定DSV控制比特值的定时；DSV计算步骤，根据在第二调制步骤分别生成的第一和第二候选信道比特序列，计算DSV值；以及DSV控制比特确定步骤，在基于在有效分界点检测步骤检测的有效分界点的定时，根据在DSV计算步骤算出的DSV值，确定第一或第二候选比特作为DSV控制比特。
本发明的第二程序允许计算机执行如下步骤：第一候选插入后比特序列生成步骤，将DSV控制比特的第一候选比特插入在输入比特序列的预定位置，以从输入比特序列生成第一候选插入后比特序列；第二候选插入后比特序列生成步骤，将DSV控制比特的第二候选比特插入在输入比特序列的预定位置，以从输入比特序列生成第二候选插入后比特序列；第二调制步骤，根据变长码(d，k；m，n；r)的转换规则，对第一和第二候选插入后比特序列进行调制；调制分界点检测步骤，检测调制分界点，其中，调制分界点用于对第二调制步骤的变长码转换进行分界；有效分界点检测步骤，根据在调制分界点检测步骤检测的调制分界点，检测有效分界点，其中，有效分界点用于控制确定DSV控制比特值的定时；DSV计算步骤，根据在第二调制步骤分别生成的第一和第二候选信道比特序列，计算DSV值；以及DSV控制比特确定步骤，在基于在有效分界点检测步骤检测的有效分界点的定时，根据在DSV计算步骤算出的DSV值，确定第一或第二候选比特作为DSV控制比特。
根据这些调制装置和方法、DSV控制比特生成方法及程序，在输入比特序列的预定位置插入具有所确定值的DSV控制比特，根据转换规则，将输入数据序列转换成码字序列，检测调制分界点，其中，调制分界点用于对基于转换表的变长码字转换进行分界；控制确定DSV控制比特值的定时，并且确定相关DSV控制比特的值。
附图说明
图1是公知调制装置的示例结构方框图；
图2是公知调制装置的另一示例结构方框图；
图3是本发明的调制装置的示例结构方框图；
图4是用于说明由图3所示的调制装置执行的处理的图；
图5是示出将输入数据序列转换成信道比特序列期间的寄存器结构的示意图；
图6是调制装置的DSV控制比特生成单元31的详细示例结构方框图；
图7是1-7PP数据转换单元如何在调制分界点位置设置一个标志的特定示例图；
图8A是示出调制分界点检测单元如何检测调制分界点的图；
图8B是示出调制分界点检测单元如何检测调制分界点的图；
图9A是有效分界点检测单元如何控制有效分界点信号的示例图；
图9B是有效分界点检测单元如何控制有效分界点信号的示例图；
图10A是示出DSV控制比特确定单元如何确定交换定时的图；
图10B是示出DSV控制比特确定单元如何确定交换定时的图。
具体实施方式
现在，将描述本发明的实施例。以下，为方便描述起见，转换之前的‘0’和‘1’数据序列(转换之前的数据序列)将以( )表达，如(000011)，并且转换之后的‘0’和‘1’码序列(码字序列)将以“”表达，如“000100100”。下面给出的表2是本发明的用于将数据转换成码的转换表的一个例子。
<表2>
1，7PP_table
(d，k；m，n；r)＝(1，7；2，3；4)
数据                    码
      11                *0*(0之前：*＝1，1之前：*＝0)
      10                001
      01                010
    0011            010 100
    0010            010 000
    0001            000 100
  000011        000 100 100
  000001        010 100 100
00001000    000 100 100 100
00001001    000 100 000 010
00001010    000 100 000 001
00001011    000 100 000 101
00000000    010 100 100 100
00000001    010 100 000 010
00000010    010 100 000 001
00000011    010 100 000 101
#110111-01：
       001：101 010 101→001 000 000
     00000：000 010 101(cbit替换)
     0000t：
终止表
    00                000
  0000            010 100
000010        000 100 000
000000        010 000 000
表2所示的转换表具有最小行程d＝1，最大行程k＝7，以及数据与对应信道比特的转换比率m∶n＝2∶3。该表是最大约束长度r＝4的变长表。转换表包括如下部分作为转换码：基本码(数据序列(11)到(00000011)的码)，对于转换是必要的；替换码(数据序列(110111)的码)，对于转换不是必要的，但允许更高效的转换；以及终止表，包括用于在任意位置终止码的收尾码(数据序列(00)、(0000)、(000010)和(000000)的码)。此外，还在转换表中定义同步信号。
而且，在表2中，基本码的一个元素包含不确定码(包含*的码)。不确定码根据紧邻在不确定码之前和之后的码字序列来确定为“0”或“1”，从而遵循最小行程d和最大行程k。也就是，在表2中，如果转换之前的两比特数据序列为(11)，则根据紧邻在数据序列之前的码字序列而选择“000”或“101”，从而转换数据序列。也就是，如果紧邻在之前的码字序列的一个信道比特为“1”，则两比特数据(11)转换成码字“000”，从而遵循最小行程d。另一方面，如果紧邻在之前的码字序列的一个信道比特为“0”，则数据序列转换成码字“101”，从而遵循最大行程k。
$
而且，表2所示的转换表包括用于限制连续出现最小行程的替换码。如果紧邻在数据序列(110111)之后的是数据序列(01)、(001)或(00000)，或者如果紧邻在数据序列(110111)之后的是数据序列(0000)，从而终止，则数据序列(110111)以码字“001000000”代替。如果紧邻在之后的数据序列不是上述数据序列，则数据序列(110111)以两比特为单位((11)，(01)，(11))进行编码，从而转换成码字序列“101010101”或“000010101”。
而且，表2中的转换码包括这样的转换规则：使数据序列元素中“1”的个数与码字序列对应元素中“1”的个数对2求模的结果相互一致均为1或0(对应元素均具有奇数个数的‘1’或偶数个数的‘1’)。例如，在转换码中，数据序列元素(000001)对应于码字序列元素“010100100”。数据序列元素中‘1’的个数为1，并且对应码字序列元素中‘1’的个数为3，它们对2求模的结果相互一致均为1(奇数)。类似地，在转换码中，数据序列元素(000000)对应于码字序列元素“010100100100”。数据序列元素中‘1’的个数为0，并且对应码字序列元素中‘1’的个数为4，它们对2求模的结果相互一致均为0(偶数)。
下一步参照图3，将结合该图描述根据本发明一个实施例的调制装置。在本实施例中，数据序列根据表2转换成变长码(d，k；m，n；r)＝(1，7；2，3；4)。
如图3所示，调制装置30包括：DSV控制比特生成单元31，用于根据输入数据序列确定‘1’或‘0’作为要插入到数据序列中的DSV控制比特；DSV控制比特指定位置插入单元32，用于以适当的定时将具有所确定值的DSV控制比特插入到输入数据序列中；数据转换单元33，用于根据预定转换表将包括所确定DSV控制比特的数据序列转换成信道比特；同步信号插入单元34，用于在从数据转换单元33提供的信道比特序列的预定位置插入预定同步信号；以及NRZI调制单元35，用于将同步信号插入单元34的输出转换成记录波形序列或传输码序列。而且，调制装置30包括：定时管理单元36，用于生成定时信号，并且将定时信号提供给DSV控制比特生成单元31、DSV控制比特指定位置插入单元32、数据转换单元33、同步信号插入单元34和NRZI调制单元35，从而执行定时管理。
DSV控制比特指定位置插入单元32的处理定时已参照图3描述为由定时管理单元36进行管理。然而，不受上述方案的限制，例如，DSV控制比特指定位置插入单元32还可以具有调整输入比特序列的传输定时的功能，从而允许将从DSV控制比特生成单元31提供的DSV控制比特插入在其传输定时已经过调整的输入比特序列的预定位置。
图4是用于说明由图3所示的调制装置执行的处理的图。除用户数据之外，数据序列还包括信息数据如ECC(error correcting code，纠错码)。DSV控制比特指定位置插入单元32根据DSV控制比特生成单元31的确定结果，以任意间隔在构成DSV计算间隔的DSV分段循环，将DSV控制比特x1，x2和x3插入在数据序列中。在图4中，DSV分段对应于具有任意长度的DATA1、DATA2和DATA3。
在DATA1中，插入用于在帧之间建立同步的帧同步信号(以下称作FS(frame sync，帧同步))。因此，DATA1即作为DSV控制比特插入间隔的DSV分段设得较短。
也就是，DATA1的长度被确定为使span1、span2和span3全部相等(span1＝span2＝span3)，其中，span1表示对应于DATA1的包括信道比特Cbit1的信道比特序列DSV分段的长度，span2表示对应于DATA2的包括信道比特Cbit2的信道比特序列DSV分段的长度，而span3表示对应于DATA3的包括信道比特Cbit3的信道比特序列DSV分段的长度。
因此，如果所插入的FS具有FS(比特)，并且DATA2和DATA3均具有x(比特)，则由于转换表的转换比率为m∶n＝2∶3，因此DATA1具有x-FS*2/3(比特)。DSV控制比特均根据转换成信道比特序列的转换比率而变长；也就是，x1转换成Cx1，x2转换成Cx2，并且x3转换成Cx3。
为了准确控制所插入DSV控制比特的值，如后所述，分段DSVspan1、DSVspan2和DSVspan3是在实际插入DSV控制比特的位置之前进行分段的。此时，在各分段中仅插入一个DSV控制比特。
如上所述，插入FS之后的信道比特序列(NRZI调制之后的记录码序列或传输码序列)包括以有规律间隔插入的DSV控制比特，从而执行DSV控制。
图5是示出在将输入数据序列转换成信道比特序列期间的寄存器结构的示意图。图5示出当根据前面给出的表2将数据序列转换成信道比特序列时至少所需的寄存器结构。这些寄存器包括：12比特数据[0:11]，用于存储转换之前包括所插入DSV控制比特的数据序列；以及18比特cbit[0:17]，用于存储由数据转换单元33转换之后的信道比特序列。此外，还提供定时寄存器等。
图6是调制装置30的DSV控制比特生成单元31的特定示例结构方框图。参照图6，数据序列提供给DSV控制比特生成单元31和DSV控制比特指定位置插入单元32。
DSV控制比特生成单元31以两条线路执行数据转换和DSV计算。用于处理DSV控制比特值为‘0’的数据序列的线路和用于处理DSV控制比特值为‘1’的数据序列的线路相互独立工作。也就是，提供给DSV控制比特生成单元31的数据序列提供给DSV控制比特0加入单元51和DSV控制比特1加入单元71，其中，DSV控制比特0加入单元51用于以预定间隔将值为‘0’的DSV控制比特加入到输入数据序列，并且DSV控制比特1加入单元71用于以预定间隔将值为‘1’的DSV控制比特加入到输入数据序列。
由DSV控制比特0加入单元51加入值为“0”的DSV控制比特的数据序列提供给1-7PP数据转换单元52。1-7PP数据转换单元52根据具有(d，k；m，n；r)＝(1，7；2，3；4)参数的表2所示的转换表，将加有DSV控制比特的数据序列转换成信道比特序列，并且将信道比特序列提供给同步信号插入单元53。
同步信号插入单元53在从1-7PP数据转换单元52提供的信道比特序列的预定位置，插入包括不作为转换表的转换码存在的唯一模式的同步信号，并且将结果提供给NRZI调制单元54。
为了允许同步信号插入单元53将同步信号插入到信道比特序列中，1-7PP数据转换单元52根据表2所示的终止表，在数据序列的任意位置终止转换。同步信号插入单元53将同步信号插入到信道比特序列的终止位置之后。
同步信号插入单元53在将同步信号插入在信道比特序列中之后，将同步信号的最后一个比特的信息提供给1-7PP数据转换单元52。1-7PP数据转换单元根据需要参考同步信号的最后一个比特信息，根据表2所示的转换表转换数据序列。
NRZI调制单元54对从同步信号插入单元53提供的包括同步信号的信道比特序列进行NRZI调制，并且将结果提供给分段DSV计算单元55。
分段DSV计算单元55根据经过NRZI调制的信道比特序列，计算由特定DSV分段中的DSV值确定的分段DSV值。在该计算中，如果NRZI调制信道比特的值为‘1’，则把DSV值当作‘+1’，并且如果值为‘0’，则当作‘-1’。算出的分段DSV值提供给加法器56。
加法器56如后所述将从累加DSV处理单元61提供的累加DSV值加到从分段DSV计算单元55提供的分段DSV值，并且将所得到的新累加DSV值提供给DSV控制比特确定单元。
累加DSV处理单元61预先存储通过相加或相减已算出的所有分段DSV值而获得的累加DSV值。累加DSV处理单元61以预定的定时将存储在其中的累加DSV值提供给加法器56。
1-7PP数据转换单元52将包括DSV控制比特的数据序列的调制分界点信息，包括有关基于表2所示的转换表的调制分界点的信息，提供给调制分界点检测单元81。而且，1-7PP数据转换单元52将包括DSV控制比特的数据序列的DSV分段分界点信号，包括有关DSV分段分界点位置的信息，提供给有效分界点检测单元82。
调制分界点检测单元81根据向其提供的调制分界点信息，检测调制分界点位置。调制分界点检测单元81在检测调制分界点位置之后，将调制分界点信号包括有关调制分界点位置的信息提供给有效分界点检测单元82。
有效分界点检测单元82根据从1-7PP数据转换单元52提供的表示DSV分段分界点位置的DSV分段分界点信号，从由从调制分界点检测单元81提供的调制分界点信号表示的调制分界点位置中，检测用于控制确定相关DSV分段的DSV控制比特的定时的有效分界点位置，并且将表示有效分界点位置的有效分界点信号提供给分段DSV计算单元55和DSV控制比特确定单元62。
用于将值为0的DSV控制比特插入在输入数据序列中的系统如上所述构造。另外，用于将值为1的DSV控制比特插入在输入数据序列中的系统类似构造。也就是，DSV控制比特1加入单元71对应于DSV控制比特0加入单元51，1-7PP数据转换单元72对应于1-7PP数据转换单元52，同步信号插入单元73对应于同步信号插入单元53，NRZI调制单元74对应于NRZI调制单元54，分段DSV计算单元75对应于分段DSV计算单元55，加法器76对应于加法器56，调制分界点检测单元91对应于调制分界点检测单元81，并且有效分界点检测单元92对应于有效分界点检测单元82，并且这些组件分别执行基本上相同的处理。
DSV控制比特确定单元62从加法器56接收基于包括值为“0”的DSV控制比特的数据序列的累加DSV值，从加法器76接收基于包括值为“1”的DSV控制比特的数据序列的累加DSV值。DSV控制比特确定单元62根据这两个累加DSV值，确定要插入在数据序列中的DSV控制比特值。也就是，DSV控制比特确定单元62选择这两个累加DSV值中绝对值较小的那一个。
由DSV控制比特确定单元62确定为要插入在数据序列中的DSV控制比特值的累加DSV值提供给累加DSV处理单元61。累加DSV处理单元61根据向其提供的DSV值，更新存储在其中的累加DSV值。
DSV控制比特确定单元62在确定要插入到数据序列中的DSV控制比特值之后，将确定结果提供给DSV控制比特指定位置插入单元32。DSV控制比特指定位置插入单元32根据从DSV控制比特确定单元62提供的确定结果，在数据序列的预定位置插入DSV控制比特，并且将结果提供给数据转换单元33。
而且，DSV控制比特确定单元62将标识哪一个已被确定为要插入到数据序列中的DSV控制比特值的信息提供给1-7PP数据转换单元52、同步信号插入单元53、NRZI调制单元54、分段DSV计算单元55、1-7PP数据转换单元72、同步信号插入单元73、NRZI调制单元74和分段DSV计算单元75，并且根据需要更新这些组件所参考的寄存器内容。
也就是，与要插入到数据序列中的DSV控制比特的确定值相关联的线路组件所参考的寄存器值相应存储为相对线路的组件所参考的寄存器值。因此，用于加入值为‘0’的DSV控制比特的线路所参考的寄存器内容与用于加入值为‘1’的DSV控制比特的线路所参考的寄存器内容使用与DSV控制比特的所选值相关联的线路所参考的寄存器值而相互一致。
用于确定要插入到数据序列中的DSV控制比特值的DSV控制比特生成单元31如上所述构造。
下一步，将描述本实施例的操作。
首先，输入数据序列提供给DSV控制比特生成单元31的DSV控制比特0加入单元51和DSV控制比特1加入单元71以及DSV控制比特指定位置插入单元32。
DSV控制比特0加入单元51在接收到数据序列之后，以预定间隔将值为‘0’的DSV控制比特加入到数据序列。1-7PP数据转换单元52获取包括由DSV控制比特0加入单元51加入的值为‘0’的DSV控制比特的数据序列，并且根据表2所示的转换表将数据序列转换成由码字组成的信道比特序列。
1-7PP数据转换单元52根据需要参考从同步信号插入单元53提供的有关同步信号最后一个比特的信息，将数据序列转换成信道比特序列。通过转换而获得的信道比特序列提供给同步信号插入单元53。而且，当调制数据时，1-7PP数据转换单元52将在调制分界点位置设置一个标志的调制分界点位置信息提供给调制分界点位置检测单元81，并且将DSV分段分界点信号提供给有效分界点检测单元82。
同步信号插入单元53在接收到通过转换而获得的信道比特序列之后，在信道比特序列的预定位置插入具有预定模式的同步信号，并且将结果提供给NRZI调制单元54。而且，同步信号插入单元53将有关同步信号最后一个比特的信息提供给1-7PP数据转换单元52，从而1-7PP数据转换单元52可以在数据调制期间参考紧邻在之前的信道比特序列的最后一个比特值。
然后，NRZI调制单元54对包括由同步信号插入单元53插入的同步信号的信道比特序列进行NRZI调制，并且将结果提供给分段DSV计算单元55。
调制分界点检测单元81在从1-7PP数据转换单元52接收到调制分界点位置信息之后，检测调制分界点位置，生成调制分界点位置信号，并且将调制分界点位置信号提供给有效分界点检测单元82。
另一方面，DSV控制比特1加入单元71在接收到数据序列之后，以预定间隔将值为‘1’的DSV控制比特加入到数据序列。1-7PP数据转换单元72类似于1-7PP数据转换单元52，将加有DSV控制比特的数据序列转换成信道比特序列。
而且，1-7PP数据转换单元72根据需要参考从同步信号插入单元73提供的有关同步信号最后一个比特的信息，将数据序列转换成信道比特序列。通过转换而获得的信道比特序列提供给同步信号插入单元73。而且，1-7PP数据转换单元72将调制分界点位置信息提供给调制分界点位置检测单元91，并且将DSV分段分界点信号提供给有效分界点检测单元92。
同步信号插入单元73插入同步信号，并且将结果提供给NRZI调制单元74。而且，同步信号插入单元73将有关同步信号最后一个比特的信息提供给1-7PP数据转换单元72。然后，NRZI调制单元74对包括由同步信号插入单元73插入的同步信号的信道比特序列进行NRZI调制，并且将结果提供给分段DSV计算单元75。
调制分界点检测单元91在从1-7PP数据转换单元72接收到调制分界点位置信息之后，检测调制分界点位置，生成调制分界点位置信号，并且将调制分界点位置信号提供给有效分界点检测单元92。
图7是1-7PP数据转换单元如何在调制分界点位置设置一个标志的特定示例图。
参照图7，带控制比特的数据序列顺序输入到从数据[0]开始的12比特数据[0：11]，并且逐时钟地向较大的寄存器号偏移。偏移到数据[11]的数据在下一次偏移的时候被丢弃。数据序列与对应信道比特序列之间的关系如图5所示。
虽然未在图5中示出，用于控制定时的寄存器如表示调制分界点位置的寄存器被配置为允许存储数目与用于存储信道比特序列的寄存器相同的数据，并且这些寄存器的位置相互对应。在用于定时控制的寄存器中，例如，对于有效位置，存储“1”，并且在其他位置存储‘0’。
数据序列以两个数据为单位进行处理。如果数据[0，1]＝[1，1]，数据[0，1]＝[0，1]或者数据[0，1]＝[1，0]，则1-7PP数据转换单元52在检测到(11)、(10)或(01)之后，如前所述，根据表2所示的转换表确定转换模式。然后，通过转换而获得的信道比特序列存储在cbit[0，1，2]中。此时，在对应于cbit[2]的表示调制分界点位置的寄存器中存储1。
如果数据[0，1]＝[0，0]，则确定不是约束长度r＝1的转换模式，从而顺序输入新数据序列。当新输入两个数据(总共四个数据)时，1-7PP数据转换单元52参考数据[0，1，2，3]。如果数据[0，1，2，3]＝[1，1，0，0]、数据[0，1，2，3]＝[0，1，0，0]或者数据[0，1，2，3]＝[1，0，0，0]，则1-7PP数据转换单元52在检测到(0011)、(0010)或(0001)之后，如前所述，根据表2所示的转换表确定转换模式。然后，通过转换而获得的信道比特序列存储在cbit[0，1，2，3，4，5]中。此时，在对应于cbit[5]的表示调制分界点位置的寄存器中存储1。
如果数据[0，1，2，3]＝[0，0，0，0]，则确定不是约束长度r＝2的转换模式，从而顺序输入新数据序列。当新输入两个数据(总共六个数据)时，1-7PP数据转换单元52参考数据[0，1，2，3，4，5]。如果数据[0，1，2，3，4，5]＝[1，1，0，0，0，0]或者数据[0，1，2，3，4，5]＝[1，0，0，0，0，0]，则1-7PP数据转换单元52在检测到(000011)或(000001)之后，如前所述，根据表2所示的转换表确定转换模式。然后，通过转换而获得的信道比特序列存储在cbit[0，1，2，3，4，5，6，7，8]中。此时，在对应于cbit[8]的表示调制分界点位置的寄存器中存储1。
如果数据[0，1，2，3，4，5]＝[0，0，0，0，0，0]或者数据[0，1，2，3，4，5]＝[0，1，0，0，0，0]，则确定不是约束长度r＝3的转换模式，从而顺序输入新数据序列。当新输入两个数据(总共八个数据)时，1-7PP数据转换单元52参考数据[0，1，2，3，4，5，6，7]，如前所述，根据表2所示的转换表确定转换模式。
更具体地说，如果数据[0，1，2，3，4，5，6，7]＝[0，0，0，0，0，0，0，0]，数据[0，1，2，3，4，5，6，7]＝[1，0，0，0，0，0，0，0]，数据[0，1，2，3，4，5，6，7]＝[0，1，0，0，0，0，0，0]，数据[0，1，2，3，4，5，6，7]＝[1，1，0，0，0，0，0，0]，数据[0，1，2，3，4，5，6，7]＝[0，0，0，1，0，0，0，0]，数据[0，1，2，3，4，5，6，7]＝[1，0，0，1，0，0，0，0]，数据[0，1，2，3，4，5，6，7]＝[0，1，0，1，0，0，0，0]，或者数据[0，1，2，3，4，5，6，7]＝[1，1，0，1，0，0，0，0]，则1-7PP数据转换单元52在检测到(00000000)、(00000001)、(00000010)、(00000011)、(00001000)、(00001001)、(00001010)或(00001011)之后，如上所述，使用表2所示的转换表中约束长度r＝4的转换码工作，从而转换成“010100100100”、“010100000010”、“010100000001”、“010100000101”、“000100100100”，、“000100000010”，、“000100000001”或“000100000101”。通过转换而获得的信道比特序列存储在cbit[0，1，2，3，4，5，6，7，8，9，10，11]中。此时，在特定位置的表示调制分界点位置的寄存器中存储1。
更具体地说，如果数据[0，1，2，3，4，5，6，7]＝[0，0，0，1，0，0，0，0]或者数据[0，1，2，3，4，5，6，7]＝[0，0，0，0，0，0，0，0]，则在与cbit[0，1，2，3，4，5，6，7，8，9，10，11]的cbit[11]相对应的表示调制分界点位置的寄存器中存储1作为调制分界点位置。
而且，如果数据[0，1，2，3，4，5，6，7]＝[1，0，0，1，0，0，0，0]，数据[0，1，2，3，4，5，6，7]＝[0，1，0，1，0，0，0，0]，数据[0，1，2，3，4，5，6，7]＝[1，1，0，1，0，0，0，0]，数据[0，1，2，3，4，5，6，7]＝[1，0，0，0，0，0，0，0]，数据[0，1，2，3，4，5，6，7]＝[0，1，0，0，0，0，0，0]，或者数据[0，1，2，3，4，5，6，7]＝[1，1，0，0，0，0，0，0]，则在与cbit[0，1，2，3，4，5，6，7，8，9，10，11]的cbit[11]和cbit[2]相对应的表示调制分界点位置的寄存器中存储1作为调制分界点位置。
在表2中，上面未提及的转换模式存在于终止表中。这些转换模式的操作基本上与上述操作相同。也就是，当在表2所示的终止表中找到匹配时，确定转换模式，并且检测出插入同步信号的位置。在这种情况下，在所确定各元素信道比特的最后一个比特位置的一点给出调制分界点位置。
如上所述，所有模式都是从输入数据序列转换成信道比特序列，并且给出调制分界点信息。然后，在确定模式和生成调制分界点信息之后，从约束长度r＝1重新开始下一模式转换，并且重复上述操作。此时，信道比特序列和调制分界点信息在由图5所示的18比特寄存器输出之前经过转换，并且经过转换的信道比特序列和调制分界点信息提供给图6所示的同步信号插入单元53。
回到图6，调制分界点检测单元81参考表示调制分界点信息的寄存器以检测调制分界点位置。
类似于上述情况，调制分界点检测单元91参考表示调制分界点信息的寄存器来检测调制分界点位置。在这种情况下，由1-7PP数据转换单元52执行的处理由1-7PP数据转换单元72执行，并且由同步信号插入单元53执行的处理由同步信号插入单元73执行。
对于输入数据序列与相应码字序列之间的关系，由于在本例中转换比率m∶n为2∶3，因此3码字数据量对于2数据字数据量。因此，在输入数据序列中，只是在两个时钟循环期间输入特定两个数据字，然后在一个时钟循环内停止输入。因此，调整与输入数据与输出码之间的转换比率相关的偏差。该关系在图8A、8B、9A、9B、10A和10B所示的数据序列和信道比特序列中示出。
图8A和8B是示出图6所示的调制分界点检测单元81如何检测调制分界点的图。在图8A和8B中，时间的方向从左到右，并且数据序列从左边开始顺序输入到寄存器，并且转换成信道比特序列。
参照图8A，两比特数据序列(11)转换成“101”，并且在表示调制分界点的寄存器中与“101”开始处的“1”相对应的位置存储‘1’。如前所述，调制分界点检测单元81参考该寄存器以检测调制分界点位置，并且控制调制分界点信号。
八比特数据序列(00000000)转换成“010100100100”，并且在表示调制分界点的寄存器中与“010100100100”开始处的“0”相对应的位置存储‘1’。如前所述，调制分界点检测单元81参考该寄存器以检测调制分界点位置，并且控制调制分界点信号。
类似地，四比特数据序列(0011)转换成“010100”，并且在表示调制分界点的寄存器中与“010100”开始处的“0”相对应的位置存储‘1’。如前所述，调制分界点检测单元81参考该寄存器以检测调制分界点位置，并且控制调制分界点信号。
类似地，参照图8B，两比特数据序列(11)转换成“101”，并且在表示调制分界点的寄存器中与“101”开始处的“1”相对应的位置存储‘1’。如前所述，调制分界点检测单元81参考该寄存器以检测调制分界点位置，并且控制调制分界点信号。
八比特数据序列(00000001)转换成“010100000010”，并且在表示调制分界点的寄存器中与“010100000010”开始处的“0”和其右起第三位置的“0”相对应的位置存储‘1’。如前所述，调制分界点检测单元81参考该寄存器以检测调制分界点位置，并且控制调制分界点信号。
类似地，对于四比特数据序列(0011)，在表示调制分界点的寄存器中与“010100”开始处的“0”相对应的位置存储‘1’。如前所述，调制分界点检测单元81参考该寄存器以检测调制分界点位置，并且控制调制分界点信号。
如上所述，调制分界点的个数根据约束长度i＝4的转换模式而不同。
调制分界点检测单元81可以将约束长度i＝4即八个数据的模式转换的调制分界点位置综合为最前一点，并且输出它作为调制分界点信号。这也允许DSV控制比特生成单元31的操作。在这种情况下，分段DSV的计算结果将出现差异；然而，对于累加DSV可以获得相同的结果。
由调制分界点检测单元81生成的调制分界点信号提供给有效分界点检测单元82。当接收到调制分界点信号时，有效分界点检测单元82根据从1-7PP数据转换单元52提供的DSV分段分界点信号来检测有效分界点位置，并且将有效分界点信号提供给分段DSV计算单元55和DSV控制比特确定单元62。
调制分界点检测单元91类似于调制分界点检测单元81工作。由调制分界点检测单元91生成的调制分界点信号提供给有效分界点检测单元92。当接收到调制分界点信号时，有效分界点检测单元92根据从1-7PP数据转换单元72提供的DSV分段分界点信号，检测有效分界点位置，并且将有效分界点信号提供给分段DSV计算单元75和DSV控制比特确定单元62。
图9A和9B是有效分界点检测单元如何控制有效分界点信号的示例图。在图9A和9B中，时间的方向从左到右，并且数据序列从左边开始顺序输入到寄存器，并且转换成信道比特序列。
在图9A和9B中，DSV控制比特以60个数据的间隔插入到数据序列中。也就是，在数据序列的连续59个数据之后插入一个DSV控制比特。而且，DSV分段分界点位置被控制为在第60数据的DSV分段中的第51数据(图9A和9B中的数据序列50)的位置产生。也就是，在考虑数据序列根据1-7PP转换表转换成变长码的情况下，DSV分段分界点位置信号设为在DSV控制比特的位置之前的9个数据处给出DSV分段分界点位置。
由于DSV控制比特的值是任意的，因此将DSV控制比特插入到数据序列中将导致通过转换而获得的信道比特序列存在差异。也就是，在计算由单个DSV控制比特控制的分段的分段DSV值中，如果尚待确定的下一DSV控制比特不影响数据序列的转换，则可以更准确地计算DSV值。因此，DSV分段分界点位置设在与DSV分段中的实际分界点位置不同的位置。
在表2所示的1-7PP转换表中，对于单个调制操作所参考的数据序列的最大尺寸为11个数据(11011100000)。而且，仅对于转换直到第49数据保证以两数据为单位进行转换并且转换不包括下一DSV分段的DSV控制比特的数据序列(数据序列不受下一DSV控制比特的影响)。对于随后第51数据的转换，对于单个调制操作所参考的最大数据序列包括下一DSV分段的DSV控制比特。因此，第60数据的DSV分段中的DSV分段分界点位置设在第51数据或以后。
DSV分段分界点位置与低频抑制特性相关。当位置向后偏移时，抑制低频，从而有利地改善调制装置的性能。根据如上所述，在图9A和9B中，DSV分段分界点位置设在第51数据(图9A和9B的数据序列50)。
因此，在DSV分块分界点位置信号的DSV分段中，仅插入一个DSV控制比特。
在图9A中，DSV分段是60个数据，并且在第60数据插入值为‘0’的DSV控制比特。而且，数据序列仅由‘0’组成，并且(00000000)重复转换成“010100100100”。开始六个数据与未示出的前两个数据(00)一起当作(00000000)来进行转换。此时，DSV控制比特包括在由八个数据(00000000)组成的下一转换单元中。
如前所述，在(00000000)的情况下，仅在模式的开始处提供一个调制分界点。也就是，在图9A的情况下，在第55数据(图9A和9B中的数据序列54)和下一DSV分段中的第3数据(图9A和9B中的数据序列2)提供调制分界点。因此，调制分界点检测单元81将被控制为使第55数据和下一DSV分段的第3数据为‘1’的调制分界点信号提供给有效分界点检测单元82。
由于如前所述DSV分段分界点位置位于第51数据，因此1-7PP数据转换单元52将位于第51数据(图9A和9B中的数据序列50)及其之后的值为‘1’的DSV分段分界点信号提供给有效分界点检测单元82。当分段DSV控制处理完成时，DSV分段分界点信号的值返回为‘0’。例如，如图9A所示，DSV分段分界点信号在各第1数据(图9A和9B中的数据序列0)返回为‘0’。
有效分界点检测单元82根据向其提供的调制分界点信号和DSV分段分界点信号，检测DSV分界点位置变成‘1’之后首先出现的调制分界点即第55数据(图9A和9B中的数据序列54)为有效分界点。然后，有效分界点检测单元82生成被控制为使第55数据为‘1’的有效分界点信号，并且将有效分界点信号提供给分段DSV计算单元55和DSV控制比特确定单元62。
另一方面，图9B是示出DSV控制比特1加入单元71如何在第60数据插入值为‘1’的DSV控制比特同时保留其他数据‘0’的图。开始四个数据与未示出的前四个数据(0000)一起当作(00000000)进行转换。
此时，DSV控制比特包括在由八个数据(00000001)组成的下一转换单元中。
包括DSV控制比特的(00000001)转换成“010100000010”。在这种情况下，如前所述，在两点即第53数据(图9A和9B中的数据序列52)和第59数据(图9A和9B中的数据序列58)提供调制分界点。
在图9B的情况下，调制分界点位置与图9A的情况不同。通常，当输入随机模式时，DSV控制比特值为‘0’的数据序列和DSV控制比特值为‘1’的数据序列随着时间的流逝而收敛，并且调制分界点位置在调制分界点的附近一致。然而，在特定模式的情况下，有时，转换不如同上面例子发生，并且即使在调制分界点的附近调制分界点位置也不一致，从而影响DSV分段。
即使在这种情况下，有效分界点检测单元82和92也如同正常的情况，按原样输出带相互偏差的有效分界点信号。
在图9A和9B中，DSV分段是在不考虑与图5所示的寄存器相关联的延迟的情况下示出的。然而，不受限于上面方案，例如，可以在图5所示的用于存储信道比特序列的寄存器cbit[0]对DSV分段进行计数，从而在cbit[17]参考数据序列、信道比特序列和调制分界点信息。在这种情况下，所参考的数据序列、信道比特序列和调制分界点信息相对于DSV分段的计数延迟18比特，如图5所示。然而，有效分界点检测单元82和92类似于上述例子检测有效分界点。
如上所述，根据所检测的有效分界点的定时，分段DSV计算单元55根据相关DSV分段的信道比特序列计算分段DSV值，并且将分段DSV值提供给加法器56。类似地，根据所检测的有效分界点的定时，分段DSV计算单元75计算分段DSV值，并且将分段DSV值提供给加法器76。
加法器56将从累加DSV处理单元61提供的累加DSV值加到向其提供的分段DSV值，并且将新算出的累加DSV值提供给DSV控制比特确定单元62。类似地，加法器76将从累加DSV处理单元61提供的累加DSV值加到向其提供的分段DSV值，并且将新算出的累加DSV值提供给DSV控制比特确定单元62。
DSV控制比特确定单元62在接收到这两个新DSV值之后，根据从有效分界点检测单元82和92提供的有效分界点信号的定时，确定要插入到数据序列中的DSV控制比特的值。从由加法器56和76提供的两个新算出的累加DSV值中，DSV控制比特确定单元62选择绝对值较小的那一个。DSV控制比特确定单元62在确定所要插入的DSV控制比特的值之后，将该信息提供给DSV控制比特指定位置插入单元32，并且将所选的新累加DSV值提供给累加DSV处理单元61。
而且，DSV控制比特确定单元62激活控制用于计算下一DSV分段的寄存器值的交换操作。也就是，DSV控制比特确定单元62将指定所选线路的信息提供给1-7PP数据转换单元52、同步信号插入单元53、NRZI调制单元54、分段DSV计算单元55、1-7PP数据转换单元72、同步信号插入单元73、NRZI调制单元74和分段DSV计算单元75。然后，由所选线路组件参考的寄存器值代替由相对线路组件参考的寄存器值来存储。
图10A和10B是示出DSV控制比特确定单元62如何确定交换定时的图。
参照图10A，基于包括值为‘0’的DSV控制比特的数据序列的有效分界点信号提供给DSV控制比特确定单元62。DSV控制比特确定单元62在有效分界点的下一定时，确定DSV控制比特。然后，在紧接的下一定时，执行交换操作，从而控制寄存器以使寄存器内容与所选线路的寄存器内容一致。
参照图10B，基于包括值为‘1’的DSV控制比特的数据序列的有效分界点信号提供给DSV控制比特确定单元62。与图10A的情况相比，在图10B的情况下，有效分界点位置不同。在这种情况下，DSV控制比特确定单元62在紧接在两条线路上均出现有效分界点之后的定时，确定DSV控制比特。也就是，在图10A和10B的情况下，由于图10A中的有效分界点位置晚于图10B，因此在紧接在图10A的有效分界点位置之后的定时执行确定操作。
现在，假定选择与值为‘0’的DSV控制比特相关联的线路。然后，DSV控制比特确定单元62将从加法器56提供的新累加DSV值提供给累加DSV处理单元61。而且，DSV控制比特确定单元62将确定结果提供给DSV控制比特指定位置插入单元32，以及1-7PP数据转换单元52、同步信号插入单元53、NRZI调制单元54、分段DSV计算单元55、1-7PP数据转换单元72、同步信号插入单元73、NRZI调制单元74和分段DSV计算单元75。
然后，将与DSV控制比特的所选值‘0’相关联的线路上1-7PP数据转换单元52的寄存器内容存储在1-7PP数据转换单元72中。类似地，将同步信号插入单元53的寄存器内容存储在同步信号插入单元73中，将NRZI调制单元54的寄存器内容存储在NRZI调制单元74中，并且将分段DSV计算单元55的寄存器内容存储在分段DSV计算单元75中。通过上述交换操作，保持数据的连续性。
虽然图10A和10B示出有效分界点位置不同的情况，但是在有效分界点位置相同的情况下也执行类似的操作。也就是，DSV控制比特确定单元62在紧接在有效分界点之后的定时，确定DSV控制比特。然后，DSV控制比特确定单元62在紧接的下一定时，执行交换操作，从而控制寄存器以使其内容与所选线路的寄存器内容一致。
图10A和10B所示的例子是以如下情况来描述的：在不考虑与图5所示的寄存器相关联的延迟的情况下检测有效分界点。然而，不受限于该例子，可以考虑与寄存器相关联的延迟。即使在这种情况下，DSV控制比特确定单元62也执行类似于上述的操作。
如上所述，DSV控制比特确定单元62使用与选作要插入到数据序列中的DSV控制比特的值相关联的线路所参考的寄存器值，更新(交换)未选的相对线路上的寄存器值，从而使这些寄存器的值一致。此时，DSV控制比特确定单元62控制交换定时，从而在各寄存器中将不存储下一DSV控制比特或者包括下一DSV控制比特的信息。
当从DSV控制比特确定单元62获得有关DSV控制比特值的信息时，DSV控制比特指定位置插入单元32将具有指定值的DSV控制比特插入在数据序列中，并且将结果提供给数据转换单元33。数据转换单元33参考表2所示的转换表，将包括DSV控制比特的数据序列转换成信道比特序列，并且将结果提供给同步信号插入单元34。同步信号插入单元34将预定同步信号插入在信道比特序列中，并且将结果提供给NRZI调制单元35。NRZI调制单元35将向其提供的信道比特序列转换成记录码序列或传输码序列，并且输出码序列。
调制装置30以上述方式对输入数据序列进行调制。因此，允许调制装置30更准确地确定所要插入的DSV控制比特值。
一种用于向用户提供用于执行上述处理的计算机程序的提供介质可以是记录介质如光盘、磁光盘、磁盘、DVD-ROM或固态存储器，或者通信介质如网络或卫星。
工业应用
如上所述，根据本发明的调制装置和方法及DSV控制比特生成方法，通过检测调制分界点并且控制用于计算分段DSV值的分段，实现更适当的DSV控制。

Claims (16)

1.一种调制装置，用于从输入比特序列生成信道比特序列，并且从信道比特序列生成特定输出码序列，所述调制装置包括：
DSV控制比特生成部件，用于生成插入在输入比特序列中的DSV控制比特，从而控制特定输出码序列的DSV；
DSV控制比特插入部件，用于在输入比特序列的预定位置插入由DSV控制比特生成部件生成的DSV控制比特；以及
第一调制部件，用于根据变长码(d，k；m，n；r)的转换规则，将通过把DSV控制比特插入到输入比特序列中而获得的插入后比特序列调制成信道比特序列；
其中，DSV控制比特生成部件包括：
调制分界点检测部件，用于检测调制分界点，其中，调制分界点用于对变长码转换进行分界；以及
有效分界点检测部件，用于根据由调制分界点检测部件检测的调制分界点，检测有效分界点，其中，有效分界点用于控制确定DSV控制比特值的定时。
2.如权利要求1所述的调制装置，还包括：
NRZI调制部件，用于对信道比特序列进行NRZI调制，以生成特定输出码序列。
3.如权利要求1所述的调制装置，其中，转换规则是使输入比特序列或插入后比特序列的一个分块中“1”的个数对2求模的结果与信道比特序列的对应一个分块中“1”的个数对2求模的结果一致。
4.如权利要求1所述的调制装置，其中，转换规则是使信道比特序列中最小行程d的连续出现限制在预定次数内。
5.如权利要求1所述的调制装置，其中，转换规则具有最小行程＝1，最大行程k＝7，转换之前的基本数据长度m＝2，以及转换之后的基本信道比特长度n＝3。
6.如权利要求1所述的调制装置，其中，调制装置在输出具有基本信道比特长度n的信道比特序列的周期内接收具有基本数据长度m的数据的输入。
7.如权利要求1所述的调制装置，其中，对于根据约束长度r＝4的转换规则的单次码字转换，调制分界点检测部件根据转换规则的模式，检测一个或两个调制分界点。
8.如权利要求1所述的调制装置，其中，DSV控制比特生成部件还包括：
第一候选插入后比特序列生成部件，用于将DSV控制比特的第一候选比特插入在输入比特序列的预定位置，以从输入比特序列生成第一候选插入后比特序列；
第二候选插入后比特序列生成部件，用于将DSV控制比特的第二候选比特插入在输入比特序列的预定位置，以从输入比特序列生成第二候选插入后比特序列；
第二调制部件，用于根据与前述转换规则相同的转换规则，对第一和第二候选插入后比特序列进行调制；
DSV计算部件，用于根据由第二调制部件分别生成的第一和第二候选信道比特序列，计算DSV值；以及
DSV控制比特确定部件，用于根据由DSV计算部件算出的DSV值，确定第一或第二候选比特作为DSV控制比特。
9.如权利要求8所述的调制装置，其中，DSV控制比特确定部件在基于由有效分界点检测部件检测的有效分界点的定时，确定DSV控制比特。
10.如权利要求8所述的调制装置，其中，DSV计算部件包括：
分段DSV计算部件，用于分别对第一和第二候选信道比特序列计算当前DSV控制分段的分段DSV值；
累加DSV处理部件，用于根据DSV控制比特确定部件的确定结果，处理累加DSV值；以及
加法器，用于将分段DSV值加到当前DSV控制分段之前的累加DSV值以生成DSV值。
11.如权利要求8所述的调制装置，其中，第一和第二调制部件均包括根据转换规则执行调制所需的最小数目的寄存器。
12.如权利要求8所述的调制装置，其中，DSV控制比特生成部件的预定寄存器的内容与由DSV控制比特确定部件确定DSV控制比特时所确定的候选者的寄存器的内容一致。
13.如权利要求9所述的调制装置，其中，控制基于有效分界点的定时，从而使用于计算分段DSV的分段的输入比特序列仅包括一个插入在预定位置的DSV控制比特。
14.如权利要求8所述的调制装置，还包括：第一同步信号插入部件，用于将包括预设唯一模式的同步模式插入到所生成的信道比特序列中，
其中，DSV控制比特生成部件还包括第二同步信号插入部件，用于将与同步模式相同的模式分别插入到通过第二调制部件的调制而获得的第一和第二候选信道比特序列中，并且向DSV计算部件提供第一和第二候选信道比特序列。
15.一种调制装置的调制方法，其中，所述调制装置用于从输入比特序列生成信道比特序列，并且从信道比特序列生成特定输出码序列，所述调制方法包括：
DSV控制比特生成步骤，生成插入在输入比特序列中的DSV控制比特，从而控制特定输出码序列的DSV；
DSV控制比特插入步骤，在输入比特序列的预定位置插入在DSV控制比特生成步骤生成的DSV控制比特；以及
第一调制步骤，根据变长码(d，k；m，n；r)的转换规则，将通过把DSV控制比特插入到输入比特序列中而获得的插入后比特序列调制成信道比特序列；
其中，DSV控制比特生成步骤包括：
调制分界点检测步骤，检测调制分界点，其中，调制分界点用于对变长码转换进行分界；以及
有效分界点检测步骤，根据在调制分界点检测步骤检测的调制分界点，检测有效分界点，其中，有效分界点用于控制确定DSV控制比特值的定时。
16.一种DSV控制比特生成方法，用于生成DSV控制比特，其中，DSV控制比特用于从输入比特序列生成信道比特序列并且从所生成的信道比特序列生成特定码序列的调制，所述DSV控制比特生成方法包括：
第一候选插入后比特序列生成步骤，将DSV控制比特的第一候选比特插入在输入比特序列的预定位置，以从输入比特序列生成第一候选插入后比特序列；
第二候选插入后比特序列生成步骤，将DSV控制比特的第二候选比特插入在输入比特序列的预定位置，以从输入比特序列生成第二候选插入后比特序列；
第二调制步骤，根据变长码(d，k；m，n；r)的转换规则，对第一和第二候选插入后比特序列进行调制；
调制分界点检测步骤，检测调制分界点，其中，调制分界点用于对第二调制步骤的变长码转换进行分界；
有效分界点检测步骤，根据在调制分界点检测步骤检测的调制分界点，检测有效分界点，其中，有效分界点用于控制确定DSV控制比特值的定时；
DSV计算步骤，根据在第二调制步骤分别生成的第一和第二候选信道比特序列，计算DSV值；以及
DSV控制比特确定步骤，在基于在有效分界点检测步骤检测的有效分界点的定时，根据在DSV计算步骤算出的DSV值，确定第一或第二候选比特作为DSV控制比特。
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