CN1303689C - 半导体器件 - Google Patents
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Abstract
本发明的课题是得到能够避免因高压侧浮动偏移电压VS的负变动引起的误动作和锁存击穿的半导体器件。在NMOS(14)与PMOS(15)之间，在n型杂质区(28)的上表面内以与p型阱(29)相接的方式形成p+型杂质区(33)。在p+型杂质区(33)上形成电极(41)，电极(41)与高压侧浮动偏移电压端子VS连接。p+型杂质区(33)的杂质浓度比p型阱(29)的杂质浓度高，另外，p+型杂质区(33)形成得比p型阱(29)浅。在p+型杂质区(33)与PMOS(15)之间，在n型杂质区(28)的上表面内形成n+型杂质区(32)。在n+型杂质区(32)上形成电极(40)，电极(40)与高压侧浮动供给绝对电压VB端子连接。
Description
技术领域
本发明涉及半导体器件，特别是涉及用于驱动倒相器等功率器件的功率器件驱动装置。
背景技术
功率器件具备串联连接的第1和第2N沟道绝缘栅型双极晶体管(IGBT)和功率器件驱动装置。第1IGBT的集电极电极与主电源连接，第2IGBT的发射极电极与接地电位连接。第1IGBT的发射极电极和第2IGBT的集电极电极与负载连接。为了保护第1和第2IGBT免受负载引起的反电动势的破坏，自由工作二极管分别与第1和第2IGBT反向并联连接。
功率器件驱动装置包含用于控制第1IGBT的高压侧驱动部和用于控制第2IGBT的低压侧驱动部。另外，功率器件驱动装置具备：与第1IGBT的发射极电极连接的VS端子；经电容器与第1IGBT的发射极电极连接的VB端子；与第1IGBT的控制电极连接的HO端子；与第2IGBT的发射极电极连接的COM端子；经电容器与第2IGBT的发射极电极连接的VCC端子；与第2IGBT的控制电极连接的LO端子；以及GND端子。这里，VS是构成高压侧驱动部的基准电位的高压侧浮动偏移电压。VB是构成高压侧驱动部的电源的高压侧浮动供给绝对电压，它由高压侧浮动电源供给。HO是高压侧驱动部产生的高压侧驱动信号输出电压。COM是公共接地点电压。VCC是构成低压侧驱动部的电源的低压侧固定供给电压，它由低压侧固定供给电源供给。LO是低压侧驱动部产生的低压侧驱动信号输出电压。GND是接地电位。
下面以高压侧驱动部为例说明现有的功率器件驱动装置。
高压侧驱动部包括具有PMOS晶体管和NMOS晶体管的CMOS电路。PMOS晶体管的源电极与VB端子连接，NMOS晶体管的源电极与VS端子连接，PMOS晶体管和NMOS晶体管各自的漏电极与HO端子连接。
其次，说明具有CMOS电路的现有的半导体器件的结构。半导体器件具有：p-型硅衬底；在p-型硅衬底的上表面内形成的n型杂质区；在n型杂质区的上表面内形成的p型阱；在p型阱的上表面内形成的NMOS晶体管的n型源区和漏区；在n型杂质区的上表面内形成的PMOS晶体管的p型源区和漏区；以及与n型杂质区相接在p-型硅衬底的上表面内形成的p+型隔离区。
在NMOS晶体管的源区与漏区之间规定了沟道形成区，在沟道形成区上隔着栅绝缘膜形成NMOS晶体管的栅电极。同样，在PMOS晶体管的源区与漏区之间规定了沟道形成区，在沟道形成区上隔着栅绝缘膜形成PMOS晶体管的栅电极。NMOS晶体管的源区与VS端子连接，PMOS晶体管的源区与VB端子连接。NMOS晶体管和PMOS晶体管各自的漏区共同与HO端子连接。
另外，在下面的专利文献1～4中公开了具有CMOS电路的半导体器件的技术。
在现有的功率器件和功率器件驱动装置中，存在着在再生期间(即自由工作二极管被来自负载的反电动势接通的期间)高压侧浮动偏移电压VS变动至低于公共接地点电压COM的负电压的可能性。此高压侧浮动偏移电压VS的负变动经电容器传递至高压侧浮动供给绝对电压VB端子，也使高压侧浮动供给绝对电压VB端子的电位发生负变动。
当高压侧浮动供给绝对电压VB发生负变动时，该负变动被传递至n型杂质区。其结果是，通常理当反向偏置的p+型隔离区与n型杂质区之间的寄生二极管、p-型硅衬底与n型杂质区之间的寄生二极管接通，电流流入n型杂质区内。
于是，在现有的半导体器件中，存在因寄生二极管的接通而流入n型杂质区内的电流引起高压侧驱动信号输出电压HO的逻辑反转(误动作)，或者引起寄生晶闸管锁存，在CMOS电路中流过过大的电流，有因此而损伤电路或部件(锁存击穿)的问题(详情参照本申请人的特开2002-252333号公报)。
专利文献1
特开平11-68053号公报
专利文献2
特开昭62-120063号公报
专利文献3
特开昭60-74560号公报
专利文献4
特开平5-152523号公报
发明内容
本发明是为了解决这样的问题的发明而进行的，其目的在于得到可以避免由高压侧浮动偏移电压VS的负变动引起的误动作和锁存击穿的半导体器件。
本发明第1方面的半导体器件是用于驱动具有第1电极、第2电极和控制电极的开关器件的半导体器件，它具备：与第1电极连接的第1端子；经电容性元件与第1电极连接的第2端子；第1导电类型的半导体衬底；在半导体衬底的主表面内形成的第2导电类型的第1杂质区；在第1杂质区的主表面内形成的第1导电类型的第2杂质区；具有在第2杂质区的主表面内形成的、与第1端子连接的第2导电类型的源/漏区的第1晶体管；具有在第1杂质区的主表面内形成的、与第2端子连接的第1导电类型的源/漏区的第2晶体管；以及在第1杂质区的主表面内形成的、与第1端子连接的第1导电类型的第3杂质区。
本发明第2方面的半导体器件是用于驱动具有第1电极、第2电极和控制电极的开关器件的半导体器件，它具备：与第1电极连接的第1端子；经电容性元件与第1电极连接的第2端子；第1导电类型的半导体衬底；在半导体衬底的主表面内形成的第2导电类型的第1杂质区；在第1杂质区的主表面内形成的第1导电类型的第2杂质区；具有在第2杂质区的主表面内形成的、与第1端子连接的第2导电类型的源/漏区的第1晶体管；具有在第1杂质区的主表面内形成的、与第2端子连接的第1导电类型的源/漏区的第2晶体管；以及在第1杂质区的主表面内形成的、与第2端子连接的第2导电类型的第3杂质区。
本发明第3方面的半导体器件是用于驱动具有第1电极、第2电极和控制电极的开关器件的半导体器件，它具备：与第1电极连接的第1端子；经电容性元件与第1电极连接的第2端子；第1导电类型的半导体衬底；在半导体衬底的主表面内形成的第2导电类型的第1杂质区；在第1杂质区的主表面内形成的第1导电类型的第2杂质区；具有在第2杂质区的主表面内形成的、与第1端子连接的第2导电类型的源/漏区的第1晶体管；具有在第1杂质区的主表面内形成的、与第2端子连接的第1导电类型的源/漏区的第2晶体管；以及在第1杂质区的主表面内形成的、与第2端子连接的第1导电类型的第3杂质区。
本发明第4方面的半导体器件是用于驱动具有第1电极、第2电极和控制电极的开关器件的半导体器件，它具备：与第1电极连接的第1端子；经电容性元件与第1电极连接的第2端子；第1导电类型的半导体衬底；在半导体衬底的主表面内形成的第2导电类型的第1杂质区；在第1杂质区的主表面内形成的第1导电类型的第2杂质区；具有在第2杂质区的主表面内形成的、与第1端子连接的第2导电类型的源/漏区的第1晶体管；具有在第1杂质区的主表面内形成的、与第2端子连接的第1导电类型的源/漏区的第2晶体管；在第1杂质区的主表面内形成的、与第1或第2端子连接的第1导电类型的第3杂质区；贯通第3杂质区在第1杂质区的主表面内形成的沟槽；以及在对沟槽的壁面进行限定的部分的第1杂质区内形成的、与第1或第2端子连接的第1导电类型的第4杂质区。
本发明第5方面的半导体器件是用于驱动具有第1电极、第2电极和控制电极的开关器件的半导体器件，它具备：与第1电极连接的第1端子；经电容性元件与第1电极连接的第2端子；第1导电类型的半导体衬底；在半导体衬底的主表面内形成的第2导电类型的第1杂质区；在第1杂质区的主表面内形成的第1导电类型的第2杂质区；具有在第2杂质区的主表面内形成的、与第1端子连接的第2导电类型的源/漏区的第1晶体管；具有在第1杂质区的主表面内形成的、与第2端子连接的第1导电类型的源/漏区的第2晶体管；在第2杂质区的主表面内形成的、与第1端子连接的第1导电类型的第3杂质区；以及与第3杂质区相接在第2杂质区的主表面内形成的、与第1端子连接的第2导电类型的第4杂质区。
本发明第6方面的半导体器件是用于驱动具有第1电极、第2电极和控制电极的开关器件的半导体器件，它具备：与第1电极连接的第1端子；经电容性元件与第1电极连接的第2端子；第1导电类型的半导体衬底；在半导体衬底的主表面内形成的第2导电类型的第1杂质区；在第1杂质区的主表面内形成的第1导电类型的第2杂质区；具有在第2杂质区的主表面内形成的、与第1端子连接的第2导电类型的源/漏区的第1晶体管；具有在第1杂质区的主表面内形成的、与第2端子连接的第1导电类型的源/漏区的第2晶体管；在第1杂质区的主表面内形成的、与第2端子连接的第2导电类型的第3杂质区；以及与第3杂质区相接在第1杂质区的主表面内形成的、与第2端子连接的第1导电类型的第4杂质区。
本发明第7方面的半导体器件是用于驱动具有第1电极、第2电极和控制电极的开关器件的半导体器件，它具备：与第1电极连接的第1端子；经电容性元件与第1电极连接的第2端子；第1导电类型的半导体衬底；在半导体衬底的主表面内形成的第2导电类型的第1杂质区；在第1杂质区的主表面内形成的第1导电类型的第2杂质区；具有在第2杂质区的主表面内形成的、与第1端子连接的第2导电类型的源/漏区的第1晶体管；具有在第1杂质区的主表面内形成的、与第2端子连接的第1导电类型的源/漏区的第2晶体管；在第1杂质区的主表面内形成的第1导电类型的第3杂质区；贯通第3杂质区在第1杂质区的主表面内形成的沟槽；在对沟槽的壁面进行限定的部分的第1杂质区内形成的第1导电类型的第4杂质区；与第3杂质区相接在第1杂质区的主表面内形成的第2导电类型的第5杂质区；以及与第3～第5杂质区相接在第1杂质区的主表面上形成的浮置电极。
本发明第8方面的半导体器件是用于驱动具有第1电极、第2电极和控制电极的开关器件的半导体器件，它具备：与第1电极连接的第1端子；经电容性元件与第1电极连接的第2端子；第1导电类型的第1杂质区；在第1杂质区的主表面内形成的第2导电类型的第2杂质区；具有在第2杂质区的主表面内形成的、与第1端子连接的第1导电类型的源/漏区的第1晶体管；具有在第1杂质区的主表面内形成的、与第2端子连接的第2导电类型的源/漏区的第2晶体管；以及在第1杂质区的主表面内形成的、与第1端子连接的第2导电类型的第3杂质区。
附图说明
图1是说明功率器件和功率器件驱动装置的结构的概略结构图。
图2是高压侧驱动部的主要部分的电路图。
图3是示出功率器件驱动装置中的设置于高压岛上的布局的概略平面图。
图4是示出本发明实施例1的半导体器件的结构的剖面图。
图5是示出本发明实施例1的半导体器件的结构的剖面图。
图6是示意地示出n+型杂质区和p+型杂质区的形成布局之一例的俯视图。
图7是示意地示出n+型杂质区和p+型杂质区的形成布局之一例的俯视图。
图8是说明本发明实施例1的半导体器件的效果的剖面图。
图9是示出本发明实施例2的半导体器件的结构的剖面图。
图10是示出本发明实施例3的半导体器件的结构的剖面图。
图11是示出本发明实施例4的半导体器件的结构的剖面图。
图12是示意地示出p+型杂质区和p+型杂质区的形成布局的俯视图。
图13是示出本发明实施例5的半导体器件的结构的剖面图。
图14是示出本发明实施例6的半导体器件的结构的剖面图。
图15是示出本发明实施例7的半导体器件的结构的剖面图。
图16是示出本发明实施例10的半导体器件的结构的剖面图。
具体实施方式
实施例1
图1是说明功率器件和功率器件驱动装置的结构的概略结构图。作为功率开关器件的N沟道绝缘栅型双极晶体管(IGBT)Q1、Q2对作为主电源高电压HV进行切换。负载与节点N30连接。自由工作二极管D1、D2保护IGBT Q1、Q2免受与节点N30连接的负载引起的反电动势的破坏。
功率器件驱动装置100驱动IGBT Q1、Q2，根据控制IGBT Q1的高压侧控制输入信号HIN和控制IGBT Q2的低压侧控制输入信号LIN进行工作。另外，功率器件驱动装置100具有驱动IGBT Q1的高压侧驱动部101、驱动IGBT Q2的低压侧驱动部102和控制输入处理部103。
这里，例如当IGBT Q1、Q2同时处于导通状态时贯通电流流过IGBTQ1、Q2，电流不流过负载，这是不希望的状态。控制输入处理部103根据控制输入信号HIN、LIN对高压侧驱动部101和低压侧驱动部102进行防止这样的状态发生之类的处理。
另外，功率器件驱动装置100具备：与IGBT Q1的发射极电极连接的VS端子；经电容器C1与IGBT Q1的发射极电极连接的VB端子；与IGBT Q1的控制电极连接的HO端子；与IGBT Q2的发射极电极连接的COM端子；经电容器C2与IGBT Q2的发射极电极连接的VCC端子；与IGBT Q2的控制电极连接的LO端子；以及GND端子。这里，VS是构成高压侧驱动部101的基准电位的高压侧浮动偏移电压。VB是构成高压侧驱动部101的电源的高压侧浮动供给绝对电压，由未图示的高压侧浮动电源供给。HO是高压侧驱动部101产生的高压侧驱动信号输出电压。COM是公共接地点电压。VCC是构成低压侧驱动部102的电源的低压侧固定供给电压，由未图示的低压侧固定供给电源供给。LO是低压侧驱动部102产生的低压侧驱动信号输出电压。GND是接地电位。
电容器C1、C2为使供给高压侧驱动部101和低压侧驱动部102的电源电压跟随由功率器件的工作引起的电位变动而设置。
按照以上的构成，由功率器件引起的主电源的切换根据控制输入信号HIN、LIN进行。
但是，由于高压侧驱动部101在其电位对电路的接地电位GND呈浮动的状态下进行工作，所以它呈具有向高压侧电路传送驱动信号的电平移位电路的结构。
图2是功率器件驱动装置100中的高压侧驱动部101的主要部分的电路图。作为开关元件的高耐压MOS 11起上述的电平移位电路的作用。作为开关元件的高压侧驱动信号输出用的CMOS电路(以下称“CMOS”)12由PMOS晶体管(以下称“PMOS”)15和NMOS晶体管(以下称“NMOS”)14构成，输出高压侧驱动信号HO。电平移位电阻13用于设定CMOS 12的栅电位，起与负载电阻相当的作用。
高耐压MOS 11根据高压侧控制输入信号HIN进行CMOS 12的切换。CMOS 12对高压侧浮动供给绝对电压VB与高压侧浮动偏移电压VS之间的电压进行切换，向高压侧驱动信号输出HO端子输出驱动信号，驱动外部的功率器件的高压侧开关元件。
这里，在以下的说明中将CMOS 12和电平移位电阻13合在一起称为高压侧驱动电路。
图3是示出功率器件驱动装置100中的设置于高压岛上的布局的概略平面图。由CMOS 12和电平移位电阻13构成的高压侧驱动电路在称之为高压岛的区域R2内形成，高耐压MOS 11在区域R1内形成。借助于用处于接地电位GND的铝布线16、17围在其周围进行屏蔽。
图4、5是示出本发明实施例1的半导体器件的结构的剖面图，它们分别对应于沿图3所示的线IV-IV、V-V的位置的剖面。参照图4，在p-型硅衬底21的上表面内形成p+型隔离区22，n-型杂质区23和n型杂质区24、28。在n型杂质区28的上表面内形成p型阱29。p+型隔离区22抵达p-型硅衬底21。在p+型隔离区22上形成电极34，p-型硅衬底21的电位为电路上的最低电位(GND或COM电位)。另外，在高耐压MOS 11的n+型源区11S的下部形成p型阱25，该p型阱25隔着栅绝缘膜抵达栅电极11G的下部，形成高耐压MOS 11的沟道区。另外，在p型阱25内形成p+型杂质区26和n+型源区11S，使之与源电极35相接。另外，形成n+型漏区11D，使之与高耐压MOS 11的漏电极36相接。
高耐压MOS 11的漏电极36与CMOS 12的PMOS 15和NMOS 14各自的栅电极15G、14G连接，另外，还经电平移位电阻13与PMOS 15的源电极39和高压侧浮动供给绝对电压VB端子连接。
另一方面，在形成了CMOS 12的n型杂质区28内形成p+型源区15S和n+型杂质区30，使之与PMOS 15的源电极39相接，形成p+型漏区15D，使之与漏电极37相接。在n型杂质区28的上表面隔着栅绝缘膜形成PMOS 15的栅电极15G。在栅电极15G上形成电极38。另外，在p型阱29内形成NMOS 14，以与NMOS 14的漏电极44相接的方式形成n+型漏区14D，以与源电极42相接的方式形成n+型源区14S和p+型杂质区31。在p型阱29的上表面隔着栅绝缘膜形成NMOS 14的栅电极14G。在栅电极14G上形成电极43。
在NMOS 14与PMOS 15之间，在n型杂质区28的上表面内形成p+型杂质区33，使之与p型阱29相接。在p+型杂质区33上形成电极41，电极41与高压侧浮动偏移电压VS端子连接。p+型杂质区33的杂质浓度比p型阱29的杂质浓度高，另外，p+型杂质区33形成得比p型阱29浅。在p+型杂质区33与PMOS 15之间，在n型杂质区28的上表面内形成n+型杂质区32。在n+型杂质区32上形成电极40，电极40与高压侧浮动供给绝对电压VB端子连接。
参照图5，在p-型硅衬底21的上表面内形成p+型隔离区22、n-型杂质区50和n型杂质区28。在p+型隔离区22的上面形成电极52。在n型杂质区28的上表面内形成n+型杂质区51，在n+型杂质区51上形成电极53。电极53与高压侧浮动供给绝对电压VB端子连接。
如图5所示，存在由p+型源区15S、n型杂质区28、p型阱29和n+型源区14S构成的横型寄生晶闸管。寄生晶闸管由pnp型寄生双极晶体管PBP 1和npn型寄生双极晶体管PBP 2构成。
图6、7是简略示出n+型杂质区32和p+型杂质区33的形成布局之一例的俯视图。如图3所示，p+型隔离区22以在四周包围区域R1、R2的方式形成。在图6所示的例子中，n+型杂质区32和p+型杂质区33在NMOS 14与PMOS 15互相相向的边之间形成。在图7所示的例子中，p+型杂质区33包围在p型阱29的周围而形成，n+型杂质区32在p+型隔离区22与p型阱29之间包围住p型阱29的周围而形成。图6所示例子的芯片尺寸比图7所示例子的小。
考虑在本实施例1的功率器件和功率器件驱动装置中，在再生期间，高压侧浮动偏移电压VS变动为比公共接地点电压COM低的负电压的情形。这时，高压侧浮动偏移电压VS的负变动经图1所示的电容器C1传递至高压侧浮动供给绝对电压VB端子，高压侧浮动供给绝对电压VB端子的电位也发生负变动。参照图4、5，当高压侧浮动供给绝对电压VB发生负变动时，该负变动传递给n-型杂质区23、50和n型杂质区24、28。其结果是，通常理当反向偏置的寄生二极管PD1～PD4接通，电流流入n-型杂质区23和n型杂质区24、28内。
但是，按照本实施例1的半导体器件，与寄生双极晶体管PBP 1的基极电流相当的电子被处于比高压侧浮动偏移电压VS高的电位的n+型杂质区32吸收。其结果是，抑制了寄生双极晶体管PBP 1的基极电流，寄生晶闸管未接通，因此，可以避免CMOS 12的锁存击穿。
另外，与寄生双极晶体管PBP 2的基极电流相当的空穴被处于比高压侧浮动供给绝对电压VB低的电位的p+型杂质区33吸收。其结果是，抑制了寄生双极晶体管PBP 2的基极电流，寄生晶闸管未接通，因此，可以避免CMOS 12的锁存击穿。参照图8，从p+型隔离区22流入n-型杂质区50内的空穴电流在到达p型阱29之前被p+型杂质区33吸收。另外，从p型阱29的正下方的p-型硅衬底21流入n型杂质区28内的空穴电流被从n+型杂质区30、32注入n型杂质区28内的电子吸引，因此未流入p型阱29内，而被p+型杂质区33吸收。
如图5所示，p+型杂质区33形成得比p型阱29浅。因此，p+型杂质区33的弯曲部的电场强度比p型阱29的弯曲部的电场强度高。从而，p+型杂质区33可以吸收更多的空穴电流，可以更有效地避免CMOS12的锁存击穿。
如上所述，p+型杂质区33的杂质浓度比p型阱29的杂质浓度高。因此，p+型杂质区33的弯曲部的电场强度比p型阱29的弯曲部的电场强度高。并且，当p+型杂质区33的杂质浓度高时，p+型杂质区33内的薄层电阻、p+型杂质区33与电极41的接触电阻变小。因此，p+型杂质区33可以吸收更多的空穴电流，可以更有效地避免CMOS 12的锁存击穿。
如图5所示，p+型杂质区33与相当于寄生双极晶体管PBP 2的基区层的p型阱29相接而形成。因此，当在p+型杂质区33与p型阱29之间设置间隙的场合相比时，不仅可以减小芯片尺寸，而且还使寄生双极晶体管PBP 2的基区层的电阻减小，故而p+型杂质区33可以吸收更多的空穴电流，能够更有效地避免CMOS 12的锁存击穿。
在由高压侧浮动偏移电压VS的负变动引起的流入n型杂质区28内的电流中，从p+型隔离区22经n-型杂质区50流入n型杂质区28内的电流是最多的。因此，特别是当p+型隔离区22包围在区域R1、R2的周围而形成时，借助于如图7所示那样以包围在p型阱29的周围的方式形成p+型杂质区33和n+型杂质区32，能够更有效地避免CMOS 12的锁存击穿。
另外，虽然全部形成n+型杂质区32和p+型杂质区33这两方是最为有效的，但即使只形成其中的某一方，也是有效的。
实施例2
图9是与图5对应地示出本发明实施例2的半导体器件的结构的剖面图。也可以不形成图5所示的n+型杂质区32和电极40，而代之以形成p+型杂质区55和电极56。电极56与高压侧浮动供给绝对电压VB端子连接。p+型杂质区55的杂质浓度比p型阱29的杂质浓度高，并且p+型杂质区55形成得比p型阱29浅。
与图6所示的例子同样地，p+型杂质区55在NMOS 14与PMOS 15的互相相向的边之间形成。或者，与图7所示的例子同样地，p+型杂质区55在p+型隔离区22与p型阱29之间包围住p型阱29的周围而形成。
因为高压侧浮动偏移电压VS的负变动，高压侧浮动偏移电压VS和高压侧浮动供给绝对电压VB变得比p-型硅衬底21和p+型隔离区22的电位低。因此，即使寄生二极管PD1～PD4接通从而电流流入n型杂质区28内，与图5所示的寄生双极晶体管PBP 2的基极电流相当的空穴也被p+型杂质区55、33吸收。其结果是，抑制了寄生双极晶体管PBP2的基极电流，寄生晶闸管不接通，因而可以避免CMOS 12的锁存击穿。
另外，由于不形成n+型杂质区32，而形成p+型杂质区55，所以在因高压侧浮动偏移电压VS的负变动而图4、5所示的寄生二极管PD1～PD4接通时，电子不从p+型杂质区55注入n型杂质区28。因此，来自p-型硅衬底21和p+型隔离区22的空穴的供给减少，其结果是流入n型杂质区28内的空穴电流减小，可以更有效地避免CMOS 12的锁存击穿。
还有，虽然全部形成p+型杂质区55和p+型杂质区33这两方是最为有效的，但即使只形成其中的某一方，也是有效的。
实施例3
图10是与图5对应地示出本发明实施例3的半导体器件的结构的剖面图。也可以不形成图5所示的n+型杂质区32和电极40，而代之以形成p+型杂质区57和电极58。电极58与高压侧浮动偏移电压VS端子连接。p+型杂质区57的杂质浓度比p型阱29的杂质浓度高，并且p+型杂质区57形成得比p型阱29浅。
与图6所示的例子同样地，p+型杂质区57在NMOS 14与PMOS 15互相相向的边之间形成。或者，与图7所示的例子同样地，p+型杂质区57在p+型隔离区22与p型阱29之间包围住p型阱29的周围而形成。
因为高压侧浮动偏移电压VS的负变动，高压侧浮动偏移电压VS和高压侧浮动供给绝对电压VB变得比p-型硅衬底21和p+型隔离区22的电位低。因此，即使寄生二极管PD1～PD4接通从而电流流入n型杂质区28内，与图5所示的寄生双极晶体管PBP 2的基极电流相当的空穴也被p+型杂质区57、33吸收。其结果是，抑制了寄生双极晶体管PBP
2的基极电流，寄生晶闸管不接通，因而可以避免CMOS 12的锁存击穿。
另外，由于p+型杂质区57、33都与高压侧浮动偏移电压VS端子连接，它们同电位，所以由p+型杂质区57、n型杂质区28和p+型杂质区33构成的pnp型寄生双极晶体管不工作。因此，可以避免因该寄生双极晶体管工作而引起的高压侧驱动部101的误动作。
还有，虽然全部形成p+型杂质区57和p+型杂质区33这两方是最为有效的，但即使只形成其中的某一方，也是有效的。
实施例4
图11是与图5对应地示出本发明实施例4的半导体器件的结构的剖面图。也可以不形成图5所示的n+型杂质区32和电极40，而代之以形成p+型杂质区59和电极60。电极60与高压侧浮动供给绝对电压VB端子连接。p+型杂质区59在p+型漏区15D与n+型杂质区51之间形成。
图12是示意地示出p+型杂质区59和p+型杂质区33的形成布局的俯视图。如图3所示，p+型隔离区22在四周包围住区域R1、R2而形成。如图12所示，p+型杂质区33包围在p型阱29的周围而形成，p+型杂质区59在p+型隔离区22与p型阱29和PMOS 15之间包围住p型阱29和PMOS 15而与p+型隔离区22平行地形成。
如上所述，在因高压侧浮动偏移电压VS的负变动引起的流入n型杂质区28内的电流中，从p+型隔离区22经n-型杂质区50流入n型杂质区28内的电流是最多的。因此，借助于如图12所示那样与p+型隔离区22平行地形成p+型杂质区59，与寄生双极晶体管PBP 2的基极电流相当的空穴能够在流入p型阱29内之前有效地被p+型杂质区59吸收。其结果是，抑制了寄生双极晶体管PBP 2的基极电流，寄生晶闸管不接通，因而可以有效地避免CMOS 12的锁存击穿。
另外，虽然全部形成p+型杂质区59和p+型杂质区33这两方是最为有效的，但即使只形成其中的某一方，也是有效的。
实施例5
图13是与图9对应地示出本发明实施例5的半导体器件的结构的剖面图。贯通p+型杂质区55，在n型杂质区28的上表面内形成沟槽63，沟槽63的内部被氧化硅膜61和多晶硅62充填。另外，在对沟槽63的壁面进行限定的部分的n型杂质区28内形成p+型杂质区64。p+型杂质区64与p+型杂质区55和电极56相接。
与图6所示的例子同样地，p+型杂质区55、64在NMOS 14与PMOS15互相相向的边之间形成。或者，与图7所示的例子同样地，p+型杂质区55、64在p+型隔离区22与p型阱29之间包围住p型阱29的周围而形成。
由于沿沟槽63的壁面形成与p+型杂质区55相接的p+型杂质区64，所以与图9所示的结构相比，可以扩大p+型杂质区55的有效面积。而且沟槽63底部的电场强度比p型阱29的弯曲部的电场强度高。因此，与图9所示的结构相比，p+型杂质区55、56能够较多地吸收流入n型杂质区28内的空穴电流。其结果是，可以更有效地避免CMOS 12的锁存击穿。
另外，由于对空穴电流的吸收效率因p+型杂质区64的形成而提高，所以与图9所示的结构相比可以减小p+型杂质区55的面积，据此可以减小芯片的尺寸。
在图13所示的例子中，形成了比p型阱29深的沟槽63。沟槽63形成得越深，p+型杂质区64的面积就越增大，就越能够提高对空穴电流的吸收效率。
但是，当将沟槽63形成得深于20μm时，出现了耐压(在将VB与VS短路的状态下在GND方向施加电压，发生pn结击穿的电压)降低的问题。因此，在还需要满足耐压性能的场合，借助于将沟槽63的深度形成在20μm以下，可以避免耐压降低。
另外，虽然全部形成p+型杂质区55、64和p+型杂质区33这两方是最为有效的，但即使只形成其中的某一方，也是有效的。还有，虽然在图13中示出了电极56与高压侧浮动供给绝对电压VB端子连接的结构，但电极56也可以与高压侧浮动偏移电压VS端子连接。
实施例6
图14是与图5对应地示出本发明实施例6的半导体器件的结构的剖面图。与p+型杂质区33相接形成了n+型杂质区66，与n+型杂质区32相接形成了p+型杂质区65。p+型杂质区33和n+型杂质区66在p型阱29内形成。p+型杂质区33和n+型杂质区66与电极68相接，电极68与高压侧浮动偏移电压VS端子连接。n+型杂质区32和p+型杂质区65与电极67相接，电极67与高压侧浮动供给绝对电压VB端子连接。
与图6所示的例子同样地，p+型杂质区33和n+型杂质区66，以及n+型杂质区32和p+型杂质区65在NMOS 14与PMOS 15互相相向的边之间形成。或者，与图7所示的例子同样地，p+型杂质区33和n+型杂质区66沿p型阱29外周形成，n+型杂质区32和p+型杂质区65在p+型隔离区22与p型阱29之间包围住p型阱29的周围而形成。
由于被p+型杂质区33吸收的空穴在与n+型杂质区66相接的p+型杂质区33中可以立即被n+型杂质区66的电子复合，所以空穴容易消失。另外，由于被n+型杂质区32吸收的电子在与p+型杂质区65相接的n+型杂质区32中可以立即被p+型杂质区65的空穴复合，所以电子容易消失。因此，与图5所示的结构相比，可以提高p+型杂质区33对空穴的吸收效率，以及n+型杂质区32对电子的吸收效率。
另外，在以上的说明中虽然以上述实施例1为基础叙述了应用本实施例6的发明的例子，但本实施例6的发明也可以应用于其他所有的
实施例。
实施例7
图15是与图5对应地示出本发明实施例7的半导体器件的结构的剖面图。在NMOS 14与PMOS 15之间，在n型杂质区28的上表面内形成p+型杂质区71。在p+型杂质区71与NMOS 14之间，与p+型杂质区71相接形成n+型杂质区72。在p+型杂质区71与PMOS 15之间，与p+型杂质区71相接形成n+型杂质区70。
另外，贯通p+型杂质区71，在n型杂质区28的上表面内形成沟槽75，沟槽75的内部被氧化硅膜73和多晶硅74充填。另外，在对沟槽75的壁面进行限定的部分的n型杂质区28内形成p+型杂质区76。p+型杂质区76与p+型杂质区71相接。
在n型杂质区28的上表面上形成与p+型杂质区71、76相接的浮置电极77。另外，在图15的例子中，浮置电极77不与n+型杂质区70相接，而与n+型杂质区72相接。但是，浮置电极77也可不与n+型杂质区72相接，而与n+型杂质区70相接，或者与n+型杂质区70、72双方相接。
与图6所示的例子同样地，p+型杂质区71、76和n+型杂质区70、72在NMOS 14与PMOS 15互相相向的边之间形成。或者，与图7所示的例子同样地，p+型杂质区71、76以及n+型杂质区70、72在p+型隔离区22与p型阱29之间包围住p型阱29的周围而形成。
与浮置电极77连接的p+型杂质区71、76和n+型杂质区70、72借助于PN短路效应使p+型杂质区71、76的电位降低，将位于附近的空穴吸入，同时使n+型杂质区70、72的电位升高，将位于附近的电子吸入。然后，借助于复合速度无限大的金属短路，空穴与电子进行复合而消失。因此，由高压侧浮动偏移电压VS的负变动引起而流入n型杂质区28内的空穴和电子分别被p+型杂质区71、76和n+型杂质区70、72吸入而消失，故而可以避免CMOS 12的锁存击穿。
另外，借助于沿沟槽75的壁面形成与p+型杂质区71相接的p+型杂质区76，可以扩大p+型杂质区71的有效面积。而且沟槽75底部的电场强度比p型阱29的弯曲部的电场强度高。因此，p+型杂质区71、76能够较多地吸收流入n型杂质区28内的空穴电流。其结果是，可以更有效地避免CMOS 12的锁存击穿。
虽然n+型杂质区70、72中的一方可以不一定形成，而双方都形成则是有效的。
在图15所示的例子中，形成了比p型阱29深的沟槽75。沟槽75形成得越深，p+型杂质区76的面积就越增大，就越能够提高对空穴电流的吸收效率。
但是，当将沟槽75形成得深于20μm时，出现了耐压降低的问题。因此，在还需要满足耐压性能的场合，借助于将沟槽75的深度形成在20μm以下，可以避免耐压降低。
实施例8
对上述实施例1～7的半导体器件引入构成可按意图控制的复合中心的能级，利用该能级使积累的载流子复合而消失。例如，利用电子束照射和退火、铂扩散或者金扩散在p-型硅衬底21的深度方向全境形成晶体缺陷，利用该晶体缺陷作为载流子的寿命杀手。
按照本实施例8的半导体器件，图4、5所示的寄生二极管PD1～PD4的载流子寿命被抑制得很短。因此，在寄生二极管PD1～PD4中积累的载流子的数量减少，其结果是正向电流减小，寄生二极管PD1～PD4的反向恢复电流被抑制。据此，提高了对高压侧浮动偏移电压VS的负变动引起的误动作的容限。
另外，由于借助于形成载流子的寿命杀手减少了高压侧浮动偏移电压VS的负变动引起的流入n型杂质区28内的空穴电流，所以也可以避免CMOS 12的锁存击穿。
实施例9
在上述实施例8中，利用电子束照射和退火、铂扩散或者金扩散来形成晶体缺陷，但由于用该方法在p-型硅衬底21的深度方向全境形成了晶体缺陷，所以存在NMOS 14、PMOS 15的漏泄电流增大的可能性。另外，由于电子束照射在高耐压MOS 11、NMOS 14和PMOS 15的栅氧化膜内感应正电荷，所以栅-源间的阈值电压特性恐怕会发生变动。
于是，在本实施例9中利用氦辐照和退火或者质子辐照和退火对上述实施例1～7的半导体器件在p-型硅衬底21的规定的深度上(比高耐压MOS 11、NMOS 14和PMOS 15的各沟道区深的部位)形成晶体缺陷，利用该晶体缺陷作为载流子的寿命杀手。氦辐照和质子辐照在离子的射程(离子向硅中的透入深度)附近集中地感应晶体缺陷。因此，可以在p-型硅衬底21的深度方向上进行局域的载流子寿命控制。
按照本实施例9的半导体器件，除有在上述实施例8中得到的效果外，还可以得到能够避免漏泄电流增大、阈值电压变动的效果。
实施例10
图16是与图5对应地示出本发明实施例10的半导体器件的结构的剖面图。在上述实施例1～9中说明了高压侧驱动部101的结构，但是，如图16所示，也可以将上述实施例1～9的发明应用于低压侧驱动部102。
在低压侧驱动部102中寄生由p+型源区15S、n型杂质区28、p型阱29和n+型源区14S构成的晶闸管。当对输出端子LO施加比VCC电压高的浪涌电压时，空穴从与输出端子LO连接的p+型漏区15D流入n型杂质区28，由于该空穴电流流入p型阱29内，由n型杂质区28、p型阱29和n+型源区14S构成的寄生双极晶体管工作，上述寄生晶闸管往往成为锁存状态。
但是，借助于应用上述实施例1～9的发明，例如如图16所示，形成p+型杂质区33、55、64，从p+型漏区15D流入n型杂质区28的空穴电流在流入p型阱29内之前就被p+型杂质区55、64吸收，另外，流入到p型阱29内的空穴电流被p+型杂质区33吸收。由此，可以避免上述寄生晶闸管的锁存。
发明的效果
按照本发明的第1～第8实施例，可以避免因高压侧浮动偏移电压的负变动引起的锁存击穿。
Claims (20)
1、一种半导体器件，它是用于驱动具有第1电极、第2电极和控制电极的开关器件的半导体器件，其特征在于：
具备：
与上述第1电极连接的第1端子；
经电容性元件与上述第1电极连接的第2端子；
第1导电类型的半导体衬底；
在上述半导体衬底的主表面内形成的第2导电类型的第1杂质区；
在上述第1杂质区的主表面内形成的上述第1导电类型的第2杂质区；
具有在上述第2杂质区的主表面内形成的、与上述第1端子连接的上述第2导电类型的源/漏区的第1晶体管；
具有在上述第1杂质区的主表面内形成的、与上述第2端子连接的上述第1导电类型的源/漏区的第2晶体管；以及
在上述第1杂质区的上述主表面内形成的、与上述第1端子连接的上述第1导电类型的第3杂质区和在上述第1杂质区的上述主表面内形成的、与上述第2端子连接的上述第2导电类型的第4杂质区中的至少一方。
2、如权利要求1所述的半导体器件，其特征在于：
上述第3杂质区与上述第2杂质区相接，并且连续地或断续地包围上述第2杂质区而形成。
3、如权利要求1所述的半导体器件，其特征在于：
还具备在上述第1杂质区的上述主表面内形成的、与上述第1端子连接的上述第1导电类型的第5杂质区。
4、如权利要求3所述的半导体器件，其特征在于：
还具备与上述第1杂质区相接在上述半导体衬底的上述主表面内形成的上述第1导电类型的隔离区，
上述第5杂质区在上述隔离区与上述第2杂质区之间连续地或断续地包围上述第2杂质区而形成。
5、如权利要求1所述的半导体器件，其特征在于：
还具备：
在上述第1杂质区的上述主表面内形成的、与上述第1或第2端子连接的上述第1导电类型的第5杂质区；
贯通上述第5杂质区在上述第1杂质区的上述主表面内形成的沟槽；以及
在对上述沟槽的壁面进行限定的部分的上述第1杂质区内形成的、与上述第1或第2端子连接的上述第1导电类型的第6杂质区。
6、如权利要求5所述的半导体器件，其特征在于：
还具备与上述第1杂质区相接在上述半导体衬底的上述主表面内形成的上述第1导电类型的隔离区，
上述第5和第6杂质区在上述隔离区与上述第2杂质区之间连续地或断续地包围上述第2杂质区而形成。
7、如权利要求1所述的半导体器件，其特征在于：
还具备与上述第1杂质区相接在上述半导体衬底的上述主表面内形成的上述第1导电类型的隔离区，
上述第4杂质区在上述隔离区与上述第2杂质区之间连续地或断续地包围上述第2杂质区而形成。
8、一种半导体器件，它是用于驱动具有第1电极、第2电极和控制电极的开关器件的半导体器件，其特征在于：
具备：
与上述第1电极连接的第1端子；
经电容性元件与上述第1电极连接的第2端子；
第1导电类型的半导体衬底；
在上述半导体衬底的主表面内形成的第2导电类型的第1杂质区；
在上述第1杂质区的主表面内形成的上述第1导电类型的第2杂质区；
具有在上述第2杂质区的主表面内形成的、与上述第1端子连接的上述第2导电类型的源/漏区的第1晶体管；
具有在上述第1杂质区的主表面内形成的、与上述第2端子连接的上述第1导电类型的源/漏区的第2晶体管；以及
在上述第1杂质区的上述主表面内形成的、与上述第1端子连接的上述第1导电类型的第3杂质区和在上述第1杂质区的上述主表面内形成的、与上述第2端子连接的上述第1导电类型的第4杂质区中的至少一方。
9、如权利要求8所述的半导体器件，其特征在于：
还具备与上述第1杂质区相接在上述半导体衬底的上述主表面内形成的上述第1导电类型的隔离区，
上述第4杂质区在上述隔离区与上述第2杂质区之间连续地或断续地包围上述第2杂质区而形成。
10、一种半导体器件，它是用于驱动具有第1电极、第2电极和控制电极的开关器件的半导体器件，其特征在于：
具备：
与上述第1电极连接的第1端子；
经电容性元件与上述第1电极连接的第2端子；
第1导电类型的半导体衬底；
在上述半导体衬底的主表面内形成的第2导电类型的第1杂质区；
在上述第1杂质区的主表面内形成的上述第1导电类型的第2杂质区；
具有在上述第2杂质区的主表面内形成的、与上述第1端子连接的上述第2导电类型的源/漏区的第1晶体管；
具有在上述第1杂质区的主表面内形成的、与上述第2端子连接的上述第1导电类型的源/漏区的第2晶体管；
在上述第1杂质区的上述主表面内形成的、与上述第1或第2端子连接的上述第1导电类型的第3杂质区；
贯通上述第3杂质区在上述第1杂质区的上述主表面内形成的沟槽；以及
在对上述沟槽的壁面进行限定的部分的上述第1杂质区内形成的、与上述第1或第2端子连接的上述第1导电类型的第4杂质区。
11、如权利要求10所述的半导体器件，其特征在于：
还具备与上述第1杂质区相接在上述半导体衬底的上述主表面内形成的上述第1导电类型的隔离区，
上述第3和第4杂质区在上述隔离区与上述第2杂质区之间连续地或断续地包围上述第2杂质区而形成。
12、如权利要求10所述的半导体器件，其特征在于：
上述沟槽形成得比上述第2杂质区深。
13、一种半导体器件，它是用于驱动具有第1电极、第2电极和控制电极的开关器件的半导体器件，其特征在于：
具备：
与上述第1电极连接的第1端子；
经电容性元件与上述第1电极连接的第2端子；
第1导电类型的半导体衬底；
在上述半导体衬底的主表面内形成的第2导电类型的第1杂质区；
在上述第1杂质区的主表面内形成的上述第1导电类型的第2杂质区；
具有在上述第2杂质区的主表面内形成的、与上述第1端子连接的上述第2导电类型的源/漏区的第1晶体管；
具有在上述第1杂质区的主表面内形成的、与上述第2端子连接的上述第1导电类型的源/漏区的第2晶体管；以及
在上述第2杂质区的上述主表面内形成的、与上述第1端子连接的上述第1导电类型的第3杂质区和与上述第3杂质区相接在上述第2杂质区的上述主表面内形成的、与上述第1端子连接的上述第2导电类型的第4杂质区，及在上述第1杂质区的上述主表面内形成的、与上述第2端子连接的上述第2导电类型的第5杂质区和与上述第5杂质区相接在上述第1杂质区的上述主表面内形成的、与上述第2端子连接的上述第1导电类型的第6杂质区中的至少一方。
14、如权利要求13所述的半导体器件，其特征在于：
还具备与上述第1杂质区相接在上述半导体衬底的上述主表面内形成的上述第1导电类型的隔离区，
上述第3和第4杂质区在上述隔离区与上述第2杂质区之间连续地或断续地包围上述第2杂质区而形成。
15、如权利要求13所述的半导体器件，其特征在于：
还具备与上述第1杂质区相接在上述半导体衬底的上述主表面内形成的上述第1导电类型的隔离区，
上述第5和第6杂质区在上述隔离区与上述第2杂质区之间以连续地或断续地包围上述第2杂质区而形成。
16、一种半导体器件，它是用于驱动具有第1电极、第2电极和控制电极的开关器件的半导体器件，其特征在于：
具备：
与上述第1电极连接的第1端子；
经电容性元件与上述第1电极连接的第2端子；
第1导电类型的半导体衬底；
在上述半导体衬底的主表面内形成的第2导电类型的第1杂质区；
在上述第1杂质区的主表面内形成的上述第1导电类型的第2杂质区；
具有在上述第2杂质区的主表面内形成的、与上述第1端子连接的上述第2导电类型的源/漏区的第1晶体管；
具有在上述第1杂质区的主表面内形成的、与上述第2端子连接的上述第1导电类型的源/漏区的第2晶体管；
在上述第1杂质区的上述主表面内形成的上述第1导电类型的第3杂质区；
贯通上述第3杂质区在上述第1杂质区的上述主表面内形成的沟槽；
在对上述沟槽的壁面进行限定的部分的上述第1杂质区内形成的上述第1导电类型的第4杂质区；
与上述第3杂质区相接在上述第1杂质区的上述主表面内形成的上述第2导电类型的第5杂质区；以及
与上述第3～第5杂质区相接在上述第1杂质区的上述主表面上形成的浮置电极。
17、如权利要求16所述的半导体器件，其特征在于：
还具备与上述第1杂质区相接在上述半导体衬底的上述主表面内形成的上述第1导电类型的隔离区，
上述第3～第5杂质区在上述隔离区与上述第2杂质区之间连续地或断续地包围上述第2杂质区而形成。
18、如权利要求16所述的半导体器件，其特征在于：
还具备在与上述第5杂质区相反的一侧同上述第3杂质区相接在上述第1杂质区的上述主表面内形成的上述第2导电类型的第6杂质区。
19、如权利要求16所述的半导体器件，其特征在于：
上述沟槽形成得比上述第2杂质区深。
20、一种半导体器件，它是用于驱动具有第1电极、第2电极和控制电极的开关器件的半导体器件，其特征在于：
具备：
与上述第1电极连接的第1端子；
经电容性元件与上述第1电极连接的第2端子；
第1导电类型的第1杂质区；
在上述第1杂质区的主表面内形成的第2导电类型的第2杂质区；
具有在上述第2杂质区的主表面内形成的、与上述第1端子连接的上述第1导电类型的源/漏区的第1晶体管；
具有在上述第1杂质区的主表面内形成的、与上述第2端子连接的上述第2导电类型的源/漏区的第2晶体管；以及
在上述第1杂质区的上述主表面内形成的、与上述第1端子连接的上述第2导电类型的第3杂质区。
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