CN1305150A - 具有改进的地址目标预测的处理器和方法 - Google Patents

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Abstract

公开了一种利用高速缓存改进转移指令的目的地预测精度的超标量处理器和方法。建立的该高速缓存包括多个入口。多条转移指令中的每一条与高速缓存的入口中的一个入口相关连。高速缓存的入口中的一个入口包括所存的与高速缓存的此入口相关连的转移指令的预测目的地。预测目的地是在执行转移指令时预料转移指令将会转移的目的地。只当响应于转移指令目的地的两次连续错误预测的情况时才在高速缓存的入口中的一个入口中更新所存预测的目的地,其中两次连续错误预测是利用高速缓存的入口中的一个入口时出现的。

Description

具有改进的地址目标 预测的处理器和方法
本发明一般涉及数据处理系统，具体地涉及超标量处理器。本发明更具体地涉及使用包括确认位的高速缓存来改进转移指令目的地的预测精度的超标量处理器和方法。
大多数体系结构包括转移指令，其目标地址无法根据转移地址和指令本身进行计算。其目标地址存于单独的寄存器内并且无法根据指令地址和指令本身进行计算的转移指令(有条件或无条件)此处称为地址可预测转移指令。例如，在PowerPC(TM)体系结构中，“有条件转移至连接寄存器”(BCLR)或“有条件转移至连接寄存器并连接”(BCLRL)指令的目标地址可在连接寄存器(LR)中找到，以及“有条件转移至计数寄存器”(BCCTR)或“有条件转移至计数寄存器并连接”(BCCTRL)指令的目标地址可在计数寄存器(CTR)中找到。连接寄存器和计数寄存器是PowerPC体系结构中的专用寄存器，主要用于存储这些指令的地址。
该体系结构保证当完成就在地址可预测转移指令之前的指令时这些专用寄存器包含该地址可预测转移指令的必要目标地址。当自完成单元收到完成信号时，一条指令即完成。在深流水线微处理器中，通常在执行并随后完成一条指令的许多周期之前就已取出该指令。由于此现有指令的完成比地址可预测转移指令之后的哪些指令的取出要晚许多周期，因此需要能够高精度地预测这类转移指令的目标地址。
可以在处理器内维持一个具有小存储量的高速缓存，用于为这类地址可预测转移指令存储预测的目标地址。
编程人员按照具体顺序编写代码。该代码可能包括不同转移或跳转指令。转移指令在执行指令过程中偏离指令的初始顺序。增加指令执行速度的一个方法是预测转移指令的可能执行结果。一个预测是判断下次执行此转移指令时是否会执行一条转移指令。
可以在处理器内维持一个具有小存储量的高速缓存，它包括特定类型转移指令的预测的目的地。此特定类型转移指令是一条地址可预测转移指令，其目标地址存于一个单独的寄存器内(例如以上所述的高速缓存)并且无法从指令本身计算出来。
该高速缓存包括多个入口。每条转移指令与一个入口相关连。当取出一条转移指令时，读取与此转移指令相关连的高速缓存入口以便确定此转移指令的预测目的地。
通常在执行转移指令之后，如果实际转移目的地不同于预测的转移目的地，则将高速缓存的合适入口更新以便包括实际目的地。然而，当转移指令继续在更普遍的目的地与不太普遍的目的地之间连续地转移时，可能发生问题。例如，如果一条转移指令起先转移至目的地“A”，然后至目的地“B”，然后又回至目的地“A”，并且继续此种模式，很清楚，高速缓存中将始终会包含一个不正确的预测。在转移至“B”之后，高速缓存入口将被更新以便包括“B”作为预测的目的地。此后，在下一次转移至“A”后，高速缓存将要再次更新为将“A”作为预测的目的地。对于所给例子，高速缓存始终错误地预测此转移指令的目的地。
因此需要一种数据处理系统和方法，使用高速缓存来改进特定类型的地址可预测转移指令的目的地预测精度。
此处公开一种超标量处理器和方法，使用高速缓存来改进转移指令的目的地预测精度。所建立的高速缓存包括多个入口。多条转移指令中的每一条都与高速缓存的多个入口中的一个相关连。高速缓存的入口中的一个入口包括一个存储的与这个高速缓存入口相关连的转移指令的预测目的地。该预测目的地是当执行转移指令时所预测的转移指令将要转移的目的地。只当使用高速缓存入口中的同一个入口时两次连续地错误预测转移指令目的地之后才在高速缓存入口中的这个入口中更新所存的预测目的地。
以下详细的书写说明将使本发明的以上以及附加目的，特征和优点十分明显。
所附权利要求书中阐述新特征。然而当结合附图参照阅读以下优选实施例的详细说明后，将会对本发明本身及其优选使用模式、进一步的目的和优点有最好的了解。附图中：
图1阐述根据本发明的超标量处理器的框图；
图2阐述根据本发明的方法和系统的高速缓存的图形表示，该高速缓存包括一个与高速缓存的每个入口相关连的确认位；
图3中的高层流程图阐述一个具有多个入口的高速缓存的建立，每个入口具有一个根据本发明的方法和系统的相关连确认位；及
图4中的高层流程图阐述与高速缓存中每个入口相关连的确认位的利用，该确认位用于根据本发明的方法和系统改进转移指令的目的地预测。
本发明一般涉及超标量处理器及更具体地涉及用于改进这类处理器中的总吞吐量的系统和方法。以下说明用于使熟悉技术的人实现和使用本发明，并且是在专利应用及其要求的上下文中提供的。熟悉技术的人容易理解对优选实施例所作不同修改。此处的基本原理可以应用于其他实施例。因此，本发明不只限制于所示实施例，而是适用于一切符合此处描述原理和特征的广阔范围。
本发明是超标量处理器中使用高速缓存来改进一种特定类型的地址可预测转移指令的预测精度的系统和方法。这些指令是地址可预测转移指令，其目标地址存于单独的寄存器内。此类型的地址可预测转移指令的目标地址无法从指令本身计算出来。
该高速缓存包括多个入口。每个地址可预测转移指令与入口中的一个入口相关连。与一条地址可预测转移指令相关连的入口存储了一个预测的目的地，当下次执行时该地址可预测转移指令时该指令将转移至该预测的目的地。
根据本发明的一个重要特征，每个高速缓存入口还包括一个相关连的确认位。该确认位用于跟踪一条特定地址可预测转移指令的连续错误预测。该确认位最好是单个位。然而，熟悉技术的人知道也可利用多个位。例如，可以使用两位或三位来实施确认位。
当取出地址可预测转移指令时，读取与该地址可预测转移指令相关连的高速缓存入口以便确定转移的预测目的地。此外也读取与此入口相关连的确认位。然后执行该地址可预测转移指令，并且确定实际目的地。
如果该地址可预测转移指令所转移的实际目的地与从高速缓存入口读取的预测目的地相同，则将确认位设置为1。
当确认位设置为1时，该确认位或者标示最后的预测是正确的，或者标示高速缓存入口已经更新为包括了地址可预测转移指令的上一次执行的正确预测。
如果该地址可预测转移指令所转移的实际目的地与从高速缓存入口读取的预测目的地不同，则确定确认位的设置。如果在进行预测时将确认位设置为1以标示上一次预测是正确的，则将确认位复位为0。以此方式，对于此地址可预测转移指令的下一次执行而言，该确认位标示此次预测不正确。
如果在进行预测时早已将确认位设置等于0以标示上一次预测也不正确，则通过将实际目的地存入高速缓存入口而更新该入口。同时将该确认位设置为等于1。以此方式，对于此地址可预测转移指令的下一次执行而言，该确认位标示上一次执行此指令时存于高速缓存入口内的预测是转移的实际目的地。
作为例子，考虑一条在连续执行期间按照以下转移模式执行的特定地址可预测转移指令，首先转移至位置“A”，然后至“B”、“A”、“C”及然后回至“A”。很清楚，该地址可预测转移指令最经常转移至位置“A”。因此，如果高速缓存入口包括目的地“A”，则该入口大部分时间是正确的。
当首先执行该转移指令时，假定高速缓存入口不具有“A”值，则读取确认位。假定确认位的当前值设置等于0以标示上一次执行转移指令时高速缓存包括一次不正确预测，则将确认位设置为等于1并在入口内存入目的地“A”从而更新该入口。
按此例子，下一次执行至实际目的地“B”时，高速缓存包括一次对“A”的不正确预测及确认位等于1。因此，在此次执行中，并未更新存于高速缓存中的预测。然而，确认位被复位等于0。对于下一次至实际地址“A”的执行，高速缓存包括一次对“A”的正确预测并且确认位等于0。因此，在此次执行中，并未更新存于高速缓存中的预测。然而，确认位被设置为等于1。在下一次至“C”的实际目的地的执行中，高速缓存包括一次对“A”的不正确预测及确认位等于1。因此，在此次执行中，并未更新存于高速缓存中的预测，但确认位被复位等于0。从此例子中可以容易地看出，除非判断出在利用同一高速缓存入口时出现两次连续的错误预测，高速缓存值将保持不变。
利用一个高速缓存入口确定的第一次预测和利用不同高速缓存入口确定的第二次预测不能认为是连续的。只有利用相同高速缓存入口确定的两次预测才能认为是连续的。
作为另一个例子，多个地址可预测转移指令可以对同一高速缓存入口使用别名。当多条指令映射至同一高速缓存入口时出现别名。当对一个入口使用别名时，它将包括一个只对映射至该高速缓存入口的指令中的一条指令的预测。例如，假设一组指令A、B、C和D都对同一高速缓存入口使用别名。在此例子中，第一指令A转移至位置a，第二指令B转移至位置b，第三指令C转移至位置c及第四指令转移至位置d。如果这四条指令都映射至单个高速缓存入口，则该入口包括一个只对这些指令中的一条指令的预测。
还假设以下执行指令的顺序：A，然后A，然后B、A、C、A、A、D和然后A。假定相关连确认位的初始值为0，只在利用此入口时出现两次连续的错误预测的情况下才改变此高速缓存入口中的预测。利用本发明，高速缓存将能五次正确地预测正确的目标地址。不使用本发明，高速缓存只能两次正确地预测正确的目标地址。
超标量处理器在处理器流水线中包括若干阶段，例如以下所述。每个阶段包括一条或多条流水线。在典型的称为指令取出阶段的第一阶段中，自存储阶层中取出一条指令。然后在解码阶段中，该指令解码为不同控制位，这些位通常标志(1)用于完成由指令所指定操作的功能单元类型，(2)操作的源操作数，以及(3)操作结果的目的地。
在分配阶段中，可能按照一个具有执行阶段的单元的控制位来将解码的指令分配至介入保留站，后者最后向相关连的也称为执行单元的执行阶段发出指令。
该执行阶段处理由指令所指定的操作。执行指令所指定的操作包括接收一个或多个操作数和按照可用操作数的顺序产生一个或多个结果。
完成阶段解决并发执行中产生的程序顺序问题，其中多个并发地执行的指令可能在单个寄存器内存入结果。它还解决由一个在它们的目的地寄存器中存入结果的中断指令之后的指令中产生的恢复问题。
图1是根据本发明的超标量处理器100的框图。该处理器包括一个指令取出单元(IFU)106，它向利用重命名映射结构102的解码单元104提供信号。重命名映射结构102向问题队列111-117直接提供信息。这些问题队列111、113、115和117轮流地馈送给执行单元110、112a-b、114a-b和116a-b。
指令高速缓存108用于存储自IFU106接收的指令。数据高速缓存130用于自执行单元110-116接收数据。二级(L2)高速缓存120用于存储自数据高速缓存130和指令高速缓存108的数据和指令。处理器100包括一个总线接口单元(BIU)130，它在L2高速缓存120和外围设备接口125之间传送信息。
在此实施例中，转移问题队列111向条件寄存器(CR)逻辑或转移单元110提供信息。浮点问题队列(FIQ)113向两个浮点单元(FPU)112a和112b提供信息。问题队列(IQ)115向定点单元(FXU)114a和装载/存储单元(LSU)116提供信息。IQ117向FXU114b和LSU116b提供信息。虽然按照上述方式布置问题队列，但熟悉技术的人知道可在本发明的实质和范围内以不同方式布置问题队列。
条件寄存器118提供并且自CR总线101接收信息。浮点体系结构寄存器(FPR)120提供并自FPR总线105接收信息。通用寄存器(GPR)124和126提供并自GPR总线103接收信息。完成单元107通过完成总线109向重命名映射结构102提供信息。
转移单元110通过一条利用条件寄存器0-7(CR0-7)的CR总线101提供和接收信息。FPU112a和FPU112b通过一条利用条件寄存器1的CR总线101向CR108提供信息。FPU112a和112b也通过FPR总线105自和至FPR存储区120接收和提供信息。FXU114a、FXU114b、LSU116a和LSU116b通过一条利用条件寄存器0的CR总线向CR118输出结果。FXU141a、FXU146、LSU116a和LSU116b也通过GPR总线103自和至GPR存储区122接收和提供信息。GPR存储区122利用其中具有两个GPR124和126的影子GPR布置来实施。所有执行单元110-116通过完成总线109向完成单元107提供结果。
图2阐述高速缓存的图形表示，该高速缓存包括与根据本发明的方法和系统的高速缓存的每个入口相关连的一个确认位。高速缓存200被阐述为包括多个入口202。高速缓存200中也包括多个确认位204。每个入口包括一个相关连的确认位。每个高速缓存入口包括一个与该入口相关连的地址可预测转移指令的目的地预测。例如，与入口206相关连的地址可预测转移指令的预测存于域208内，以及确认位的值存于域210内。
图3中的高层流程图阐述一个具有多个入口的高速缓存的建立，每个入口具有一个根据本发明的方法和系统的相关连的确认位。该过程于块300处开始，并且随后进至块302以便建立一个包括多个入口的高速缓存。其次，块304中建立确认位并将不同确认位与高速缓存的每个入口关联起来。该过程进至块306以便将每个地址可预测转移指令与高速缓存入口中的一个关联起来。该过程然后于块308中结束。
在优选实施例中，利用散列方案来将地址可预测转移指令与高速缓存的一个特定入口关联起来。利用地址可预测转移指令的地址将地址可预测转移指令与高速缓存的一个入口关联起来。地址可预测转移指令的地址的一部分用于确定该指令利用高速缓存的哪个入口。例如，对于64位RISC体系结构，位52-58可用于选择高速缓存的入口。熟悉技术的人知道可以利用其他关连方案。
图4中的高层流程图阐述与高速缓存中入口相关连的确认位的利用，该确认位用于根据本发明的方法和系统改进地址可预测转移指令的目的地预测。过程于块400开始，此后进至块402以便取出下一条指令。其次，块404判断下一条指令是否为地址可预测转移指令。该指令可能或是无条件地址可预测转移指令，或是有条件地址可预测转移指令。如果判断下一条指令不是地址可预测转移指令，则过程退回至块402。
再参照块404，如果判断下一条指令是地址可预测转移指令，则过程进至块407以便确定高速缓存哪个入口与此特定地址可预测转移指令相关连。地址可预测转移指令的一部分地址用于确定高速缓存的哪个入口应该用于预测目标地址。例如，对于64位RISC体系结构，地址可预测转移指令地址中的位52至58可用作优选实施例的128个高速缓存入口的索引。熟悉技术的人知道可以利用其他关连方案来得到相同结果。
此后，块408判断此待预测的地址可预测转移指令是无条件转移指令还是有条件转移指令。如果判断此待预测的地址可预测转移指令或是无条件转移指令或是有条件转移指令，过程进至块410。再参照块408，如果判断此待预测的地址可预测转移指令既不是无条件转移指令又不是有条件转移指令，则过程进至块409。块409自顺序的地址中取出下一条指令。过程然后进至块412。
再参照块410，块410读取块407中确定的高速缓存入口以便确定此地址可预测转移指令的预测的目的地。其次，块411自预测的目的地中取出一条指令。块412然后读取与此高速缓存入口相关连的确认位。过程即进至块414以便执行此地址可预测转移指令和确定所执行的地址可预测转移指令的实际目的地。
其次，块416判断此地址可预测转移指令是无条件转移指令还是有条件转移指令。如果判断该待预测的地址可预测指令既不是无条件转移指令又不是有条件转移指令，则过程退回至块402。再参照块416，如果判断该取出的地址可预测转移指令或是无条件转移指令或是有条件转移指令，则过程进至块418。
块418判断该地址可预测转移指令是否已转移至预测的地址，即预测的目的地是否等于实际目的地。如果判断地址可预测转移指令已转移至预测的目的地，则过程进至块420以便判断此地址可预测转移指令的与高速缓存入口相关连的确认位是否等于“1”。如果判断此地址可预测转移指令的与高速缓存入口相关连的确认位等于“1”，则过程进至块402。再参照块420，如果判断此地址可预测转移指令的与高速缓存入口相关连的确认位不等于“1”，即它等于“0”，则过程进至块421以便将此地址可预测转移指令的与该入口相关连的确认位设置为等于“1”。然后过程进至块402。
再参照块418，如果判断地址可预测转移指令没有转移至预测的目的地，则过程进至块422以便将所有取出的此转移指令以后的指令刷清。其次，块424自正确地址中取出指令。此后，块426判断此地址可预测转移指令的与高速缓存入口相关连的确认位是否等于“1”。如果判断此地址可预测转移指令的与高速缓存入口相关连的确认位等于“1”，则过程进至块428以便将此高速缓存入口的确认位设置为等于“0”。然后过程进至块402。
再参照块426，如果判断此地址可预测转移指令的与高速缓存入口相关连的确认位不等于“1”，即它等于“0”，则过程进至块430以便将此地址可预测转移指令所转移的实际目的地写入与此地址可预测转移指令相关连的高速缓存入口中。此后，块432将此高速缓存入口的确认位设置为等于“1”。过程然后进至块402。
虽然具体地显示和描述了优选实施例，但熟悉技术的人理解可在不背离本发明的实质和范围的情况下在形式和细节上在其中作出不同改变。

Claims (54)

1．一种处理器中的转移地址预测方法，所述方法包括以下步骤：
存储一条转移指令的预测的转移目的地；
响应于执行第一转移指令的第一实例的情况而判断所存目的地是否为错误预测；
不论预测的转移目的地是否为执行转移指令的第一实例中的错误预测而保持所述所存目的地；
响应于执行转移指令的第二实例的情况而判断所存目的地是否为错误预测；以及
响应于执行转移指令的第一实例和第二实例两者中的所存目的地都是错误预测的情况而改变所述所存目的地。
2．权利要求1的方法，其中该改变还响应于执行第一转移指令的第一和第二实例是连续实例的情况。
3．根据权利要求2的方法，还包括将所述预测的转移目的地存于高速缓存的多个入口中的一个入口中的步骤，所述多个入口中的一个入口与所述转移指令相关连。
4．根据权利要求3的方法，还包括将所述高速缓存的所述多个入口中的每一个入口与多个确认位中的一个不同位关联起来的步骤，所述多个确认位用于确定连续错误预测。
5．根据权利要求4的方法，还包括在执行所述转移指令之前读取所述多个入口中与所述转移指令相关连的的一个入口的步骤。
6．根据权利要求5的方法，还包括以下步骤：
响应于所述所存目的地是错误预测的情况而判断所述多个确认位中的所述一位是否设置为等于1；及
响应于判断所述多个确认位中的所述一位设置为等于1的情况而将所述确认位中的所述一位复位为等于0。
7．根据权利要求6的方法，还包括以下步骤：
响应于所述多个确认位中的所述一位设置为等于0的情况，将实际目的地存入所述高速缓存的所述多个入口中的所述一个入口中，从而更新所述多个入口中的所述一个入口；及
将所述确认位中的所述一位设置为等于1。
8．根据权利要求7的方法，还包括以下步骤：
响应于所述所存目的地是正确预测的情况而判断所述多个确认位中的所述一位是否设置为等于0；及
响应于判断所述多个确认位中的所述一位设置为等于0的情况而将所述确认位中的所述一位设置为等于1。
9．一种处理器中的转移预测方法，所述方法包括以下步骤：
为一组转移指令使用别名，其中该组包括至少第一和第二转移指令；
为一组转移指令中的一条指令预测转移目的地并且将该预测的转移目的地作为该组的单个预测存储起来；
响应于执行来自一组转移指令的指令的实例的情况而判断在相应的实例中所存目的地是否为错误预测；
响应于相对于该组的指令而言错误预测是连续的情况而改变所述所存目的地；及
自从执行该组的一条指令而改变所存目的地之后，在作为第一实例的实例中保持所述所存目的地不变。
10．权利要求9的方法，其中保持所述所存目的地不变的步骤不考虑以下情况：在具有别名的指令组之外其他转移指令的执行是否介入执行该组指令的连续实例之中。
11．权利要求10的方法，其中自从执行该组的一条指令而改变所存目的地之后，在作为第一实例的实例中保持所述所存目的地不变的步骤包括响应于一个作为第一实例之后的一定实例的情况而保持所述所存目的地不变的步骤，从而使响应于相对于该组的指令而言错误预测是连续的情况而改变所述所存目的地的步骤包括响应于相对于该组的指令而言所述错误预测是连续超过两次的情况而改变的步骤。
12．根据权利要求11的方法还包括在高速缓存中多个入口中的一个入口中存储所述预测的转移目的地的步骤，所述多个入口中的所述一个与所述转移指令相关连。
13．根据权利要求12的方法还包括将所述高速缓存的所述多个入口中的一个入口与多个确认位中的一个不同位关联起来的步骤，所述多个确认位用于确定连续错误预测。
14．根据权利要求13的方法还包括在执行该组中一条指令之前读取所述多个入口中与所述一条指令相关连的所述一个入口。
15．根据权利要求14的方法还包括以下步骤：
响应于所述所存目的地是错误预测的情况而判断所述多个确认位中的所述一位是否设置为等于1；及
响应于判断所述多个确认位中的所述一位设置为等于1的情况而将所述确认位中的所述一位复位为等于0。
16．根据权利要求15的方法还包括以下步骤：
响应于判断所述多个确认位中的所述一位设置为等于0的情况，将实际目的地存入所述高速缓存的所述多个入口中的所述一个中而更新所述多个入口中的所述一个入口；及
将所述确认位中的所述一位设置为等于1。
17．根据权利要求16的方法还包括以下步骤：
响应于所述所存目的地是正确预测的情况而判断所述多个确认位中的所述一位是否设置为等于0；及
响应于判断所述多个确认位中的所述一位设置为等于0的情况而设置所述确认位中的所述一位为等于1。
18．一种在处理器中使用包括于所述处理器中的高速缓存改进多条转移指令中的一条指令的目的地预测精度的方法，所述高速缓存包括多个入口，所述多条转移指令中的每一条与所述高速缓存的所述多个入口中的一个相关连，所述方法包括以下步骤：
将所述多条转移指令中的一条的预测的转移目的地存入所述高速缓存的所述多个入口中与所述多条转移指令中的所述一条相关连的一个入口中；及
响应于所述多条转移指令中的所述一条指令的目的地的两次连续错误预测的情况而更新存于所述高速缓存的所述多个入口中的所述一个入口中的所述预测的转移目的地，其中所述两次连续错误预测是在利用所述高速缓存的所述多个入口中的所述一个入口时出现的。
19．根据权利要求18的方法还包括将所述高速缓存的所述多个入口中的每一个入口与多个确认位中的不同一位关联起来的步骤，所述多个确认位用于确定连续错误预测。
20．根据权利要求19的方法还包括执行所述多条转移指令中的所述一条指令的步骤，在所述执行期间所述多条转移指令中的所述一条指令转移至实际目的地。
21．根据权利要求20的方法还包括以下步骤：
将所述实际目的地与所述预测的转移目的地进行比较；
响应于所述实际目的地不同于所述预测的转移目的地的情况而判断在所述预测的转移目的地之前所作的更早预测是否不正确；及
响应于所述更早预测是不正确的情况而将所述实际目的地存入所述多个入口中的所述一个入口中从而更新存于所述多个入口中的所述一个入口中的所述预测的转移目的地。
22．根据权利要求21的方法还包括在执行所述多条转移指令中的所述一条指令的所述步骤之前读取所述多个入口中与所述多条转移指令中的所述一条相关连的所述一个入口的步骤。
23．根据权利要求22的方法还包括以下步骤：
读取所述多个确认位中与所述多个入口中的所述一个入口相关连的所述一位；
响应于所述实际目的地不同于所述预测的转移目的地的情况而判断所述多个确认位中的所述一位是否设置为等于1；及
响应于判断所述多个确认位中的所述一位设置为等于1的情况而将所述确认位中的所述一位复位为等于0。
24．根据权利要求23的方法还包括以下步骤：
响应于判断所述多个确认位中的所述一位设置为等于0的情况而将所述实际目的地存入所述高速缓存的所述多个入口中的所述一个入口中从而更新所述多个入口中的所述一个入口；及
将所述确认位中的所述一位设置为等于1。
25．根据权利要求24的方法还包括以下步骤：
响应于所述实际目的地等于所述预测的转移目的地的情况而判断所述多个确认位中的所述一位是否设置为等于0；及
响应于判断所述多个确认位中的所述一位设置为等于0的情况而将所述确认位中的所述一位设置为等于1。
26．根据权利要求25的方法，其中在将所述高速缓存的所述多个入口中的每一个与多个确认位中的一个不同位关联起来的步骤中，所述多个确认位中的每一位包括单个位。
27．根据权利要求26的方法，其中在将所述高速缓存的所述多个入口中的每一个与多个确认位中的一个不同位关联起来的步骤中，所述多个确认位中的每一位包括两位。
28．一种用于改进转移指令预测精度的处理器，包括：
用于存储一条转移指令的预测的转移目的地的装置；
响应于执行第一转移指令的第一实例的情况而用于判断所存目的地是否为错误预测的装置；
不论预测的转移目的地是否为执行转移指令的第一实例中的错误预测而用于保持所述所存目的地的装置；
响应于执行转移指令的第二实例的情况而用于判断所存目的地是否为错误预测的装置；及
响应于执行转移指令的第一实例和第二实例两者中的所存目的地都是错误预测的情况而用于改变所述所存目的地的装置。
29．权利要求28的处理器，其中所述用于改变的装置还包括响应于执行第一转移指令的第一和第二实例是连续实例的情况而改变的装置。
30．根据权利要求29的处理器，还包括用于将所述预测的转移目的地存入高速缓存的多个入口中的一个入口中的装置，所述多个入口中的一个入口与所述转移指令相关连。
31．根据权利要求30的处理器，还包括用于将所述高速缓存的所述多个入口中的每一个入口与多个确认位中的一个不同位关联起来的装置，所述多个确认位用于确定连续错误预测。
32．根据权利要求31的处理器，还包括在执行所述转移指令之前用于读取所述多个入口中与所述转移指令相关连的的一个入口的装置。
33．根据权利要求32的处理器，还包括：
响应于所述所存目的地是错误预测的情况而用于判断所述多个确认位中的所述一位是否设置为等于1的装置；及
响应于判断所述多个确认位中的所述一位设置为等于1的情况而用于将所述确认位中的所述一位复位为等于0的装置。
34．根据权利要求33的处理器，还包括：
响应于所述多个确认位中的所述一位设置为等于0的情况而用于将实际目的地存入所述高速缓存的所述多个入口中的所述一个入口中，从而更新所述多个入口中的所述一个入口的装置；及
用于将所述确认位中的所述一位设置为等于1的装置。
35．根据权利要求34的处理器，还包括：
响应于所述所存目的地是正确预测的情况而用于判断所述多个确认位中的所述一位是否设置为等于0的装置；及
响应于判断所述多个确认位中的所述一位设置为等于0的情况而用于将所述确认位中的所述一位设置为等于1的装置。
36．一种用于改进转移预测的处理器，包括：
用于为一组转移指令使用别名的装置，其中该组包括至少第一和第二转移指令；
用于为一组转移指令中的一条指令预测转移目的地并且将该预测的转移目的地作为该组的单个预测存储起来的装置；
响应于执行来自一组转移指令的指令的实例的情况而用于判断在相应的实例中所存目的地是否为错误预测的装置；
响应于相对于该组的指令而言错误预测是连续的情况而用于改变所述所存目的地的装置；及
自从执行该组的一条指令而改变所存目的地之后，用于在作为第一实例的实例中保持所述所存目的地不变的装置。
37．权利要求36的处理器，其中所述用于保持所述所存目的地不变的装置不考虑以下情况：在具有别名的指令组之外其他转移指令的执行是否介入执行该组指令的连续实例之中。
38．权利要求37的处理器，其中所述自从执行该组的一条指令而改变所存目的地之后用于在作为第一实例的实例中保持所述所存目的地不变的装置包括响应于一个作为第一实例之后的一定实例的情况而用于保持所述所存目的地不变的装置，从而使响应于相对于该组的指令而言错误预测是连续的情况而用于改变所述所存目的地的所述装置包括响应于相对于该组的指令而言所述错误预测是连续超过两次的情况而用于改变的装置。
39．根据权利要求38的处理器还包括用于在高速缓存中多个入口中的一个入口中存储所述预测的转移目的地的装置，所述多个入口中的所述一个与所述转移指令相关连。
40．根据权利要求39的处理器还包括用于将所述高速缓存的所述多个入口中的一个入口与多个确认位中的一个不同位关联起来的装置，所述多个确认位用于确定连续错误预测。
41．根据权利要求40的处理器还包括用于在执行该组中所述一条指令之前读取所述多个入口中与所述一条指令相关连的所述一个入口的装置。
42．根据权利要求41的处理器还包括：
响应于所述所存目的地是错误预测的情况而用于判断所述多个确认位中的所述一位是否设置为等于1的装置；及
响应于判断所述多个确认位中的所述一位设置为等于1的情况而用于将所述确认位中的所述一位复位为等于0的装置。
43．根据权利要求42的处理器还包括：
响应于判断所述多个确认位中的所述一位设置为等于0的情况而用于将实际目的地存入所述高速缓存的所述多个入口中的所述一个中而更新所述多个入口中的所述一个入口的装置；及
用于将所述确认位中的所述一位设置为等于1的装置。
44．根据权利要求43的处理器还包括：
响应于所述所存目的地是正确预测的情况而用于判断所述多个确认位中的所述一位是否设置为等于0的装置；及
响应于判断所述多个确认位中的所述一位设置为等于0的情况而用于设置所述确认位中的所述一位为等于1的装置。
45．一种使用包括于所述处理器中的高速缓存改进多条转移指令中的一条指令的目的地预测精度的处理器，包括：
所述高速缓存包括多个入口，所述多条转移指令中的每一条与所述高速缓存的所述多个入口中的一个相关连；
用于将所述多条转移指令中的一条的预测的转移目的地存入所述高速缓存的所述多个入口中与所述多条转移指令中的所述一条相关连的一个入口中的装置；及
响应于所述多条转移指令中的所述一条指令的目的地的两次连续错误预测的情况而用于更新存于所述高速缓存的所述多个入口中的所述一个入口中的所述预测的转移目的地的装置，其中所述两次连续错误预测是在利用所述高速缓存的所述多个入口中的所述一个入口时出现的。
46．根据权利要求45的处理器还包括用于将所述高速缓存的所述多个入口中的每一个入口与多个确认位中的一个不同位关联起来的装置，所述多个确认位用于确定连续错误预测。
47．根据权利要求46的处理器还包括用于执行所述多条转移指令中的所述一条指令的装置，在所述执行期间所述多条转移指令中的所述一条指令转移至实际目的地。
48．根据权利要求47的处理器还包括：
用于将所述实际目的地与所述预测的转移目的地进行比较的装置；
响应于所述实际目的地不同于所述预测的转移目的地的情况而用于判断在所述预测的转移目的地之前所作的更早预测是否不正确的装置；及
响应于所述更早预测是不正确的情况而用于将所述实际目的地存入所述多个入口中的所述一个入口中从而更新存于所述多个入口中的所述一个入口中的所述预测的转移目的地的装置。
49．根据权利要求48的处理器还包括在执行所述多条转移指令中的所述一条指令的所述装置之前用于读取所述多个入口中与所述多条转移指令中的所述一条相关连的所述一个入口的装置。
50．根据权利要求49的处理器还包括：
用于读取所述多个确认位中与所述多个入口中的所述一个入口相关连的所述一位的装置；
响应于所述实际目的地不同于所述预测的转移目的地的情况而用于判断所述多个确认位中的所述一位是否设置为等于1的装置；及
响应于判断所述多个确认位中的所述一位设置为等于1的情况而用于将所述确认位中的所述一位复位为等于0的装置。
51．根据权利要求50的处理器还包括：
响应于判断所述多个确认位中的所述一位设置为等于0的情况而用于将所述实际目的地存入所述高速缓存的所述多个入口中的所述一个入口中从而更新所述多个入口中的所述一个入口的装置；及
用于将所述确认位中的所述一位设置为等于1的装置。
52．根据权利要求51的处理器还包括：
响应于所述实际目的地等于所述预测的转移目的地的情况而用于判断所述多个确认位中的所述一位是否设置为等于0的装置；及
响应于判断所述多个确认位中的所述一位设置为等于0的情况而用于将所述确认位中的所述一位设置为等于1的装置。
53．根据权利要求52的处理器，其中所述用于将所述高速缓存的所述多个入口中的每一个与多个确认位中的一个不同位关联起来的装置还包括其中所述多个确认位中的每一位包括单个位的用于将所述高速缓存的所述多个入口中的每一个与多个确认位中的一个不同位关联起来的装置。
54．根据权利要求53的处理器，其中所述用于将所述高速缓存的所述多个入口中的每一个与多个确认位中的一个不同位关联起来的装置还包括其中所述多个确认位中的每一位包括两位的用于将所述高速缓存的所述多个入口中的每一个与多个确认位中的一个不同位关联起来的装置。
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