CN1309073C - 高密度芯片载体及其构成方法 - Google Patents

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Abstract

本发明提供一种用于半导体元件的载体，它具有集成在衬底中的无源元件。所述无源元件包括去耦元件，例如：电容器和电阻器。集成一组连接以提供到支持的元件的紧密的电接近。

Description

高密度芯片载体及其构成方法
技术领域
本发明涉及将无源元件集成到用于连接集成电路、元件及其它半导体元件的硅载体结构内。
背景技术
在先进的电子计算系统中，去耦电容器作为电荷储存器以维持总是伴随电路开关同时产生的瞬间电流冲击。它们用在芯片上以及所有平面的封装，包括单芯片和多芯片组件、板和背面。除此之外，在用于集成电路(IC)的供电系统中需要无源元件以减小电路开关同时的噪声或ΔI(德耳塔I)噪声。然而，人们越来越多的考虑在芯片上和芯片外系统中支持高频下足够的去耦电容容量的能力。在芯片的层面上，不断地缩小到更小的器件尺寸和更快的电路速度推动了对更高封装密度的需求，但也需要针对逐渐增加的去耦困境的新的解决方案。
特别是，去耦电容器不仅要有足够的电容量，而且由于电路速度的增加，也必须能够在更短的时钟脉冲周期的时间内访问。在微处理器单元中要求提高电源效率，特别是对于便携式的计算和通讯需求，进一步加剧了该问题。一个提出的解决方案是时钟选通(关断芯片中不使用部分的时钟电路的能力)；然而，这显著增加了开关事件的数量，并且由于极大地增加了I噪声带来了新的复杂因素。为了获得所需的与ΔI噪声有关的电压波动的衰减，需要与去耦容性元件同时引入阻尼电阻元件。因此，需要解决这些问题并能将多种容性和阻性元件更有效地集成得更靠近处理器电路的新的解决方案。在一个解决方案中，去耦电容被结合到芯片的衬底内，如共同拥有的美国专利5,811,868中介绍的。目前使用的无源去耦元件通常基于薄或厚膜陶瓷技术、硅上薄膜、或形成到一个大封装内的几个小的分立的表面安装器件。对于电子封装应用，目前使用的分立电容器不具有足够低的寄生电感以用在为不远的将来提出的高频或高速电路中。将无源器件(集成的无源器件[IP])埋置在印刷布线板或组件内的能力，使得以前放置分离无源元件的空间现在可以安装其它的元件。基于薄膜的IP器件显示出更好的高频性能并提供了更容易的元件集成方案。这些元件必须使用与载体材料和制造工艺兼容的技术制造。此外，为了满足进一步高性能的需要，去耦元件必须在与器件芯片的时钟脉冲周期时间相当的时帧内被电访问。
将这些元件形成在处理器芯片上提供了可接受的访问时间，但这会占用芯片的空间，与需要形成在这些高性能芯片上的有源电路冲突。因此，显然需要一种更好的解决方案以提供具有合适性能的去耦电容器和电阻器，并将它们放置在接近芯片时钟周期的时间内能访问芯片上器件电路的位置处。
发明内容
本发明涉及能够将如电容器和电阻器的无源电路元件集成到非常靠近芯片上相关电路元件附近内的设计、制造及所得结构。更具体地，本发明克服了与安装在微电子芯片封装上的分立无源元件的较慢访问时间有关的困难。本发明提供了有源电路元件与无源元件的低电感和低电阻集成。特别是，本发明的一个目的是提供一种用于集成的载体的结构，包括用于高频和高速计算应用的无源元件。本发明的另一目的是将电容器和/或电阻器与硅基芯片载体内的集成的无源元件结合形成完整的高密度互连结构。本发明的再一个目的是依靠如面分布突点的低电感输入/输出装置的优点，实现芯片上电路与载体上无源元件之间的快速电访问。
根据本发明的一个方面，提供了一种用于互连半导体元件的载体，包括：具有到至少一个半导体元件的连接的第一接口；具有到其它封装层的连接的第二接口；在所述第一和第二接口之间的衬底层，具有在其中构成的至少一个过孔，用于连接所述第一和第二接口的所述连接；在所述衬底层中构成的至少一个无源元件；以及与所述第一接口相关的导电元件组，用于将所述至少一个无源元件连接到所述半导体元件和/或所述封装层。
根据本发明的另一个方面，一种构成用于互连半导体元件的高密度芯片载体的方法，包括以下步骤：构造具有到至少一个半导体元件的连接的第一接口；构造具有到封装层的连接的第二接口；在所述第一和第二接口之间构成衬底层，其具有至少一个过孔，以提供用于连接所述第一和第二接口的所述连接的通路；在所述衬底层中形成至少一个无源元件，所述无源元件连接到所述第一接口和所述第二接口，到所述第二接口的所述连接通过所述至少一个过孔。
下面参考这里列出的示例性附图详细介绍这些目的和相关的优选实施例。
附图说明
下面参考附图更详细地介绍本发明的载体基板，其中：
图1为结合了阻性和容性去耦元件的增强的芯片载体的等效电路；
图2为现有技术的硅互连载体结构的示意性表示；
图3a为形成在载体的顶部表面区上的深沟槽电容器形式的去耦电容器阵列的示意性表示；
图3b为形成在载体的顶部表面区上的深沟槽电容器形式的金属绝缘体金属(MIM)的去耦电容器阵列的示意性表示；
图3c为形成在载体的顶部表面区上深沟槽电容器形式的金属绝缘体硅(MIS)的去耦电容器阵列的示意性表示；
图4a为使用一些载体过孔(through via)的金属绝缘体硅(MIS)的基于过孔的去耦电容器；
图4b为使用一些载体过孔的金属绝缘体金属(MIM)的基于过孔的去耦电容器；
图4c为与过孔MIS电容器结合的载体的顶部表面区上深沟槽电容器形式的去耦电容器阵列的示意性表示；
图4d为与过孔MIM电容器结合的载体的顶部表面区上深沟槽电容器形式的去耦电容器阵列的示意性表示OD；
图5a为包括集成的阻性元件的增强的载体结构的示意性表示；
图5b为包括集成的无源元件、电阻器和过孔电容器的增强的载体结构的示意性表示；
图5c为包括集成的无源元件(电阻器和深沟槽电容器)的增强的载体结构的示意性表示；
图5d为包括集成的无源元件(电阻器、深沟槽电容器和过孔电容器)的增强的载体结构的示意性表示；
图6为形成在载体的顶部表面区上的功能元件(光学或电元件)的示意性表示，底部电极通过过孔技术(从载体的底部)形成。
具体实施方式
形成高性能计算系统的一些部分的高速微电子芯片含有大量的晶体管，并且同样需要很大数量的输入/输出(I/O)连接以及高密度互连布线以实现芯片与芯片的通讯。虽然多层陶瓷基板和印刷布线板为低性能到中等性能芯片提供了这种连通性，但是目前已提出了基于硅的载体，它允许很高的芯片与芯片的布线密度(＜5μm间距)，具有使用微连接输入/输出接触互连不同技术的芯片。微连接接触在共同拥有下列待审专利申请中进行了介绍，它们是1月18日申请的IBM案号为YOR 9-2001-0216-US1，YOR 92001-0217-US1以及YOR92001-0249的申请，这些申请所公开的内容被结合在这里作为参考。本发明的一个目的还使用Si载体作为无源元件的支撑。与封装上的远程的分立容性元件相比，这种解决方案使耦合电容器集成得在电气上更靠近芯片，同时使它们位于芯片外，不占用用于有源电路的芯片空间。
图1中示出了结合阻性和容性耦合元件的增强的芯片载体的等效电路。由两个垂直虚线包围的电路部分表示硅载体100的区域。硅载体的元件包括与结构元件(互连布线、过孔以及I/O焊盘)和本发明方法引入的载体无源元件(容性元件Cc和阻性元件Rc)的几何和物理特性相关的寄生电阻Rp和电感Lp。在图1中，图中最左边的区域表示具有其远处的去耦电容Cr和其固有电感L的封装101。在硅载体区的左边，芯片102由总的非开关电容Cn(例如：芯片上的去耦和SRAM元件)以及开关电容表示。由于要考虑时钟选通和谐振效应(持续许多周期)，在给定周期的总的开关电容会改变。因此，CS1，CS2，...CSn表示变化的各种电路元件的开关电容(例如：与激活某些时钟缓冲器及它们相应的门闩线路有关)。
载体具有硅过孔，使得能够连接到能容纳许多这种载体和其它器件并将电源提供给它们的封装的第二级。制造具有完全金属化过孔的这种封装界面基板晶片的方法的例子在2002年11月7日申请的共同拥有的等待审申请(IBM案号YOR920010510US1)中进行了介绍。仅仅是芯片之间互连基板的这种现有技术的硅载体结构的示意性表示显示在图2中。它包括具有过孔210的硅基板200，过孔210由绝缘材料220钝化并填充有导电材料230。这种过孔的制造方法在共同拥有的美国专利6,221,769中进行了介绍。由焊料制成的可控塌陷芯片连接(C4)球240设置在这些过孔的底面以易于连接到下一级封装。设置顶面互连布线250和由如铝或铜的导电材料制成的互连过孔260，并用于提供与借助微接合焊盘270的阵列附着到载体上的集成电路芯片102之间的通讯。由此可以易于实现芯片和载体之间的高密度输入/输出(I/O)以及芯片之间的高密度布线。可以使用常规的处理方法构成载体中的多种结构，常规的处理方法包括例如光刻、反应离子蚀刻、通过旋转涂覆淀积电介质、等离子体增强淀积、通过物理或化学汽相沉积的导电金属淀积、电镀和反应烧结、通过化学机械抛光(CMP)的平面化。
我们创造性的设计的第一实施例通过添加集成的去耦电容器并允许安装在载体上的芯片通过微连接I/O连接访问这些无源元件改进了现有技术的硅载体。深沟槽电容器形式的去耦电容器形成在还没有被过孔结构占据硅载体的顶部表面区上。图3a示出了这种结构的示意性表示。这个实施例包括在图2中示出的所有现有技术的结构，但附加地包括与过孔210相邻形成的深沟槽去耦电容器结构3010。在这些深沟槽3010的制造中使用的现有的处理技术，例如：光刻和反应离子蚀刻允许高达40∶1的纵横比，这意味着沟槽深度为宽度的40倍。在本发明的工艺中使用的沟槽宽度在100nm和1000nm之间，深度与宽度的比例在2和50之间。
因此，使用沟槽电容器是利用小面积基板实现高电容值的独特解决方案。本实施例的另一重要特征是去耦电容器通过微连接I/O焊盘在很短的时间周期内访问安装在载体上的芯片上的电路。由于微连接焊盘的低电感和载体上短互连线实现的快的信号速度，与访问前面介绍的其它类型的片外无源元件的时间相比，访问时间可以更快。两个可能的沟槽电容器更详细地显示在图3b和3c中。
由金属绝缘体金属或MIM表示的第一沟槽电容器示意性地显示在图3b中。具有良好导电性并与硅兼容的金属被淀积衬在沟槽表面和沟槽顶部以形成底部电极3080。目前，可以借助原子层淀积(ALD)和化学汽相沉积(CVD)在该深沟槽结构中淀积如W、Ti、Ta、Co、它们的氮化物和硅化物、Zr、Hf、SiGe等材料。也可以使用其它的导电材料。然而，膜的保形性取决于沟槽的宽度和纵横比。然后，通过本领域中如CVD、ALD、阳极氧化等公知的方法淀积高k介质膜3020，例如：氮化硅、氮氧化硅、氧化钽、氧化钛、氧化铝、氧化锆、氧化铪、钛酸锶钡、钛酸锆钡等。然后，淀积沟槽电容器的顶部导电电极3030。可以使用如W、Ti、Ta、Cu、Ni、Pt、Co、Nb、Mo、V、Zr、Pt、Ir、Re、Rh等金属或它们的组合或它们的合金、或者仅是多晶硅(目前的工艺状态)，并且可以通过ALD、CVD、镀覆、物理汽相沉积(PVD)或这些方法的组合来淀积。通过光刻和蚀刻构图到层3080(底部电极)和3030(顶部电极)的接触3090，形成完成的去耦结构并提供到过孔210或互连过孔260的连接，使电容器阵列导线连接到互连结构内。
在第二实施例中，使用了图3C示意性示出的金属绝缘体硅(MIS)表示的第二沟槽电容器。如图3b的MIM中，图3c的MIS沟槽电容器也位于过孔之间空间中的硅载体的顶面上。在MIS方案中，形成沟槽3010之后，进行注入和退火步骤以提供高导电性的沟槽表面和顶部，创造密集掺杂的“阱”区3080’。该阱3080’作为本结构中的底部电极。注入的掺杂剂的掺杂浓度在10-18到10-21atom/cm2的范围内，以获得低电阻率(＜0.01ohm-cm)。掺杂区的深度可以在50到500nm的范围内改变。形成底部导电层使用的掺杂剂可以是As、P、B以及它们的组合。
除了必须选择兼容性的金属工艺以接触掺杂的硅之外，其余的工艺流程与MIM工艺流程相同。MIS方案消除了对保形的第一金属层的需要，并简化了工艺，但由于图3c的密集掺杂硅3080’的电阻率高于图3b中使用的金属层3080’，导致稍低的性能结构。根据应用，可以采用其它方法以产生基于掺杂硅的底部电极，即密集掺杂的Si晶片可以用做载体的本体同时作为底部电极。其它选择可以在每个沟槽周围产生密集掺杂的Si区的“表面”(借助注入和退火)，如果需要，可以包括连接所有深沟槽的密集掺杂的“带”。这种带可以在硅表面的某一深度下形成。
制备(第一和第二实施例中的)沟槽电容器和硅载体互连结构(即，过孔、互连过孔以及布线等)的顺序取决于处理的方便程度、不同步骤需要的热预算等。一般来说，优选首先进行沟槽电容器的形成步骤，由于它们需要更高的温度和专门的淀积设备(例如，对于高k绝缘体淀积)，这些是与互连层中使用的导体不兼容。如果执行较低温度工艺以产生深沟槽层，那么工艺步骤相反，首先处理过孔。本公开的重要特征在于产生的结构，即具有附加功能的过孔载体使用了铸造工艺(例如，存储器芯片通常使用的深沟槽工艺)，与前沿的CMOS BEOL相比基于相当宽松的基准，由此实现了低成本制造。
图4a示出了本发明的第三实施例，其中去耦电容器是使用Si载体过孔形成的。在该增强的硅载体结构的设计中，载体互连布线中连接到特定的接触位置4090’的过孔410’用于构成集成的去耦电容器。这可以通过以下实现：在这些过孔410’的内壁中提供高介电常数(k～7或更多)绝缘体420’的涂层用做电容器的电介质，使用连接到接触位置4090’的导电填料430’作为电容器的一个极板，密集掺杂的硅衬底区4080’作为另一极板形成集成的电容器。当然，图4b中示出了包括基于过孔的电容器的可能的第四实施例，该实施例可以采用金属接触4080”作为底部电极，代替图4a的密集掺杂的硅区4080’。图4a和4b中所示的这些基于过孔的电容器可以单独形成，或者在前面实施例中介绍的深沟槽耦合电容器之外形成，分别参见图4c和4d。因此，本发明的第五实施例在本发明的第一或第二实施例中将深沟槽电容器结构添加到基于过孔的去耦电容器。
图5a示出了包括电阻性元件的增强的硅载体结构的示意性表示，代表了本发明设计的第六实施例。集成的电阻元件的目的是衰减与ΔI噪声有关的电压波动。通常，当分立的局部的电阻器被用于电路中衰减电压波动时，产生与功耗有关的问题。通过使用整个载体(掺杂的硅基板)作为电阻性元件，本发明消除了与局部电阻器、它们的局部加热以及功耗有关的问题。更具体地，在本实施例中，用特定掺杂的硅基板500代替现有技术载体的硅基板200(图2)，以便它具有的电阻率适合于在使用的芯片中不同的电压参考电平之间形成电阻性元件。晶片500的顶面涂覆有绝缘体5020’，制出开口以在阻性硅基板和特定的互连过孔560’之间形成接触5090”。类似地，产生Si基板和特定的C4焊料球540’之间的接触5090，允许连接到下一级封装(未示出)中的电压参考面。特定的C4焊料球540’和对应的顶部接触5090”之间的硅晶片部分形成集成的电阻元件。如图5b所示，该电阻性元件可以结合到硅载体中，硅载体具有基于过孔设计的容性元件、或基于图5c所示深沟槽设计的容性元件、或如图5d所示的两种容性元件的组合。(这些容性结构的具体内容与前面本发明的第一到第四实施例中介绍的相同)。可以通过增加电源电压值补偿由于引入电阻性元件观察到的压降，以保持芯片中电路的正常操作。
电阻性元件结构可以有其它的变化。C4接触5090和互连过孔接触5090”之间的Si载体区可以具有递变的电阻率剖面(贯穿载体厚度的不同掺杂级别)，最高的电阻率靠近C4连接。对于这种类型结构的几何形状，这种解决方案导致引入了与电源串联的高电阻率元件(～0.2ohm-cm)以及与电容器串联的低电阻元件(0.1-0.01ohm)。例如，外延Si层(1-5μm)可以结合到设计中。选择的结构需要满足低掺杂区与金属良好欧姆接触的要求。由，如氮化钽、钽、Ni-Cr合金、Cr-SiO2组合物等的阻性膜制成的终端电阻器也可以结合到布线中，也可以有选择地实施方案，以便更精细地控制总的需要的电阻值。
电阻性元件R的特性是所使用的基板电特性的函数。如上所述，通过适当地选择基板(递变的注入和电阻剖面，单独的薄膜终端电阻器)可以获得需要的电阻值。另一方面，容性元件C的性能取决于选择的几何形状(过孔壁或沟槽阵列)以及形成底部电极(载体的密集掺杂的硅本体、金属或金属硅化物层)、介质薄膜层(氮化物或高k材料)和顶部金属电极(连接到表面焊盘的金属填充的过孔)所使用的材料。与低电阻结合的适当电容(通过使用金属和密集掺杂的电极)导致可以接受的低RC延迟常数，进而实现更快的访问时间。此外，由于容性和阻性元件被集成在载体上，并且通过高性能的互连布线250和互连过孔260和560’以及具有低电感的微连接270访问，因此，访问时间远小于使用安装在组件或板上的分立电容器时的访问时间。
通过适当定制电阻器Rc和去耦电容器Cc(图1)的值，可以减小与开关事件有关的电流冲击相关的电压波动(摆动)。此外，芯片上有源器件之间互连线路径长度减小和信号速度更快(最小的Lp和Rp值)，以及优化使用载体上的无源元件能优化电性能。1.5mohm的Rc电阻与大于1μF/cm2的无源电容Cc值支持了100微微秒范围内的电路响应时间，使噪声级别降低33％。
如上面所指出的，本发明结构的一个重要方面在于通过形成无源元件并使载体表面区域共享互连、I/O以及去耦功能，可以增加高密度芯片载体的功能性。这减缓了使用芯片上有价值的空间形成无源元件的要求，由此，芯片上有价值的空间可用于有源器件。此外，对于每个芯片给定数量的有源器件，还可以减小芯片尺寸，由此，可以实现每个晶片上更多的芯片并且可以降低每个芯片的成本。可以利用简单的集成方案，使用具有高成本效率的CMOS兼容处理方案在载体上结合无源元件(电阻器、电容器、地和信号线的面积都在一次构图中定义并且蚀刻工艺之后进行过孔填充和布线级叠加)和互连布线。因此，所得载体为高附加值元件，通过将几个具有独特功能的优化芯片安装在单个硅载体上，能够集成复杂的高性能系统。然而，增加的功能性不仅限于无源元件。其它的光学和电路元件也可以形成在载体的表面上，提高其功能性(载体的顶面和底面)。
要允许从封装到添加在载体上的元件的更快的访问时间，并更有效地使用载体过孔，这些元件底电极的下表面可以直接连接到放置在这些元件下的载体中。这种连接是到载体顶面上连接之外的连接。本实施例被示意性地示于图6中。增加的元件6010的顶部电极连接到互连过孔660”，底部电极的顶面连接到互连过孔670，此外，通过从载体的底部连接到过孔610”，也提供了到底部电极6090的接触。过孔610”具有介质层620”和导电层630”。根据对载体中元件的底部电极6090使用的导电材料的选择，过孔610”将接触掺杂的硅区(本发明的第二实施例)或其它的导电材料(本发明的第一实施例)。借助过孔660”和670从芯片外访问载体上的元件以保持路径长度和低电感。随着载体的厚度达到较小的值，即从载体的底面到元件的底电极的连接长度变成载体过孔总长度的较大的部分，将功能元件的底部电极直接连接到载体底面的这种方案变得更重要。
以上提供的例子和实施例仅仅是示例性的，对于微电子领域中的技术人员来说，本发明的结构可以有其它改变。本发明的载体可用于支撑其它类型的半导体元件。此外，芯片载体可用于形成存储器阵列，它们在结构和工艺步骤上都与沟槽电容器阵列类似。这些存储器阵列可以与去耦元件共享过孔之间的载体空间。与封装安装的存储器块相比，可以在较短的时间内访问这些存储器阵列，由此，可以提高系统的级别性能。由于载体互连和微连接I/O能够支持高的信号速度，因此，可以使用这些存储器条代替一些芯片上嵌入的存储器。这同样更好地利用了用于计算逻辑器件的芯片空间或者对应给定的逻辑器件数量减小了器件尺寸。通过将存储器选择性地放置在载体上安装芯片之下的位置，对于存储和恢复操作，可以得到对芯片中逻辑器件非常快的访问时间。这又提高了多芯片系统级别的性能。
本发明基于使用硅基载体。提出使用这种类型的材料是因为它与目前的CMOS技术兼容。此外，现已开发了多种专门的方法用于硅处理，例如：能够高封装密度地构图几百微米深的过孔，使Si技术优越于目前使用的陶瓷封装技术。然而，本发明的焦点在于增加载体的功能性。在不脱离本发明的精神的情况下，本发明中教导的概念可以用于增加其它载体中的功能性。例如，本发明的方法可应用于未来的光电器件结构。在这些情况下，首先可以用其它的材料代，如：蓝宝石、石英、砷化镓、磷化铟和有机材料，代替产生载体使用的材料类型，并且根据具体的应用选择材料。其次，功能载体可以为光电结构的一个整体部分，包括未来的三维电路叠层，允许将复杂的多功能和混合技术系统或元件集成在单个载体上。

Claims (81)

1.一种用于互连半导体元件的载体，包括：
具有到至少一个半导体元件的连接的第一接口；
具有到其它封装层的连接的第二接口；
在所述第一和第二接口之间的衬底层，具有在其中构成的至少一个过孔，用于连接所述第一和第二接口的所述连接；
在所述衬底层中构成的至少一个无源元件；以及
与所述第一接口相关的导电元件组，用于将所述至少一个无源元件连接到所述半导体元件和/或所述封装层。
2.根据权利要求1的用于互连半导体元件的载体，其中所述导电元件组包括一个或多个接触焊盘、互连过孔和/或互连布线，以紧密的电接近连接的方式将所述至少一个无源元件连接到所述半导体元件和所述其它封装层，以提供能够快速充放电的通路，从而提供快速响应时间。
3.根据权利要求1的用于互连半导体元件的载体，其中所述至少一个过孔涂覆有一层低介电常数绝缘体并填充有导电材料以形成导电元件。
4.根据权利要求3的用于互连半导体元件的载体，其中所述低介电常数绝缘体是从包括氧化硅、无定形氢化氮化硅、碳化硅、含有Si、C、O和H的无定形膜及其组合的组中选择的材料。
5.根据权利要求1的用于互连半导体元件的载体，其中所述衬底层由硅制成。
6.根据权利要求1的用于互连半导体元件的载体，其中所述半导体元件通过微连接输入/输出接触连接到所述第一接口。
7.根据权利要求1的用于互连半导体元件的载体，其中所述第二接口通过可控塌陷芯片连接球连接到所述封装层。
8.根据权利要求1的用于互连半导体元件的载体，其中所述至少一个无源元件包括去耦电容器。
9.根据权利要求8的用于互连半导体元件的载体，其中所述至少一个去耦电容器包括多个沟槽电容器。
10.根据权利要求9的用于互连半导体元件的载体，其中所述沟槽电容器包括：
从衬底的表面延伸到衬底中的沟槽阵列；以及
所述沟槽衬以第一导电材料、高介电常数绝缘体和第二导电材料，形成沟槽电容。
11.根据权利要求10的用于互连半导体元件的载体，其中所述沟槽的宽度在100nm和1000nm之间，深度与宽度的比在2到50之间。
12.根据权利要求10的用于互连半导体元件的载体，其中所述第一导电材料是从包括W、Ti、Ta、Co、Zr、Hf、它们的导电氮化物、它们的硅化物和它们的导电硅氮化物及其组合；Cu、Ni、Pt、Zr；Nb、Mo、V、Ir、Re、Rt及其组合的组中选择的。
13.根据权利要求10的用于互连半导体元件的载体，其中所述高介电常数绝缘体是从包括氮化硅、氮氧化硅、氧化铝、氮化铝、氧化锆、氧化铪、氧化钽、钛酸锶钡、钛酸锆钡及其组合的组中选择的。
14.根据权利要求9的用于互连半导体元件的载体，其中所述第二导电材料是从包括W、Ti、Ta、Co、Zr、Hf、它们的导电氮化物、它们的硅化物和它们的导电硅氮化物；Cu、Ni、Pt、Zr；Nb、Mo、V、Ir、Re、Rt及其组合；以及多晶硅的组中选择的。
15.根据权利要求9的用于互连半导体元件的载体，其中所述深沟槽电容器包括金属绝缘体金属沟槽电容器。
16.根据权利要求9的用于互连半导体元件的载体，其中所述沟槽电容包括金属绝缘体硅沟槽电容器。
17.根据权利要求15的用于互连半导体元件的载体，其中所述金属绝缘体金属沟槽电容器包括：
延伸到衬底中的沟槽阵列；
通过在沟槽的表面淀积金属涂层形成的底部导电层；以及
淀积金属涂层的沟槽衬以高介电常数绝缘体和第三导电材料，形成沟槽电容。
18.根据权利要求16的用于互连半导体元件的载体，其中所述金属绝缘体硅沟槽电容器包括：
延伸到衬底中的沟槽阵列；
通过掺杂所述衬底形成底部导电层；以及
掺杂的沟槽衬以高介电常数绝缘体和第三导电材料，形成沟槽电容。
19.根据权利要求8的用于互连半导体元件的载体，其中所述去耦电容器为基于过孔的电容器，还包括：
通过在过孔的内壁淀积金属涂层形成的底部导电层；
在所述过孔的涂覆金属的内壁上的高介电常数绝缘体层，形成衬里；
在所述过孔内部的导电填充物；以及
其中所述去耦电容器是这样形成的，它以所述衬里作为电容器的电介质，所述导电填充物作为一个极板，所述金属涂层作为另一个极板。
20.根据权利要求8的用于互连半导体元件的载体，其中所述去耦电容器为基于过孔的电容器，该电容器还包括：
在过孔的内壁上的高介电常数绝缘体覆层；
在所述过孔内部的导电填充物；
与所述过孔相邻的所述衬底层的密集掺杂区；以及
其中所述去耦电容器是这样形成的，它以所述覆层作为电容器的电介质，所述导电填充物作为一个极板，所述衬底层的所述密集掺杂区作为另一个极板。
21.根据权利要求9的用于互连半导体元件的载体，还包括至少一个基于过孔的电容器，该电容器包括：
在过孔的内壁上的高介电常数绝缘体覆层；
在所述过孔内部的导电填充物；
与所述过孔相邻的所述衬底层的密集掺杂区；以及
其中所述去耦电容器是这样形成的，它以所述覆层作为电容器的电介质，所述导电填充物作为一个极板，所述衬底层的所述密集掺杂区作为另一个极板。
22.根据权利要求1的用于互连半导体元件的载体，其中所述至少一个无源元件包括电阻元件，该电阻元件还包括：
具有电阻率的掺杂衬底层，用于抑制由于噪声引起的电压波动；
将所述衬底层与所述第一接口分开的绝缘覆层；
在所述绝缘覆层中构成的过孔，为到所述第一接口的所述连接提供导电通路；
将所述衬底层与所述第二接口分开的绝缘衬垫，在所述绝缘衬垫中构成导电通路，将所述衬底层连接到在所述第二接口处的所述连接。
23.根据权利要求9的用于互连半导体元件的载体，还包括一个电阻元件，该电阻元件包括：
具有电阻率的掺杂衬底层，用于抑制由于噪声引起的电压波动；
将所述衬底层与所述第一接口分开的绝缘覆层；
在所述绝缘覆层中构成的过孔，为到所述第一接口的所述连接提供导电通路；
将所述衬底层与所述第二接口分开的绝缘衬垫，在所述绝缘衬垫中构成导电通路，将所述衬底层连接到在所述第二接口处的连接。
24.根据权利要求22的用于互连半导体元件的载体，其中所述电阻元件具有缓变的电阻率。
25.根据权利要求24的用于互连半导体元件的载体，其中朝向着所述第二接口，所述缓变的电阻率变得更高。
26.根据权利要求8的用于互连半导体元件的载体，还包括电阻元件，该电阻元件包括：
具有电阻率的硅掺杂衬底层，用于抑制由于噪声引起的电压波动；
将所述衬底层与所述第一接口分开的绝缘覆层；
在所述绝缘覆层中构成的过孔，为到所述第一接口的所述连接提供导电通路；
将所述衬底层与所述第二接口分开的绝缘衬垫，在所述绝缘衬垫中构成导电通路，将所述衬底层连接到在所述第二接口处的所述连接。
27.根据权利要求21的用于互连半导体元件的载体，还包括电阻元件，该电阻元件包括：
具有电阻率的硅掺杂衬底层，用于抑制由于噪声引起的电压波动；
将所述衬底层与所述第一接口分开的绝缘覆层；
在所述绝缘覆层中构成的过孔，为到所述第一接口的所述连接提供导电通路；
将所述衬底层与所述第二接口分开的绝缘衬垫，在所述绝缘衬垫中构成导电通路，将所述衬底层连接到在所述第二接口处的所述连接。
28.一种用于互连半导体元件的载体，包括：
具有到至少一个半导体元件的连接的第一接口；
具有到另一封装层的连接的第二接口；
在所述第一和第二接口之间的衬底层，具有在其中构成的至少一个过孔，用于连接所述第一和第二接口的所述连接；
从所述衬底层的表面延伸到所述衬底中的沟槽阵列，用于作为元件；以及
与所述第一接口相关的导电元件组，用于互连所述沟槽元件，并将所述沟槽元件连接到所述半导体元件。
29.一种用于互连半导体元件的载体，包括：
具有到至少一个半导体元件的连接的第一接口；
具有到另一封装层的连接的第二接口；
在所述第一和第二接口之间的衬底层，具有在其中构成的至少一个过孔，用于连接所述第一和第二接口的所述连接；
在所述衬底层中形成的至少一个存储单元；以及
与所述第一接口相关的导电元件组，用于将所述存储单元连接到所述半导体元件。
30.根据权利要求29的用于互连半导体元件的载体，还包括连接到所述至少一个存储单元的至少一个第二过孔，以允许所述至少一个存储单元直接连接到所述封装层。
31.一种用于互连半导体元件的载体，包括：
具有到至少一个半导体元件的连接的第一接口；
具有到另一封装层的连接的第二接口；
在所述第一和第二接口之间的衬底层，具有在其中构成的至少一个过孔，用于连接所述第一和第二接口的所述连接；
在所述衬底层中的至少一个光电子结构；以及
与所述第一接口相关的导电元件组，用于将所述光电子结构连接到所述半导体元件。
32.根据权利要求31的用于互连半导体元件的载体，还包括连接到所述至少一个光电子结构的至少一个第二过孔，以允许所述至少一个光电子结构直接连接到所述另一封装层。
33.根据权利要求28的用于互连半导体元件的载体，其中所述导电元件组包括一个或多个接触焊盘、互连过孔和/或互连布线。
34.根据权利要求28的用于互连半导体元件的载体，其中所述衬底层由硅制成。
35.根据权利要求28的用于互连半导体元件的载体，其中所述半导体元件通过微连接输入/输出接触连接到所述第一接口。
36.根据权利要求28的用于互连半导体元件的载体，其中所述第二接口通过可控塌陷芯片连接球连接到所述另一封装层。
37.根据权利要求28的用于互连半导体元件的载体，还包括连接到所述沟槽阵列的至少一个第二过孔，以允许所述沟槽阵列直接连接到所述封装层。
38.根据权利要求28的用于互连半导体元件的载体，其中所述沟槽阵列被衬以第一导电材料、高介电常数绝缘体和第二导电材料，以形成深沟槽电容。
39.根据权利要求28的用于互连半导体元件的载体，其中所述沟槽的宽度在100nm和1000nm之间，深度与宽度的比在2到50之间。
40.根据权利要求38的用于互连半导体元件的载体，其中所述第一导电材料是从包括W、Ti、Ta、Co、Zr、Hf、它们的导电氮化物、它们的硅化物和它们的导电硅氮化物及其组合；Cu、Ni、Pt、Zr；Nb、Mo、V、Ir、Re、Rt及其组合的组中选择的。
41.根据权利要求38的用于互连半导体元件的载体，其中所述高介电常数绝缘体是从包括氮化硅、氮氧化硅、氧化铝、氮化铝、氧化锆、氧化铪、氧化钽、钛酸锶钡、钛酸锆钡及其组合的组中选择的。
42.根据权利要求38的用于互连半导体元件的载体，其中所述第二导电材料是从包括W、Ti、Ta、Co、Zr、Hf、它们的导电氮化物、它们的硅化物和它们的导电硅氮化物；Cu、Ni、Pt、Zr；Nb、Mo、V、Ir、Re、Rt及其组合；以及多晶硅的组中选择的。
43.根据权利要求38的用于互连半导体元件的载体，其中所述深沟槽电容包括金属绝缘体金属沟槽电容器。
44.根据权利要求43的用于互连半导体元件的载体，其中所述金属绝缘体金属沟槽电容器包括：
延伸到衬底中的沟槽阵列；
通过在沟槽的表面淀积金属涂层形成的底部导电层；以及
淀积金属涂层的沟槽衬以高介电常数绝缘体和第二导电材料，形成沟槽电容。
45.根据权利要求38的用于互连半导体元件的载体，其中所述沟槽电容包括金属绝缘体硅沟槽电容器。
46.根据权利要求45的用于互连半导体元件的载体，其中所述金属绝缘体硅沟槽电容器包括：
延伸到衬底层中的沟槽阵列；
通过在所述沟槽的表面和所述沟槽的表面以下的一个很小的深度中用掺杂剂掺杂所述衬底层形成的底部导电层；以及
掺杂的沟槽衬以高介电常数绝缘体和第二导电材料，形成沟槽电容。
47.根据权利要求28的用于互连半导体元件的载体，还包括至少一个基于过孔的电容器，该电容器包括：
在过孔的内壁上涂覆的高介电常数绝缘体覆层；
在所述过孔内部的导电填充物；
与所述过孔相邻的所述衬底层的密集掺杂区；以及
其中所述电容器是这样形成的，它以所述覆层作为电容器的电介质，所述导电填充物作为一个极板，所述衬底层的所述密集掺杂区作为另一个极板。
48.根据权利要求28的用于互连半导体元件的载体，还包括电阻元件，该电阻元件包括：
具有电阻率的硅掺杂衬底层，用于抑制由于噪声引起的电压波动；
将所述衬底层与所述第一接口分开的绝缘覆层；
在所述绝缘覆层中构成的过孔，为到所述第一接口的所述连接提供导电通路；
将所述衬底层与所述第二接口分开的绝缘衬垫，在所述绝缘衬垫中构成导电通路，将所述衬底层连接到在所述第二接口处的连接。
49.根据权利要求48的用于互连半导体元件的载体，其中所述电阻元件具有缓变的电阻率。
50.根据权利要求49的用于互连半导体元件的载体，其中朝向着所述第二接口，所述缓变的电阻率变得更高。
51.根据权利要求47的用于互连半导体元件的载体，还包括电阻元件，该电阻元件包括：
具有电阻率的硅掺杂衬底层，用于抑制由于噪声引起的电压波动；
将所述衬底层与所述第一接口分开的绝缘覆层；
在所述绝缘覆层中构成的过孔，为到所述第一接口的所述连接提供导电通路；
将所述衬底层与所述第二接口分开的绝缘衬垫，在所述绝缘衬垫中构成导电通路，将所述衬底层连接到在所述第二接口处的所述连接。
52.一种构成用于互连半导体元件的高密度芯片载体的方法，包括以下步骤：
构造具有到至少一个半导体元件的连接的第一接口；
构造具有到封装层的连接的第二接口；
在所述第一和第二接口之间构成衬底层，其具有至少一个过孔，以提供用于连接所述第一和第二接口的所述连接的通路；
在所述衬底层中形成至少一个无源元件，所述无源元件连接到所述第一接口和所述第二接口，到所述第二接口的所述连接通过所述至少一个过孔。
53.根据权利要求52的构成用于互连半导体元件的高密度芯片载体的方法，其中所述衬底层由硅制成。
54.根据权利要求52的构成用于互连半导体元件的高密度芯片载体的方法，其中所述至少一个无源元件包括去耦电容器。
55.根据权利要求52的构成用于互连半导体元件的高密度芯片载体的方法，其中所述形成无源元件的步骤包括：
蚀刻进入衬底的沟槽阵列；以及
将所述沟槽衬以第一导电材料、高介电常数绝缘体和第二导电材料，形成沟槽电容。
56.根据权利要求55的构成用于互连半导体元件的高密度芯片载体的方法，其中所述第一导电材料是从包括W、Ti、Ta、Co、Zr、Hf、它们的导电氮化物、它们的硅化物和它们的导电硅氮化物及其组合；Cu、Ni、Pt、Zr；Nb、Mo、V、Ir、Re、Rt及其组合的组中选择的。
57.根据权利要求55的构成用于互连半导体元件的高密度芯片载体的方法，其中所述高介电常数绝缘体是从包括氮化硅、氮氧化硅、氧化铝、氮化铝、氧化锆、氧化铪、氧化钽、钛酸锶钡、钛酸锆钡及其组合的组中选择的。
58.根据权利要求55的构成用于互连半导体元件的高密度芯片载体的方法，其中所述第二导电材料是从包括W、Ti、Ta、Co、Zr、Hf、它们的导电氮化物、它们的硅化物和它们的导电硅氮化物；Cu、Ni、Pt、Zr；Nb、Mo、V、Ir、Re、Rt及其组合；以及多晶硅的组中选择的。
59.根据权利要求52的构成用于互连半导体元件的高密度芯片载体的方法，其中所述形成无源元件的步骤包括：
蚀刻进入衬底层的沟槽阵列；以及
用掺杂剂掺杂所述衬底层，形成底部导电层；以及
将所述沟槽衬以高介电常数绝缘体和第二导电材料，形成金属绝缘体衬底沟槽电容。
60.根据权利要求59的构成用于互连半导体元件的高密度芯片载体的方法，其中所述掺杂所述衬底的步骤包括在所述沟槽的表面和所述沟槽的表面以下的一个很小的深度中以及所述沟槽的顶部掺杂所述衬底。
61.根据权利要求59的构成用于互连半导体元件的高密度芯片载体的方法，其中所述掺杂所述衬底的步骤包括使用密集掺杂硅晶片作为载体。
62.根据权利要求59的构成用于互连半导体元件的高密度芯片载体的方法，其中所述掺杂所述衬底的步骤包括围绕所述沟槽形成密集掺杂硅的表层区。
63.根据权利要求59的构成用于互连半导体元件的高密度芯片载体的方法，其中所述沟槽的宽度在100nm和1000nm之间，深度与宽度的比在2到50之间。
64.根据权利要求59的构成用于互连半导体元件的高密度芯片载体的方法，其中在所述底部导电层中的所述掺杂剂从包括As、P、B及其组合的组中选择的。
65.根据权利要求64的构成用于互连半导体元件的高密度芯片载体的方法，其中所述掺杂剂的掺杂浓度在10-18到10-21atoms/cm2的范围内，以实现小于0.01ohm-cm的低电阻率。
66.根据权利要求60的构成用于互连半导体元件的高密度芯片载体的方法，其中在所述硅底部导电层中的所述小深度在50nm到500nm的范围内。
67.根据权利要求54的构成用于互连半导体元件的高密度芯片载体的方法，其中所述形成无源元件的步骤还包括：
掺杂所述衬底层，以提供电阻率，用于抑制由于噪声引起的电压波动；
将所述衬底层与所述第一接口绝缘；
在所述绝缘覆层中构成至少一个过孔，为到所述第一接口的所述连接提供导电通路；
在所述第二接口处放置绝缘衬垫，将所述衬底层与所述第二接口分开，在所述绝缘衬垫中构成导电通路，将所述衬底层连接到在所述第二接口处的所述连接。
68.根据权利要求66的构成用于互连半导体元件的高密度芯片载体的方法，其中进行所述掺杂步骤，以构成缓变的电阻率。
69.根据权利要求66的构成用于互连半导体元件的高密度芯片载体的方法，其中朝向着所述第二接口，所述缓变的电阻率变得更高。
70.根据权利要求52的构成用于互连半导体元件的高密度芯片载体的方法，还包括构造与所述第一接口有关的导电元件组的步骤，以紧密的电接近连接的方式将所述至少一个无源元件连接到所述半导体元件和所述封装层，以提供能够快速充放电的通路，从而提供快速响应时间。
71.根据权利要求55的构成用于互连半导体元件的高密度芯片载体的方法，还包括构造与所述第一接口有关的导电元件组的步骤，以互连所述阵列，并以紧密的电接近连接的方式将所述阵列连接到所述至少一个半导体元件和所述封装层，以提供能够快速充放电的通路，从而提供快速响应时间。
72.根据权利要求54的构成用于互连半导体元件的高密度芯片载体的方法，其中所述形成去耦电容器的步骤包括：
在过孔的内壁淀积金属涂层，在其上形成底部导电层；
在所述过孔的覆盖金属的内壁上涂覆高介电常数绝缘体覆层，在所述过孔的覆盖金属的内壁上形成衬里；
在所述过孔内部加入导电填充物；以及
通过连接作为电容器电介质的所述衬里，作为一个极板的所述导电填充物，和作为另一个极板的所述金属涂层，形成基于过孔的去耦电容器。
73.根据权利要求54的构成用于互连半导体元件的高密度芯片载体的方法，其中所述形成去耦电容器的步骤包括：
用高介电常数绝缘体涂覆所述过孔的内壁；
在所述过孔的内部的填充导电填充物；
在与所述过孔相邻的所述衬底层中形成密集掺杂区；以及
通过连接作为电容器电介质的介质衬里，作为一个极板的内部导电填充物，和作为另一个极板的衬底区域，形成基于过孔的去耦电容器。
74.一种构成用于互连半导体元件的高密度芯片载体的方法，包括以下步骤：
构造具有到至少一个半导体元件的连接的第一接口；构造具有到封装层的连接的第二接口；
在所述第一和第二接口之间构造衬底层，其具有至少一个过孔，以提供用于连接所述第一和第二接口的所述连接的通路；以及
形成从所述衬底的表面延伸到所述衬底中的沟槽阵列，用于作为元件；以及
形成与所述第一接口相关的导电元件组，以互连所述沟槽元件，并将所述沟槽元件连接到所述至少一个半导体元件。
75.一种构成用于互连半导体元件的高密度芯片载体的方法，包括以下步骤：
构造具有到至少一个半导体元件的连接的第一接口；构造具有到封装层的连接的第二接口；
在所述第一和第二接口之间构造衬底层，其具有至少一个过孔，以提供用于连接所述第一和第二接口的所述连接的通路；以及
在所述衬底层中形成至少一个存储单元；以及
形成与所述第一接口相关的导电元件组，以将所述存储单元连接到所述至少一个半导体元件。
76.一种构成用于互连半导体元件的高密度芯片载体的方法，包括以下步骤：
构造具有到至少一个半导体元件的连接的第一接口；构造具有到封装层的连接的第二接口；
在所述第一和第二接口之间构造衬底层，其具有至少一个过孔，以提供用于连接所述第一和第二接口的所述连接的通路；以及
在所述衬底层中形成至少一个光电子结构；以及
形成与所述第一接口相关的导电元件组，以将所述光电子结构连接到所述至少一个半导体元件。
77.根据权利要求54的构成用于互连半导体元件的高密度芯片载体的方法，其中在所述第一和第二接口之间构造衬底层的步骤包括用低介电常数绝缘体涂覆所述至少一个过孔，并用导电材料填充所述过孔形成导电元件。
78.根据权利要求77的构成用于互连半导体元件的高密度芯片载体的方法，其中在所述第一和第二接口之间构造衬底层的步骤中，所述低介电常数绝缘体是从包括二氧化硅、无定形氢化氮化硅、碳化硅、含有Si、C、O和H的无定形膜及其组合的组中选择的材料。
79.根据权利要求75的构成用于互连半导体元件的高密度芯片载体的方法，还包括形成至少一个第二过孔的步骤，该过孔连接到所述至少一个存储单元，以允许所述至少一个存储单元直接连接到所述封装层。
80.根据权利要求76的构成用于互连半导体元件的高密度芯片载体的方法，还包括形成至少一个第二过孔的步骤，该过孔连接到所述至少一个光电子结构，以允许所述至少一个光电子结构直接连接到所述封装层。
81.根据权利要求31的用于互连半导体元件的载体，其中所述衬底层由从包括蓝宝石、石英、砷化镓、磷化铟和有机材料的组中选择的材料制成。
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