CN1309075C - 静电放电保护电路 - Google Patents

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Abstract

本发明是关于一种静电放电保护电路，是适用于一通讯领域的高频集成电路中，主要特征是在于本发明可以藉由将一用以滤波的晶体管的漏极或源极一端浮接(Floating)，使其可以藉由内部的寄生双载子接面(bipolarjunction)导通，达到不会造成组件短路及符合工业界测试要求的静电放电保护电路。

Description

静电放电保护电路
技术领域
本发明是有关于半导体集成电路技术，特别有关于一种静电放电保护结构及其制造方法。
背景技术
在集成电路(ICs)的应用上，导体、半导体及绝缘层等材料已被广泛使用，其中藉由薄膜沉积技术(Thin Film Deposition)，即可将上述各材料分层沉积于待制晶片(wafer)表面，以形成半导体组件如晶体管或电容等。
然而在半导体装置中，静电放电(ESD：electrostatic discharge)经常在干燥环境下因碰触带静电体而自芯片的输出入垫(I/O pad)侵入，造成集成电路损伤。
当CMOS制程技术缩小到次微米阶段，先进的制程技术，例如更薄的栅极氧化层，更短的信道长度，更浅的漏极/源极接面深度，LDD(低掺杂浓度漏极)结构，以及金属硅化物(silicided)扩散层等，这些先进的制程反而严重地降低次微米CMOSIC的静电放电防护能力，根据前述，因MOS晶体管因其具有容易破裂(rupture)的薄栅极氧化层(thin gate oxide)，因此对高电压放电(high voltage discharges)极为敏感，一般静电放电引起电子组件失效者可分为电压型损伤和电流型损伤，而依据人体模型，高静电电压可能源自于人体碰触到集成电路接脚，其可能产生超过2000V的电荷并以较长期间的高电流脉冲型态出现；另依据机器模型，高静电电压亦可能来自集成电路接脚与不良接地导体，如测试机台的接触，其则能以较短期间的高电压脉冲型态出现。
为加强ESD防护能力，大都在输出入垫片(I/O pad)外围做上静电放电保护电路，例如图1所示，静电放电保护电路10是设于输出入垫片11(I/O pad)与内部电路12之间，以对静电放电进行限电位和过滤，避免发生ESD损伤。
图2为一典型的静电放电保护电路10的电路示意图，在此为一NMOS晶体管(亦可为如PMOS或CMOS等金氧半(MOS)晶体管)，正常运作时晶体管100并不导通，当有高静电电压欲进行静电放电时，晶体管100利用内建杂散NPN双载子晶体管(build-in parastic npn bipolar transistor)而导通，并传导大量的ESD电流使内部电路12组件不致遭受损伤，上述电路并可承受至少7.5kV的人体模式的静电放电轰击以及350V的机械模式的静电放电轰击。
例如美国专利第5821587号即揭露由晶体管所组成的静电放电保护电路，但因此电路并不具滤波效果，较不适于应用于通讯领域的高频半导体组件中。
图3为习知另一种应用于通讯领域半导体组件中的静电放电保护电路10’，其除了包括有图1中的NMOS晶体管100外，并设有另一晶体管101，电晶101体的源极及漏极是耦接至接地端(GND)，藉以当作一电容以滤波用。
虽然藉由上述ESD电路可提供一较佳的滤波效果，但由于其栅极氧化层(Gate oxide)所能承受的漏电流较小，ESD瞬间的大电流很容易就把NMOS的栅极击穿而造成组件短路的永久性破坏，使芯片无法正常工作；且此电路仅能承受1.5kV的人体模式的静电放电轰击以及150V的机械模式的静电放电轰击，无法符合目前工业界对ESD电压必需要能够承受至少2kV的人体模式的静电放电轰击，200V的机械模式的测试规范。
因此根据上述，上述传统的静电放电保护电路由于其所能承受的漏电流较小，ESD瞬间的大电流很容易就把该NMOS的栅极击穿而造成组件短路的永久性破坏，使芯片无法正常工作；且其ESD测试亦无法符合工业界其规范标准，不具实用性。
发明内容
有鉴于此，本发明的目的就在于提供一静电放电保护电路，其可以藉由将一用以滤波的晶体管的漏极或源极一端浮接(Floating)，使其可以藉由内部的寄生双载子接面(bipolar junction)导通，达到不会造成组件短路及符合工业界测试要求的静电放电保护电路。
为达上述目的，本发明提供一静电放电保护电路，是连接于一输出入垫片与内部电路之间，该静电放电保护电路是包括：至少一第一晶体管，是接收由输出入垫片所传输的静电放电电源而导通，藉以传输静电放电电源至一低参考电位上；至少一第二晶体管，具有一第一电极、第二电极及一第三电极，其中该第一电极是耦接至该输出入垫片至该内部电路的导电路径上，该第二电极是耦接至一低参考电位上，该第三电极是呈一浮接(floating)状态。
附图说明
图1为习知一静电放电保护电路的电路方块示意图；
图2为图1中静电放电保护电路的一电路示意图；
图3为习知另一静电放电保护电路的电路示意图；
图4为本发明静电放电保护电路一较佳实施例的电路示意图；
图5为静电放电保护电路的滤波组件应用在集成电路上的实际布局(layout)示意图；及
图6为不同静电保护电路在其电流-电压特性曲线的相对应位置示意图。
符号说明：
10、10’、13～静电放电保护电路；    11～输出入垫片；
12～内部电路；                      100、101～NMOS晶体管；
130～第一晶体管；                   131～第二晶体管；
14～源极区域；                      15～栅极区域；
16～漏极区域；
A、B、C～特性曲线。
具体实施方式
为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图标，作详细说明如下：
图4所示为本发明静电放电保护电路一较佳实施例的电路方块示意图，是连接于输出入垫片11与内部电路12之间，其是包括一第一晶体管130及一第二晶体管131。
第一晶体管130，在本较佳实施例为一NMOS晶体管(亦可为如PMOS或CMOS等金氧半(MOS)晶体管)，其漏极是耦接至输出入垫片11至内部电路12的导电传输路径上，其栅极及源极则耦接至一低电源端(VSS或GND)。
第二晶体管131，在本较佳实施例为一NMOS晶体管，亦可为如PMOS或CMOS等金氧半(MOS)晶体管，藉以作为一滤波组件，其栅极(第一电极)是耦接至输出入垫片11至内部电路12的导电传输路径上，漏极(第二电极)是呈浮接状态(floating)，而源极(第三电极)则耦接至一低电源端(VSS或GND)。
正常运作时第一晶体管130及第二晶体管131并不导通，当有高静电电压欲进行静电放电时，第一晶体管130利用内建杂散NPN双载子晶体管(build-in parastic npn bipolar transistor)而导通，并传导大量的ESD电流至低电源端；第二晶体管131为一滤波组件，藉以过滤高频噪声，当有大电流至第二晶体管131的栅极时，其漏极处电位会被推高(pull high)，经由寄生双载子接面(bipolar junction)导通，将ESD电流传至低电源端。
图5为静电放电保护电路的滤波组件应用在集成电路上的实际布局(layout)结构示意图，在此实施例中滤波组件131’是由多个NMOS晶体管以多指状结构(multi-finger type)排列，其是在一P型基底或P形井区2上形成一有源区20，在有源区20中则包括多个源极区域(第二电极区域)14，其是形成于有源区20表面的既定区域，每一源极区域14并分别耦接至低电源端(VSS或GND)；多个漏极区域(第三电极区域)16，其是形成于有源区20相对源极区域14的相对位置，每一漏极区域16是呈浮接(floating)状态；多个栅极区域15(第三电极区域)，分别形成于每一源极区域14以及漏极区域16的有源区20表面，每一栅极区域15亦电是连接至高电源端(VDD)。
图6为不同静电保护电路在其电流-电压特性曲线的相对应位置示意图，X轴代表电压(V)，Y轴代表电流(A)；本图的三条特性曲线分别为图2静电放电保护电路10的电流-电压特性曲线A，其所能承受的电压为8V，最大电流为3.8A，其ESD耐受能力的效能相对为最佳；特性曲线B为图4静电放电保护电路13的电流-电压特性曲线，其所能承受的电压约为6.8V，最大电流为2.5A，其ESD耐受能力的效能相对为次之；特性曲线C为图3静电放电保护电路10’的电流-电压特性曲线，其所能承受的电压约为6V，最大电流为1.5A，ESD耐受能力的效能相对为最差。
以一般的工业标准而言，集成电路产品必需要能够承受至少2kV的人体模式的静电放电轰击，200V的机械模式的静电放电轰击；而本发明的静电放电保护电路经实验测试后，可承受2.5KV的人体模式的静电放电轰击以及200V的机械模式静电放电轰击，可完全符合工业界的需求；而藉由将晶体管的一端浮接(Floating)，亦不会因大电流击穿栅极氧化层而造成组件的永久性损坏。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (15)

1.一静电放电保护电路，是连接于一输出入垫片与内部电路之间，该静电放电保护电路是包括：
至少一第一MOS晶体管，是接收由输出入垫片所传输的静电放电电源而导通，藉以传输静电放电电源；及
至少一第二MOS晶体管，具有一第一电极、第二电极及一第三电极，其中该第一电极是该第二MOS晶体管的栅极，该第一电极与该第一MOS晶体管耦接在该输出入垫片至该内部电路的导电路径上，该第二电极是耦接至一低电源端，该第三电极是呈一浮接状态。
2.根据权利要求1所述的静电放电保护电路，其中该第一晶体管及该第二晶体管为一NMOS晶体管。
3.根据权利要求1所述的静电放电保护电路，其中该第一晶体管及该第二晶体管为一PMOS晶体管。
4.根据权利要求2所述的静电放电保护电路，其中第二电极为源极，该第三电极为漏极。
5.根据权利要求3所述的静电放电保护电路，其中第二电极为漏极，该第三电极为源极。
6.一滤波组件，是设于一静电放电保护电路中，其中该静电放电保电路是连接于一输出入垫片与内部电路之间，该滤波组件是包括一MOS晶体管，该MOS晶体管包括：
一第一电极是该MOS晶体管的栅极，是耦接至一输出入垫片至内部电路的导电路径上；
一第二电极，是耦接至一低电源端；及
一第三电极，是呈一浮接状态。
7.根据权利要求6所述的滤波组件，该滤波组件为一NMOS晶体管。
8.根据权利要求6所述的滤波组件，该滤波组件为一PMOS晶体管。
9.根据权利要求7所述的滤波组件，其中第二电极为源极，该第三电极为漏极。
10.根据权利要求8所述的滤波组件，其中第二电极为漏极，该第三电极为源极。
11.一滤波组件布局结构，是适用于一静电放电保护电路，其包括有多个呈指状排列的MOS晶体管，上述MOS晶体管的布局结构各自包括一第一电极区域、第二电极区域以及第三电极区域，该等第一电极区域是该等MOS晶体管的栅极其中各该第一电极区域是耦接至一输出入垫片至内部电路的导电路径上；各该第二电极区域是耦接至一低电源端；及各该第三电极区域是呈一浮接状态。
12.根据权利要求11所述的滤波组件布局结构，该滤波组件为一NMOS晶体管。
13.根据权利要求11所述的滤波组件布局结构，该滤波组件为一PMOS晶体管。
14.根据权利要求12所述的滤波组件布局结构，其中第二电极区域为源极区域，该第三电极为漏极区域。
15.根据权利要求13所述的滤波组件布局结构，其中第二电极区域为漏极区域，该第三电极区域为源极区域。
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