CN1312601C - 数据处理系统、及其操作和节电方法 - Google Patents

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Abstract

公开了一个数据处理系统和在数据处理系统中节电的相关方法，其中数据处理系统包含一个处理器核心和被连接到处理器核心的系统电路。一个第一方法包含使处理器核心和系统电路进入低功率状态和允许处理器核心进行总线仲裁并且处理器核心仍然保持在低功率状态上。本发明的一个实施例还涉及一个通过授权某个请求方设备访问总线并且据此使处理器核心进入节电模式在数据处理系统中节电的方法。接着执行总线操作，而处理器核心保持在节电模式中。另一个实施例还涉及一个在调试状态下调试数据处理系统的方法，其中处理器核心和系统电路进入调试状态，其后处理器核心允许进行总线仲裁，并且处理器核心保持在调试状态下。

Description

数据处理系统、及其操作和节电方法
技术领域
本发明涉及低功率电子系统领域，更具体的是涉及能够在低功率状态下进行总线仲裁的系统。
背景技术
微处理器设计通常通过一个定义好的总线仲裁方案允许一个总线具有多个主设备。通常一个外部设备通过总线请求信号请求总线的所有权。仲裁模块通过发出总线授权输出向外部设备授予所有权。通常仲裁模块被集成到与微处理器核心相同的设备上。当总线仲裁模块将总线授权给一个外部主设备时，CPU核心被迅速停止运行。当核心被停止运行时，核心消耗的任何功率，更具体地说是核心的时钟所消耗的任何功率均被不必要地浪费了。因此期望实现这样一个微处理器，该微处理器具有一个总线仲裁模块，当仲裁模块一个可选总线主设备已经被授权得到系统总线的控制时，总线仲裁模块消除CPU核心中不必要的功耗。另外，微处理器设计通常包括一个低功率状态，并且除普通工作状态之外还包括一个调试状态。在传统设计中，当处理器处于调试状态或低功率状态时禁止进行总线仲裁。因此期望实现一个这样的处理器，其中可以通过独立于处理器工作状态的方式提供系统总线仲裁。
发明内容
为解决现有技术中存在的上述问题，根据本发明的一个方面，提出了在数据处理系统中节电的方法，数据处理系统包含一个处理器和被连接到处理器的系统电路，处理器具有一个处理器核心和被连接到处理器核心的处理器时钟控制器，该方法包括：处理器和系统电路进入一个低功率状态；和处理器核心保持低功率状态时，允许处理器进行总线仲裁，其中进行总线仲裁包括：处理器时钟控制器在总线授权信号被提供给总线请求方设备的第一期间提供处理器时钟；和第一期间之后，处理器时钟控制器在总线请求方设备执行总线操作的第二期间保持处理器时钟。
根据本发明的另一个方面，提出了一种调试数据处理系统的方法，数据处理系统包含一个处理器和被连接到处理器的系统电路，处理器具有处理器核心和被连接到处理器核心的处理器时钟控制器，该方法包括：处理器和系统电路进入一个调试状态；和在处理器核心保持调试状态时允许处理器进行总线仲裁，其中进行总线仲裁包括：处理器时钟控制器在总线授权信号被提供给总线请求方设备的第一期间提供处理器时钟；和第一期间之后，处理器时钟控制器在总线请求方设备执行总线操作的第二期间将处理器时钟保持在第一配置。
根据本发明的再一个方面，提出了一种操作数据处理系统的方法，该方法包括：在数据处理系统进入低功率状态时，将时钟保持成第一配置；和在数据处理系统进入调试状态时，将时钟保持成第二配置，其中第一配置不同于第二配置。
根据本发明的再一个方面，提出了一种数据处理系统，包括：一个被连接起来以便向总线请求方设备提供时钟信号的系统时钟控制器；一个仲裁单元；和一个被连接到仲裁单元、系统时钟控制器和一个处理器核心的处理器时钟控制器，处理器时钟控制器启动处理器时钟以允许仲裁单元向总线请求方设备提供总线授权，以及在提供总线授权以后，禁止处理器时钟，同时总线请求方设备进行总线操作。
附图说明
在附图中通过例子图解本发明，但这些例子不对本发明进行限定，图中用类似的编号表示类似的单元，其中：
图1是基于本发明的一个实施例的系统的模块图；
图2是基于本发明的一个实施例、仲裁系统总线并且使功耗最小的方法的流程图；
图3是基于本发明的一个实施例、在低功率状态下仲裁系统总线的方法的流程图；
图4是基于本发明的一个实施例、在调试状态下仲裁系统总线的方法的流程图；
图5是图解图2的方法的操作的时序图；
图6是图解图3的方法的操作的时序图；和
图7是图解图4的方法的操作的时序图。
具体实施方式
本领域技术人员会理解，图中单元的图解侧重简单和清晰，不必按比例绘出。例如，相对于其它单元，可以夸张图中某些单元的尺寸以利于理解本发明的实施例。
正如这里使用的，术语″总线″被用来表示多个可以被用来传送一或多个诸如数据，地址，控制或状态的各种信息的信号或导体。当表示使一个信号，状态位或类似装置处于逻辑真或逻辑假状态时，分别使用术语″生效″和″失效″。如果逻辑真状态是逻辑电平一，则逻辑假状态是逻辑电平零。如果逻辑真状态是逻辑电平零，则逻辑假状态是逻辑电平一。
图1是基于本发明的一个实施例的数据处理系统200的简化模块图。系统200包含一个中央处理单元(处理器)202，一个系统时钟控制器220，和一个可选主设备或总线请求器230。时钟控制器220被用来向总线请求器230提供时钟信号。处理器202包含一个处理器核心212和一个处理器时钟控制器210，处理器核心212包含处理器202的核心功能，而处理器时钟控制器210使用各种输入信号控制处理器核心212的时钟。因而数据处理系统200可以被描述成包含一个处理器核心212和系统电路，其中系统电路包含通过一个中间的处理器时钟控制器210被连接到处理器核心212的系统时钟控制器220。
处理器202还包含一个仲裁单元(仲裁器或Arb逻辑)204，而仲裁单元204被连接到处理器时钟控制器210和系统时钟控制器220。处理器202还包含分别允许在处理器202中进入调试状态和低功率状态的调试单元(调试模式逻辑)206和低功率单元(低功率模式逻辑)208。通常，处理器202的调试状态和低功率状态是互斥的，这使得处理器202不能同时处于调试状态和低功率状态。根据可以通过软件指令，硬件中断或其它适当机制初始化的处理器202的各种控制信号，调试单元206通过向系统时钟控制器220中的系统控制单元222提供调试状态信号对上述各种输入信号作出响应。类似地，低功率单元208从处理器202接收各种信号并且向系统控制单元222产生低功率状态信号(LPMD状态)。根据从低功率单元208，调试单元206和仲裁器204接收的信号，系统控制单元222向时钟发生器单元224提供输入以控制被提供给系统200的各种部件的时钟信号。另外，调试单元206，低功率单元208和仲裁器204向处理器时钟控制器210提供信号。处理器时钟控制器210通过为处理器核心212产生适合于处理器202的低功率状态，调试状态和仲裁状态的时钟信号来响应这些输入。
如上所示，系统200包含一或多个总线请求器或可选主设备230(图1中示出了其中的一个)。各个可选主设备230包含请求系统总线260的所有权或支配权的设备。在一个实施例中，一个可选主设备230通过使一个被传送到处理器202的仲裁器204的总线请求信号(BR_B)有效来请求系统总线260的支配权。仲裁器204被用来产生总线授权信号(BG_B)并且向可选主设备230提供BG_B信号。在所述的实施例中，仲裁器204还负责通过使允许从可选主设备230向系统总线260输出数据和地址的三态控制信号TSCD_B和TSCA_B有效来授权可选主设备230访问系统总线260。
基于本发明的一个实施例的数据处理系统200适于以独立于处理器202的工作状态的方式对系统总线260的控制进行仲裁。另外，优化系统200以便在诸如图1中示出的可选主设备230的外部主设备具有系统总线260的所有权时减少功耗。通过这种方式，本发明实现了一个适用于任何需要低功率低成本总线仲裁方案的系统的总线仲裁系统。本发明的实施例适用于多处理系统和所有使用硬件加速的系统。本发明的实施例能够减少非活跃计算机系统的功耗并且不显著增加重新启动或响应时间，以及从低功率状态重新启动所需的最小延迟。具有这里公开的设备的处理器的适当应用包含调试支持应用，DMA控制器支持，多处理支持，和需要总线支配权的硬件加速器。图1中描述的系统200隔离系统时钟控制和处理器时钟控制以便优化系统功耗并且在处理器核心处于诸如低功率状态或调试状态的特殊状态时允许进行系统总线操作。当处理器202处于低功率状态或者向一个可选主设备230授予系统总线260的所有权时，通过禁止包含处理器核心212的时钟树电路的电路来优化系统功率。系统200还包含在处理器202处于调试状态时在具有一个可选主设备230的系统总线260上执行循环的能力。
现在参照图2，提供一个侧重描述处理器202中减少处理器202功耗的总线请求器处理的流程图。结合图5中图解数据处理系统200内选定信号的时序图描述图2的流程图。现在参照图2，本发明的一个实施例在系统200中采用一个节电方法100，当同意总线请求器230的一个总线请求时，该方法使处理器核心212跃迁到节电模式。在一个实施例中，当处理器202处于其″普通″操作模式(即非调试模式并且非低功率模式)时，使用方法100是最适合的。因而图2的流程图最初在模块104中指示处理器202处于普通操作状态。在模块106中，一个诸如总线请求器230的可选总线主设备请求系统总线260的所有权。在一个实施例中，根据仲裁器204接收的BR_B信号的负跃迁，可选总线主设备230通过使图5中示出的总线请求信号有效请求系统总线的所有权。根据总线请求，仲裁器204在模块108中使处理器202退出其普通操作状态并且进入仲裁状态。
在这个仲裁状态中，仲裁器204在步骤110使一个被返回到可选总线主设备230的总线授权信号BG_B有效。另外，图1中描述的处理器202的实施例使允许可选主设备230向系统总线260输送数据信号250和地址信号240的三态控制信号TSCD_B和TSCA_B有效。在发出BG_B信号时，仲裁器204通过暂停核心时钟(如图5中的信号C1和C2所示)通知处理器时钟控制器210进入节电模式(模块112)，从而禁止处理器核心电路并且很好地减少了处理器202的总功耗。在总线授权信号BG_B保持有效期间，处理器核心212的C1时钟保持高状态(C2时钟保持低状态)。然而，使能独立控制的系统时钟，从而允许可选总线主设备230根据在BG_B有效时发生的系统总线地址和数据信号跃迁在图5所示的系统总线260上执行处理(模块114)。当可选主设备230完成其系统总线任务时，可选主设备230使BR_B信号无效(模块116)。据此，处理器202的仲裁逻辑204使三态控制信号TSCD_B和TSCA_B和总线授权信号BG_B无效(模块118)。当BG_B信号无效时，处理器时钟控制电路210激活时钟信号C1和C2，从而退出仲裁状态(模块120)并且重新进入普通操作状态。通过在可选总线主设备230控制系统总线260时有效停止处理器核心212，基于本发明的这个实施例的处理器202有效减少了处理器核心不活跃期间的功耗。
现在参照图3和6，其中提供了一个图解数据处理系统200和处理器202的操作的流程图和时序图，其中侧重于处理器202处于低功率状态时对外部总线请求的处理。图3的流程图图解了一个通过在处理器核心212处于低功率状态时允许进行总线仲裁从而在数据处理系统200中实现节电的方法300。最初，如图3中的编号304所示，处理器202在普通操作状态下工作。处理器202通过向低功率模式逻辑208提供一个适当输入可以进入低功率模式。在一个实施例中，通过向低功率模式单元208发出一个低功率模式命令可以初始化低功率模式。所图解的处理器202的实施例包含一个如图6中LPMD信号所示的低功率模式信号输出。在一个实施例中，LPMD信号是一个适于指示四个功率模式中的一个的2位信号，其中包含一个低功率模式。
在图3的流程图中，执行一个低功率指令(模块306)，这导致低功率模式单元208将处理器202从普通操作处理器模式跃迁到低功率状态(模块308)。通过LPMD信号的跃迁(根据一个实施例，从普通操作模式的数值3变成低功率模式的数值0)指示低功率状态，在图6的时序图中跃迁后面是进入一个静止状态的SYS CLK，C1时钟和C2时钟。静止C1时钟有效关闭了处理器核心212，而静止SYS CLK关闭了数据处理系统200的其余部件。有时在进入低功率模式之后一个总线请求器230会在图3的模块310中使总线请求信号BR_B有效。仲裁器204接收总线请求信号BR_B，这导致处理器202在模块310进入一个仲裁状态。注意仲裁状态和低功率状态不互斥，即处理器202可以在保持低功率状态时进入仲裁状态。在接收总线请求信号BR_B时，仲裁器204向处理器时钟控制器210发送一个仲裁信号。当处理器时钟控制器210检测到仲裁信号并且处理器202处于低功率状态时，仲裁信号导致处理器时钟控制器210在模块312中使一个唤醒信号生效。唤醒信号被传送到系统时钟控制器220的系统控制单元222。
唤醒信号导致系统控制单元222激活系统时钟，因而唤醒系统并且使处理器核心时钟(即C1时钟和C2时钟)打开一段刚够允许仲裁逻辑204在图3的模块314产生一个总线授权信号BGB并且不需要处理器202退出低功率模式的时间。(注意，在图6中，在由唤醒信号生效之后的处理器时钟信号C1和C2的两个周期指示的唤醒序列期间，LPMD信号的状态不改变)。通过这种方式，处理器时钟控制器210提供的唤醒信号允许在处理器核心保持低功率状态的情况下进行总线仲裁。
在总线授权信号BG_B生效之后，C1时钟回到静止高状态(C2回到静止低状态)以便在可选总线主设备在模块316中执行总线周期期间的功耗最小。当可选主设备完成其外部总线周期时，在模块318使总线请求信号BR_B失效。据此，仲裁器204在模块320使总线授权信号BG_B失效。当总线授权信号BG_B失效时，处理器退出仲裁状态。在模块322中，在总线授权信号BG_B无效时使唤醒信号失效以便数据处理系统200回送到低功率状态。在TSCD_B信号失效之前，唤醒信号最好保持不失效，以便保证系统时钟继续运行，直到可选主设备的总线处理周期终止。在图6的时序图中，在唤醒信号无效之后系统时钟向高状态的跃迁指示从仲裁状态跃迁到低功率状态。在最优实施例中，在处理器202的硬件设计中完全实现了从仲裁状态到低功率状态的跃迁。因而在外部总线周期之后不需要通过软件干预使处理器202和系统200回到低功率状态。
当在模块322中回到低功率状态之后，可以在模块324中接收一个中断以便系统200在模块326中从低功率状态跃迁到普通操作状态。如果在可选总线主设备230具有系统总线260所有权期间一个中断生效，则最好不处理中断，直到在模块320中总线授权无效之后处理器核心重新得到总线的所有权。在可选总线主设备周期期间，处理器核心202的时钟C1和C2分别保持高和低以便消除核心模块上的任何假信号，以及消除因为在最后的总线处理的一个时钟上升沿上接收到终止而可能导致的加速路径。另外，将C1时钟保持在高状态允许中断通过中断控制器传播以唤醒处理器核心212。
现在参照图4和7，所提供的流程图和时序图图解了系统200中允许在处理器202处于调试状态时进行总线仲裁的操作。方法400采用了一个调试数据处理系统200的方法，该方法使处理器进入一个调试状态并且其后在核心保持在调试状态时允许进行总线仲裁。最初，如图4的模块404所示，处理器202在普通操作状态下操作。在模块406中，系统200处于普通操作状态并且进入调试状态。在图7的时序图中通过调试确认(DBACK)信号的生效示出了这个跃迁。当处理器202进入调试状态时，调试单元206通过处理器时钟控制器210得到对时钟C1和C2的控制并且从容关闭时钟以防止调试模式中出现任何时钟假信号。
在模块408中，总线请求信号BR_B生效并且处理器202进入仲裁状态。就象低功率状态那样，调试状态和仲裁状态不互斥，即处理器202可以在保持调试状态时进入仲裁状态。在模块408中总线请求信号的生效导致在处理器202保持调试状态的同时处理器时钟控制器210在模块410向系统时钟单元220的系统控制单元222发出唤醒信号。在BR_B和唤醒信号生效时，仲裁器204在模块412使总线授权信号BG_B生效。通过这种方式，处理器时钟控制器210提供的唤醒信号允许在处理器核心212保持调试状态的情况下进行总线仲裁。在总线授权信号BG_B生效之后，使三态控制信号TSCA_B和TSCD_B生效以便在处理器保持调试状态的同时允许可选主设备230执行系统总线260上的周期。当可选主设备230在模块414完成其总线周期之后，可选主设备230在模块416使总线请求器失效。总线请求信号BR_B在模块416的失效导致总线授权信号BG_B在模块418的失效，从而导致处理器202退出仲裁状态。在模块420中，在BG_B信号失效时使唤醒信号失效并且系统200回到调试状态。最好在没有软件干预的情况下完成从仲裁状态到调试状态的跃迁以便跃迁周期最小。
在调试状态期间，处理器时钟C1和C2保持关闭状态，其中C1和C2时钟均为低。最好在调试模式中关闭处理器时钟C1和C2以便允许访问核心资源。对核心资源的这些访问必须避免出现时钟同步风险。在没有如这里描述的仲裁设备的情况下，当处理器202处于调试状态时处理器将不能仲裁外部总线请求。最终，在模块422退出调试状态并且在模块424重新进入正常操作状态。
参照图3，6，4和7，本领域技术人员根据这里公开的内容应当理解，本发明采用了一个操作数据处理系统200的方法，其中在数据处理系统进入诸如图3和6描述的低功率状态的第一状态时数据处理系统被用来将时钟保持成一种第一配置，并且SYS CLK，C1时钟和C2时钟全部被保持在静止状态。另外，在系统进入诸如图4和7描述的调试状态的第二状态时处理系统200被用来将时钟保持成一种第二配置，其中当从进入调试状态开始经过一个预定间隔之后处理器核心时钟C1和C2被保持一个关闭状态。
因此，本领域的技术人员通过这里公开的内容可以理解，本发明采用了一个允许以独立于核心处理器的操作状态的方式对一个外部系统总线进行仲裁的系统和方法。另外，这里描述的设备通过在一个可选总线主设备控制系统总线时禁止不必要的电路优化了功耗。在前面的说明书中参照特定实施例描述了本发明。然而本领域的普通技术人员理解，在不偏离如下面权利要求书提出的本发明的范围的前提下可以进行各种修改和改变。相应地，说明书和图例只被看作图解的而不是限定性的，并且所有这种修改均被包含在本发明的范围内。

Claims (5)

1.在数据处理系统中节电的方法，数据处理系统包含一个处理器和被连接到处理器的系统电路，处理器具有一个处理器核心和被连接到处理器核心的处理器时钟控制器，该方法包括：
处理器和系统电路进入一个低功率状态；和
处理器核心保持低功率状态时，允许处理器进行总线仲裁，其中进行总线仲裁包括：
处理器时钟控制器在总线授权信号被提供给总线请求方设备的第一期间提供处理器时钟；和
第一期间之后，处理器时钟控制器在总线请求方设备执行总线操作的第二期间保持处理器时钟。
2.一种调试数据处理系统的方法，数据处理系统包含一个处理器和被连接到处理器的系统电路，处理器具有处理器核心和被连接到处理器核心的处理器时钟控制器，该方法包括：
处理器和系统电路进入一个调试状态；和
在处理器核心保持调试状态时允许处理器进行总线仲裁，其中进行总线仲裁包括：
处理器时钟控制器在总线授权信号被提供给总线请求方设备的第一期间提供处理器时钟；和
第一期间之后，处理器时钟控制器在总线请求方设备执行总线操作的第二期间将处理器时钟保持在第一配置。
3.一种数据处理系统，包括：
一个被连接起来以便向总线请求方设备提供时钟信号的系统时钟控制器；
一个仲裁单元；和
一个被连接到仲裁单元、系统时钟控制器和一个处理器核心的处理器时钟控制器，处理器时钟控制器启动处理器时钟以允许仲裁单元向总线请求方设备提供总线授权，以及在提供总线授权以后，禁止处理器时钟，同时总线请求方设备进行总线操作。
4.如权利要求3的数据处理系统，其中总线请求方设备进行总线操作而不需处理器核心离开低功率状态。
5.如权利要求3的数据处理系统，其中总线请求方设备进行总线操作而不需处理器核心离开调试状态。
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