CN1315301C - 分组通信方法和存储数据共有系统 - Google Patents

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CN1315301C CNB2004100346773A CN200410034677A CN1315301C CN 1315301 C CN1315301 C CN 1315301C CN B2004100346773 A CNB2004100346773 A CN B2004100346773A CN 200410034677 A CN200410034677 A CN 200410034677A CN 1315301 C CN1315301 C CN 1315301C
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Abstract

一种多台存储数据共有系统，在由通信线路连接的多台之间发射接收分组。在各台上设定固有的台地址值，使各时刻与各台地址值对应。台内的内部时钟(39)都显示同一时刻，并且从时刻T00到上限时刻TM进行循环。当内部时钟(39)显示与某个台的台地址值对应的时刻时，将在与台地址值对应的存储地址位置上的存储器内的数据嵌入分组中，并将这个分组在所述通信线路上发射出去。允许时刻误差判定电路(34)比较算出的本台的内部时钟的正确时刻和内部时钟所示时刻，当这个差超过允许范围时，强制地将内部时钟(39)校正到正确的时刻。

Description

分组通信方法和存储数据共有系统
本申请是申请日为2001年08月30日、申请号为01802624.9、发明名称为多台存储数据共有系统的申请的分案申请。
技术领域
本发明涉及分配了固有台地址值的各台相互间的分组通信方法和分配了固有台地址值的与控制对象机器连接的各台之间相互连接而构成的机器控制系统。
背景技术
本专利申请的申请人之一(STEP TECHNICAL股份有限公司)首先提出关于“根据循环自动通信的电子配线系统”的专利申请，这个专利申请已登记为专利第2994589号。我们按照图1说明该专利。这个电子配线系统由N个终端装置2，控制这些终端装置2的中央装置1，与这些装置连接的共同通信线路3构成。通过使分组在各终端装置中循环，将各终端装置2的输入通路21的数据和输出通路22的数据存储在与中央装置1内的存储器38内的各终端装置对应的地址的各存储器位置中。在这个电子配线系统的情形中，因为只用称为状态机器的硬件进行数据的接收发射，所以与根据用已有的微处理机的程序控制的通信控制比较，能够实现非常高的高速化。进一步，因为将各终端装置的输入通路21和输出通路22的数据存储在存储数据中，所以中央装置1也能够实质上实时地读入/写入无论哪个终端的输入输出通路的数据。
在这个电子配线系统的情形中，中央装置1也能够读入/写入无论哪个终端的输入输出通路的数据，但是存在着终端装置不能读取其它终端的输入输出通路的数据，又不能在那里写入数据那样的问题。如将终端装置配置在各关节中的人型机器人等的系统的情形那样，当由于终端装置之间相互影响不得不使整个系统工作时，需要某个终端装置读取其它终端的数据，又在那里写入数据。
又，在这个电子配线系统的情形中，因为当中央装置1不工作时不进行分组的发射接收，所以也存在着使整个系统的功能停止那样的问题。
发明内容
所以，本发明的目的是提供通过解决这种已有电子配线系统的问题，各台可以相互地发射接收数据，并且即便某台停止发挥功能，其余的台也不会停止发挥功能，系统可以继续发挥功能的存储数据共有系统。
为了实现这些目的，本发明的多台存储数据共有系统，通过通信线路使分配了固有台地址值的各台相互连接而构成，
所述各台是存储台，该存储台包括：
向其它台发射附加了分配给本台的台地址值和本台数据的分组的发射状态机器；
接收从其它台发射的附加了分配给该其它台的台地址值和该其它台数据的分组的接收状态机器；
存储附加在所述分组上的所述各数据的存储器；
使从存储数据共有系统主体的外部对所述存储器进行访问成为可能的用户接口；
对分组的发射时刻进行计时的内部时钟；和
比较由所述内部时钟计时的时刻与被附加在从其它台发射的分组中的台地址值所表示的时刻，且在它们之间的时刻差超过允许值的情况下对所述内部时钟的时刻进行校正的允许时刻误差判定电路。
如果根据这个系统，则在各存储型台的存储器中(例如在图2和图3所示的各存储型台装置31的存储器38中)存储相同的数据，而且，通过用户接口(32)可以从外部对所述存储器(38)进行访问，而且，可以按照内部时钟(39)表示的时刻进行数据的发射接收，而且，可以根据需要来校正内部时钟(39)的时刻。因此，多台存储数据共有系统内的各台，无论其它台是处于工作状态还是处于停止状态都能进行工作，即使多台存储数据共有系统内的某台处于停止状态，其它台也不会停止。
另外，本发明的分组通信方法是分配了固有台地址值的各台相互间的分组通信方法，包括：
构成所述各台中至少一个的存储台
向其它台发射附加了分配给本台的台地址值和本台数据的分组的第1发射步骤；
接收从其它台发射的附加了分配给该其它台的台地址值和该其它台数据的分组的第1接收步骤；
存储附加在所述接收的分组上的所述各数据的第1存储步骤；
通过内部时钟对分组的发射时刻进行计时的第1计时步骤；以及
比较由所述内部时钟计时的时刻与被附加在从其它台发射的分组中的台地址值所表示的时刻，且在它们之间的时刻差超过允许值的情况下强制地对所述内部时钟的时刻进行校正的第1校正步骤。
另外，本发明的存储数据共有系统，通过通信线路使分配了固有台地址值的各台相互连接而构成，
所述各台是存储台，该存储台包括：
向其它台发射附加了分配给本台的台地址值和本台数据的分组的发射状态机器；
接收从其它台发射的附加了分配给该其它台的台地址值和该其它台数据的分组的接收状态机器；
存储附加在所述分组上的所述各数据的存储器；
使从存储数据共有系统主体的外部对所述存储器进行访问成为可能的用户接口；
对分组的发射接收时刻进行计时的内部时钟；和
根据由所述内部时钟计时的时刻与实际接收到由其它台发射的分组的时刻之间的误差量，来校正该内部时钟的时刻的允许时刻误差判定电路。
另外，本发明的多台存储数据共有系统是：它是在由通信线路连接的多台之间发射接收分组的多台存储数据共有系统，
各台是具有存储器，可以从台外部接入(访问)所述存储器的用户接口，发射分组的发射状态机器，接收分组的接收状态机器，内部时钟，允许时刻误差判定电路，对来自发射状态机器和接收状态机器的地址与来自所述用户接口的地址之间的竞争进行调停的调停电路的存储型台装置，
在各台中，分别设定00，01，.......0N的固有的台地址值，
将为了将分组在所述通信线路上发射出去的所需时间与所述通信线路上的所述分组的传输所需时间之和作为所述内部时钟的时刻的1个单位时间，
使各时刻(T00，T01，.....，T0N)分别与各台地址值对应，
系统内的台内的所述内部时钟全都显示同一个时刻，并且从时刻T00到上限时刻TM进行循环，
所述内部时钟显示与某个台的所述台地址值对应的时刻，通过所述调停电路读出在与这个台的所述台地址值对应的存储地址位置中的所述存储器内的数据，将该数据嵌入所述分组中，并将所述分组在所述通信线路上发射出去，
当正常接收所述分组时，从所述接收的分组确认发射源，通过所述调停电路将在所述接收分组内的该数据写入与发射源的台地址值对应的存储地址位置中，
允许时刻误差判定电路比较从所述1个单位时间算出的本台的内部时钟的正确时刻与所述内部时钟显示的时刻，当它们的差超过允许值时，强制地将所述内部时钟的时刻校正到所述正确的时刻。
如果根据这个系统，则通过在各台中，设定00，01，.......0N的固有的台地址值，所有台内的内部时钟显示出分别与固有的台地址值00，01，......0N对应的同一时刻T00，T01，.....，T0N。将为了将分组在通信线路上发射出去的所需时间与通信线路上的分组的传输所需时间之和作为内部时钟的时间的1个单位。即，每次经过这个1个单位时间时，内部时钟使这个时刻前进到下一个时刻。当内部时钟显示的时刻到达上限时刻TM时，下一个时刻回到与00对应的时刻，内部时钟通过时刻T00～TM循环。当内部时钟显示与某个台的台地址值对应的时刻时，通过调停电路读出在与这个台的所述台地址值对应的存储地址位置中的所述存储器内的数据，将该数据嵌入分组中，并将这个分组在所述通信线路上发射出去。当正常接收分组时，从这个接收的分组确认发射源，通过调停电路将接收分组内的该数据写入与发射源的台地址值对应的存储地址位置中。通过对时刻T00～TM进行一次循环实施这个处理，存储在与所有台的存储器的各固有台地址值对应的存储地址位置的存储数据都变成相同的。即，此后，所有台的存储器变得共有同一存储内容。
允许时刻误差判定电路比较从这个时间的1个单位算出的本台的内部时钟的正确时刻与内部时钟显示的时刻，当它们的差超过允许值时，强制地将内部时钟的时刻校正到正确的时刻。从而，确保所有台在允许值的范围内保持同一时刻。
通过采用这种构成，在这种多台存储数据共有系统中，因为即便某个台不能发挥功能，其它台也能够继续自发地发射接收分组，所以系统能够继续发挥功能。
本发明的其它的多台存储数据共有系统的特征是
进一步，在所述通信线路中追加由具有I/O端子输出通道，I/O端子输入通道，输出地址设定电路，输出通道数据保持电路，发射分组的发射状态机器，接收分组的接收状态机器，内部时钟，和允许时刻误差判定电路的I/O型台装置构成的台，
当所述内部时钟显示与由某个I/O型台装置构成的台的台地址值对应的时刻时，
从这个台的所述I/O端子输入通道读出数据，将该数据嵌入所述分组中，将所述分组在所述通信线路上发射出去，
当正常接收所述分组时，当输出地址设定电路的设定值与发射源的台地址值一致时，将所述接收分组内的该数据保持在所述输出通道数据保持电路中，在所述I/O端子输出通道上取出所述接收分组内的该数据。
在这个系统中，除了通过微处理机等的用户接口的用户操作能够对台内的存储器读入/写入的存储型台装置外，还连接着具有I/O端子输出通道，I/O端子输入通道，输出地址设定电路，和输出通道数据保持电路的I/O型台装置。在这种系统的情形中，也能够从这个I/O型台装置读入/写入的存储型台装置内的存储数据。
在所述分组内的数据长度是固定的，所述存储型台装置具有分组发射次数决定电路，通过从与本台地址值对应的时刻开始，将数目与由所述分组发射次数决定电路设定的次数相等的分组连续地发射出去，能够由1个所述存储型台装置占有与多台对应的存储地址宽度那样的所述多台存储数据共有系统的情形中，当内部时钟指示与本台的台地址值对应的时刻时，从与本台的台地址值对应的存储地址位置读出数据，将该数据嵌入分组，然后发射出去，当内部时钟指示下一个时刻时，从与本台的台地址值的下一个值对应的存储地址位置读出数据，将该数据嵌入分组，然后发射出去。这样，因为以由分组发射次数决定电路设定的次数进行分组发射，所以能够使在内部时钟的一次循环中，写入其它台存储器的数据量，增大与由分组发射次数决定电路设定的次数相等的倍数。
在所述分组内的数据长度是可变的，而且也将数据长度的信息附加到分组内，所述存储型台装置具有台地址占有宽度决定电路，通过从与本台地址值对应的时刻开始，发射由所述台地址占有宽度决定电路设定的数据长度的分组，能够由1个所述存储型台装置占有多台对应的存储地址宽度那样的所述多台存储数据共有系统的情形中，因为当内部时钟指示与本台的台地址值对应的时刻时，一揽子地读出从与本台的台地址值对应的存储地址位置前面的位置，到与加上由台地址占有宽度决定电路设定的值的台地址值对应的存储地址的数据，并将该数据嵌入分组后发射出去，所以能够在内部时钟的一次循环中，一揽子地将数据量增大了与由台地址占有宽度决定电路设定的值相等的倍数的数据写入其它台存储器内。
另外，本发明的存储型台，用于通过通信线路使分配了固有台地址值的各台相互连接而构成的多台存储数据共有系统，该存储型台包括：
向其它台发射附加了分配给本台的台地址值和本台数据的分组的发射状态机器；
接收从其它台发射的附加了分配给该其它台的台地址值和该其它台数据的分组的接收状态机器；
存储附加在所述分组上的所述各数据的存储器；
使从多台存储数据共有系统主体的外部对所述存储器进行访问成为可能的用户接口；
对分组的发射接收时刻进行计时的内部时钟；和
根据由所述内部时钟计时的时刻与实际接收到由其它台发射的分组的时刻之间的误差量，来校正该内部时钟的时刻的允许时刻误差判定电路。
另外，本发明的I/O型台，用于通过通信线路使分配了固有台地址值的各台相互连接而构成的多台存储数据共有系统，该I/O型台包括：
用于输入来自控制对象机器的数据的输入通道；
用于向控制对象机器输出数据的输出通道；
向其它台发射附加了通过所述输入通道输入的数据和分配给本台的台地址值的分组的发射状态机器；
接收从其它台发射的附加了分配给该其它台的台地址值和该其它台数据的分组的接收状态机器；
设定分配给通过所述输出通道输出的数据的发射源的所述存储型台的台地址值，当该台地址值与附加在由所述接收状态机器接收的分组上的台地址值一致时，输出一致信号的输出地址设定电路；
当从所述输出地址设定电路输出一致信号时，为了通过所述输出通道输出附加在由所述接收状态机器接收的、由所述存储型台发射的分组上的该其它台数据而进行保持的数据保持电路；
对分组的发射接收时刻进行计时的内部时钟；和
根据由所述内部时钟计时的时刻与实际接收到由其它台发射的分组的时刻之间的误差量，来校正该内部时钟的时刻的允许时刻误差判定电路。
在即便将来自其它台的接收结束信息附加在所述分组内，根据该接收结束信息，管理内部时钟每次循环的信号交换状态或通信线路状态的接收状态管理寄存器设置在存储型台装置内的所述多台存储数据共有系统，设置在由于外部障碍可能使系统受到分组传送障碍的环境内的情形中，也能够判定系统的工作品质是否阻害分组传送，又，也能够判定共有的数据是否是在就在前面的内部时钟的一次循环中被更新的最新数据。
当由半导体集成电路构成所述多台存储数据共有系统的存储型台装置或I/O型台装置时，系统构成变得很紧凑同时也提高了它的经济性。
附图说明
第1图是表示已有电子配线系统的构成的图。
第2图是表示本发明的第1实施例的多台存储数据共有系统的构成的图。
第3图是表示用于第1实施例的各台中的存储型台装置的构成的图。
第4图是表示用于第1实施例的系统中的分组的图。
第5～7图是说明第1实施例的存储数据共有系统的工作的图。
第8图是表示本发明的第2实施例的多台存储数据共有系统的构成的图。
第9图是表示用于第2实施例的台中的I/O型台装置的构成的图。
第10图是表示用于本发明的第3实施例的存储型台装置的构成的图。
第11图是表示第3实施例的存储数据共有系统的构成的图。
第12图是说明第3实施例的存储数据共有系统的工作的图。
第13图是表示用于本发明的第4实施例的存储型台装置的构成的图。
第14图是表示第4实施例的存储数据共有系统的构成的图。
第15图是说明第4实施例的存储数据共有系统的工作的图。
第16图表示用于第4实施例的分组。
第17图表示用于第4实施例的分组。
第18图是表示用于本发明的第5实施例的存储型台装置的构成的图。
第19图表示用于第5实施例的分组。
第20～22图是说明第5实施例的存储数据共有系统的工作的图。
具体实施方式
其次，我们用5个实施例说明与本发明有关的多台存储数据共有系统。
第1实施例
第1实施例的多台存储数据共有系统是各台只由存储型台装置31的构成的系统(第2图)。
各存储型台装置31都是由半导体集成电路构成的，如第3图所示，具有用户接口32，允许时刻误差判定电路34，接收状态机器35，发射状态机器36，调停电路37，存储器38和内部时钟39，这些都是由来自时钟源的电路驱动时钟实施工作的数字电路构成的。
内部时钟39由从“0”值增加的加法计数电路构成，当进行到系统中固有地规定的上限时刻“TM”时，循环回到“0”值的时刻。当内部时钟39所示的时刻显示与本台的台地址值对应的时刻时，向发射状态机器36发出开始发射的指令。
发射状态机器36向调停电路37发出与台地址值对应的存储地址和读入指令RD，通过调停电路37从存储器38取得嵌入分组的数据，进行分组发射。
当接收状态机器35接收来自其它台的分组时，从接收的分组确认发射源，向调停电路37发出与发射源的台地址值对应的存储地址，接收分组内的该数据和写入指令WR，结束通过调停电路37的到存储器38的写入。
又，接收状态机器35通过自接收的分组的发射源的台地址值和接收结束信号将接收结束定时给予允许时刻误差判定电路34。
允许时刻误差判定电路34比较算出的本台的内部时钟的正确时刻和内部时钟39所示时刻，当它们的差超过允许值时，强制地将内部时钟39的时刻校正到正确的时刻。
存储型台装置31具有与存储型台装置31连接的计算机装置和可以在本台内的存储器之间授予接受数据的用户接口32。这个用户接口32处理地址母线，数据母线，读入控制信号RD和写入控制信号WR。
调停电路37，可以进行用户通过用户接口32进行的、对存储型台装置31内部的存储器38的读入和写入接入(访问)，并不与发射状态机器36或接收状态机器35对存储器38的接入(访问)发生竞争。
用于本实施例的分组如第4图所示。这个分组的格式由开始式样41，发射源台地址值42，4字节数据43和检验码44构成。
其次，以由4个存储型台装置31构成的系统为例，用第5～7图说明实施例1的工作。如第2图所示，这些存储型台装置31与通信线路33连接，分别地被给予00～03的固有的台地址值。第5～7图表示在内部时钟所示的每个时刻，台地址值00～03的各个存储器38内的数据内容。
存储器38的存储地址与系统的台地址值的关系如第5图所示。与由台地址值00区域表示的台地址值00对应的存储器的存储地址位置由存储地址0～3号规定。与由台地址值01区域表示的台地址值01对应的存储器的存储地址位置由存储地址4～7号规定。同样，与由台地址值02区域表示的台地址值02对应的存储器的存储地址位置由存储地址8～B号规定，与由台地址值03区域表示的台地址值03对应的存储器的存储地址位置由存储地址C～F号规定。这样，通过在所有的存储型台装置31的存储器上附加固有的存储地址，各存储器能够保有系统内的所有存储器内的数据。
在系统的工作开始后立即，如第5图所示，各台的内部时钟显示出各个不同的时刻，存储器内的数据也各个不同。
当台地址值00的存储型台装置的内部时钟到达时刻T00时，台地址值00的存储型台装置将存储地址0～3号的数据嵌入分组，在通信线路33上发射出去。
接收从台地址值00的存储型台装置发射的分组的台地址值01～03的3个存储型台装置分别将接收的数据写入本台的存储器的存储地址0～3号。
又，接收从台地址值00的存储型台装置发射的分组的台地址值01～03的3个存储型台装置，当根据允许时刻误差判定电路34，内部时钟所示时刻和由接收的台地址值的分组所需时间与传输所需时间相加得到的时间决定的时刻不在允许误差内时，强制地校正本台内的内部时钟39。
通过对内部时钟进行校正，如第6图所示，所有的台的内部时钟39显示在误差时间内一致的同一时刻T01。经过校正的内部时钟对于所有的台显示共同时刻T01，将来自台地址值01的存储型台装置的存储地址4～7号的数据嵌入分组，在通信线路33上发射出去。当内部时钟到达时刻T02时，将来自台地址值02的存储型台装置的存储地址8～B号的数据嵌入分组，发射出去。当内部时钟到达时刻T03时，将来自台地址值03的存储型台装置的存储地址C～F号的数据嵌入分组，在通信线路33上发射出去。
内部时钟显示的时刻，总是从T00到时刻T03循环。这个实施例1的情形中的时刻T03，一般地作为上限时刻TM固有地规定在每个系统中。如第7图所示，在内部时钟循环一次后的下一个时刻T00，所有存储型台装置内部的存储器38的数据都变成相同的。
内部时钟的误差，因为当每次接收分组时，当由允许时刻误差判定电路34判定离开允许的误差范围时，进行即时的校正，所以即便内部时钟重复循环，误差也不会积累起来，所有台的内部时钟39总是能够显示一致的时刻。
在这个实施例的系统中，台地址值01的存储型台装置发生故障或从通信线路断开的事故时，台地址值00的台，台地址值02的台和台地址值03的台，因为内部时钟继续进行，分组发射也不停止，所以在余下的3个台中继续共有存储数据，不会导致全部系统的停止。
如从第3图的方框图也可明确看到的那样，因为存储型台装置不是已有的根据用微处理机的程序控制的通信控制，只用称为状态机器的硬件，所以能够提高分组的传输速率一直到通信线路中止作为媒体的传输能力界限。
因为当传输速率为10MBPS时，本例第4图的分组是7个字节(8比特×7＝56比特)，所以为了发射分组的所需时间为0.1μ秒×56比特＝5.6μ秒，即便通信线路33上的分组传输的所需时间为1μ秒，因为内部时钟39的一次循环时间成为6.6μ秒×4＝26.4μ秒，与通常机器人等的机器控制所必需的信号应答时间1m比较是足够高速的，所以从所有的台共有数据的应答速度来看能够作为零时间进行处理。
构成这个系统的台，对于系统内的任何台的存储器，都能够实质上在零时间中授予接收数据，而且因为所有的存储器保有同一数据内容，所以各台成为共有一个存储器。
与所述的已有技术的电子配线系统不同，在本发明的多台存储数据共有系统的情形中，因为可以说中央装置与终端装置没有区别，所有的台可以任意地并且自由地进行数据授受，所以即便在工作中某个台停止了，余下的台不会停止分组发射，系统能够继续工作，不会产生当已有技术的电子配线系统具有的中央装置停止工作时，整个系统停止工作那样的问题。
第2实施例
第2实施例的多台存储数据共有系统是具有由存储型台装置31构成的2个台和由I/O型台装置91构成的2个台的系统(第8图)。
I/O型台装置91是由半导体集成电路构成的，如第9图所示，具有I/O端子输出通道92，I/O端子输入通道93，输出地址设定电路94，输出通道数据保持电路95，发射状态机器36，接收状态机器35，内部时钟39，和允许时刻误差判定电路34，这些都是由来自时钟源的电路驱动时钟实施工作的数字电路构成的。
I/O型台装置91与存储型台装置31不同，没有存储器38和调停电路37。接收状态机器35，内部时钟39，和允许时刻误差判定电路34的工作与实施例1的情形相同。
为了将机器控制中的开关和传感器等的“ON/OFF(接通/断开)状态”，作为数字信息的控制信号输入到计算机系统中，在这个I/O型台装置91中设置I/O端子输入通道93。又，为了从计算机系统将控制信号输出给予机器控制等，也设置I/O端子输出通道92。
本实施例的I/O型台装置91备有与4字节的数据相当的32比特的I/O端子输入通道93和同样地与4字节的数据相当的32比特的I/O端子输出通道92。在这个第2实施例系统的情形中，在存储型台装置31中分别附加00和03的固有的台地址，但是I/O型台装置91中分别附加01和02的固有的台地址。
在本实施例的系统中，将台地址值01的I/O型台装置91的I/O端子输入通道93的状态写入2个存储型台装置31的存储器38的存储地址4～7号。构成这个系统的无论哪个台也都能够通过存储型台装置31的用户接口32读出写入这些存储地址4～7号的数据内容。同样地，也将台地址值02的I/O型台装置91的I/O端子输入通道93的状态写入2个存储型台装置31的存储器38的存储地址8～B号，构成这个系统的无论哪个台也都能够通过存储型台装置31的用户接口32读出写入这些存储地址8～B号的数据内容。
其次，我们说明这个第2实施例的系统的工作原理。
当I/O型台装置91的内部时钟39所示的时刻表示与本台的台地址值对应的时刻时，将发射开始信号传送给发射状态机器36，发射状态机器36读出来自I/O端子输入通道93的数据，并将该数据嵌入分组，进行分组发射。
在I/O端子输出通道92上取出数据的对象由来自台外部的设定值决定。
当接收状态机器35接收来自其它台的分组，输出地址设定电路94的设定值和发射源的台地址值一致时，由于到输出通道数据保持电路95的一致信号，将接收分组内的该数据保持在输出通道数据保持电路95中。因此，将在输出通道数据保持电路95中保持的数据输出到I/O端子输出通道92上。
当将台地址值01的I/O型台装置91的输出地址设定电路94的设定值设定在“00”时，台地址值01的I/O型台装置91，当内部时钟39到达时刻T00时接收从台地址值00的存储型台装置31发射到通信线路33的分组时，能够将台地址值00的存储器内容取出到I/O端子输出通道92。
即，通过选择在输出地址设定电路94中设定的输出地址值，能够将在本台的台地址值以外的接收分组内的共有的存储器38内的数据取出到I/O端子输出通道92。这也与将台地址值02附加到I/O型台装置91的情形相同。
在这个第2实施例的系统的情形中，因为存储型台装置31和I/O型台装置91共存，所以用户能够通过将I/O型台装置91的I/O端子输入通道93作为对于用作控制对象的机器的控制信号输入，又将I/O端子输出通道92作为控制信号输出，将这些与4字节的数据相当的32比特的控制信号输入和控制信号输出作为存储型台装置31内部的存储器的整个系统共有存储器的数据，进行处理。
第3实施例
第3实施例的多台存储数据共有系统是能够设定各台可以连续发射的分组的次数的系统。根据这个系统，当内部时钟所示的时刻显示与本台的台地址值的时刻时，可以连续发射数量等于由分组发射次数决定电路设定的次数的分组。
用于这个系统的存储型台装置31是由半导体集成电路构成的，这个构成如第10图所示。与第1实施例所示的第3图比较，在发射状态机器36上附加分组发射次数决定电路101。
当内部时钟39所示的时刻显示与本台的台地址值的时刻时，发射状态机器36以由分组重复发射数量等于由分组发射次数决定电路101设定的值决定的次数的分组。除此以外的存储型台装置31的工作与第1实施例相同。
分组发射次数由来自台外部的设定值决定。当这个设定值为“0”和“1”时，规定发射分组1次。因为本实施例的分组发射次数决定电路101的设定值为“0”和“1”的台，只进行1次分组发射，所以这些台的工作完全与第1实施例的存储型台装置相同。
在本实施例中使用的分组格式，与第4图所示的第1实施例相同，台地址值与存储地址位置的关系也与第1实施例相同。
其次，我们以具有与第11图所示的3个存储型台装置31的系统为例，用第12图的时间图说明这个第3实施例的工作。在存储型台装置31上，分别附加00，01，03的固有的台地址值。
当内部时钟39的时刻到达T00时，从台地址值00的存储型台装置31发射分组。这个分组内的发射数据是台地址值00的存储型台装置31内的存储器38的存储地址0～3号的数据。
其次，当内部时钟39的时刻到达T01时，从台地址值01的存储型台装置31发射分组。这个分组内的数据是台地址值01的存储型台装置31内部的存储器38的存储地址4～7号的数据。
如第11图所示，台地址值01的存储型台装置31的分组发射次数决定电路的设定值为“2”。因此，台地址值01的存储型台装置31，如第12图所示，也当内部时钟39的下一个时刻到达T02时，发射分组。这个分组内的数据是台地址值01的存储型台装置31内部的存储器38的存储地址8～B号的数据。
当内部时钟39的时刻到达T03时，从台地址值03的存储型台装置31发射分组。这个分组内的数据是台地址值03的存储型台装置31内部的存储器38的存储地址C～F号的数据。
在本实施例的系统中，因为如能够从台地址值01的存储型台装置31实施的2次分组发射看到那样地，以由分组发射次数决定电路设定的次数进行分组发射，所以能够使在内部时钟的1次循环中写入其它台的存储器的数据量增大与由分组发射次数决定电路设定的次数相等的倍数。
第4实施例
第4实施例的多台存储数据共有系统中，各台具有台地址占有宽度决定电路。当内部时钟所示的时刻显示与本台的台地址值对应的时刻时，嵌入发射分组的数据长度是可变的，而且可以发射也附加了由台地址占有宽度决定电路设定的数据长度的信息的分组。
用于这个系统的存储型台装置31是由半导体集成电路构成的，这个构成如第13图所示。当与第3图所示的第1实施例的构成比较时，在发射状态机器36中附加台地址占有宽度决定电路131。为了算出本台的内部时钟的正确时刻，将由接收状态机器35接收的数据长度的值传送给允许时刻误差判定电路34。
当内部时钟39所示的时刻显示与本台的台地址值对应的时刻时，发射状态机器36发射嵌入了由台地址占有宽度决定电路131设定的值决定的数据长度的数据，也附加了这个数据长度的分组。允许时刻误差判定电路34，为了算出本台的内部时钟的正确时刻，参照从接收状态机器35传送过来的接收的分组数据长度的值。除此以外的工作与第1实施例相同。
台地址占有宽度由来自台外部的设定值决定。当这个设定值为“0”和“1”时，这个台将分组发射数据长度作为“1倍”，即，因为不扩大分组长度，所以这些台进行与第1实施例的存储型台装置完全相同的工作。在本实施例中，当数据长度为“1倍”时，存储器38的存储地址与这个系统的台地址值的关系与第1实施例相同。
其次，我们以具有与第14图所示的3个存储型台装置31的系统为例，用第15图的时间图说明这个第4实施例的工作。在存储型台装置31中，分别附加00，01，03的固有的台地址值。
如第15图的时间图所示，当内部时钟39的时刻到达T00时，嵌入来自台地址值00的存储型台装置31的第16图所示的4字节的数据，进一步，发射将“1倍”的数据长附加在格式的数据长指定部分161中的分组，这个分组内的数据是台地址值00的存储型台装置31内部的存储器38的存储地址0～3号的4字节数据。
如第14图所示，由台地址值01的存储型台装置31的台地址占有宽度决定电路131设定的值为“2”。当内部时钟39的时刻到达T01时，台地址值01的存储型台装置31，将台地址值01的存储型台装置31内部的存储器38的存储地址4～B号的8字节数据嵌入分组，并将“2”给予数据长指定部分161，发射如第17图所示格式的分组。
当内部时钟39的时刻到达T03时，从台地址值03的存储型台装置31发射第16图所示格式的分组，这个分组内的数据是台地址值03的存储型台装置31内部的存储器38的存储地址C～F3号的4字节数据，在分组中加入“1”作为数据长。
在本实施例的系统中，因为如能够从嵌入由台地址值01的存储型台装置31实施的2倍长的数据的分组的发射看到那样地，将台地址占有宽度决定电路设定的值的倍数的数据嵌入1次的分组并发射出去，所以能够在内部时钟的1次循环中，将按台地址占有宽度决定电路所设定的值增大的的数据，统一写入其它台的存储器中。
第5实施例
第5实施例的多台存储数据共有系统在存储型台装置的各台内备有接收状态管理寄存器。因此，可以把握这个系统的数据共有状态和台的与通信线路的连接状态。
这个系统的构成与第2图所示的第1实施例相同。
用于这个系统的存储型台装置31是由半导体集成电路构成的，这个构成如第18图所示。这个构成是在第3图所示的第1实施例的构成中加入接收状态管理寄存器181。这个接收状态管理寄存器181是由4个比特形成的A类和B类这样2类标志寄存器构成的。将从接收状态机器35接收的接收应答码，发射源台地址值，和接收结束信号传送给接收状态管理寄存器181。将来自接收状态管理寄存器181的发射应答码传送给发射状态机器36。将来自发射状态机器36的发射结束信号传送给接收状态管理寄存器181。用户接口32也与接收状态管理寄存器181连接。将第19图所示的应答码191附加到在发射状态机器36和接收状态机器35中处理的分组中。除此以外本实施例的工作与第1实施例相同。
其次，我们说明这个第5实施例的系统的工作原理。
当内部时钟39所示的时刻显示与本台的台地址值对应的时刻时，将接收状态管理寄存器181的A类标志状态作为应答码附加到从发射状态机器36发射的分组中，进行发射。
当分组发射结束时，根据从发射状态机器36传送到接收状态管理寄存器181的发射结束信号，将接收状态管理寄存器181的A类和B类标志全都设置为“0”。
当接收状态机器35接收分组时，根据从接收状态机器35传送到接收状态管理寄存器181的接收应答码，发射源台地址值和接收结束信号，将接收状态管理寄存器181的A类标志的，与发射源台地址值对应的位置的位设置为“1”。
这时，当接收应答码内的，与本台地址值对应的位为“1”时，也将接收状态管理寄存器181的B类标志的，与发射源的台地址值对应的位置的位设置为“1”。
通过所述接收状态管理寄存器181的设置工作，A类标志寄存器显示“能够接收台”，B类标志寄存器根据从其它台到其它台的保有的A类标志状态，显示“能够确认本台的数据正确地到达对方，而且也接受对方数据的台”，即通信技法中所谓的“信号交换确立台”。
除了用户能够接入(访问)存储器38外，用户接口32，通过调停电路37，能够读取接入(访问)接收状态管理寄存器181的A类和B类标志。
我们同纵轴表示内部时钟39显示的时刻的第20图，第21图和第22图说明本实施例的4个存储型台装置31内部的接收状态管理寄存器181的A类和B类标志的状态变化。
下面，为了容易理解起见，只着眼于台地址值01的存储型台装置31内部的接收状态管理寄存器181，对工作进行说明。
当台地址值01的存储型台装置31结束分组发射时，接收状态管理寄存器181的A类和B类标志立即全部显示“0”(第20图a)。
当台地址值02的存储型台装置31结束分组发射时，在结束接收这个分组的台地址值01的接收状态管理寄存器181中，对A类和B类都在位2上设置1(第20图b)。
当台地址值03的存储型台装置31结束分组发射时，在结束接收这个分组的台地址值01的接收状态管理寄存器181中，对A类和B类都在位3上设置1(第20图c)。
当台地址值00的存储型台装置31结束分组发射时，在结束接收这个分组的台地址值01的接收状态管理寄存器181中，对A类和B类都在位0上设置1(第20图d)。
对于台地址值01的台，当内部时钟39所示的时刻显示成为与本台的台地址值对应的时刻时显示的，接收状态管理寄存器181的A类标志表示来自前面的1次循环中的其它台的“能够接收台”，B类标志寄存器显示与前面的1次循环中其它台的“信号交换确立台”。
其次，我们用图21说明当台地址值02的台由于某些故障和障碍不能进行分组发射时，台地址值01的接收状态管理寄存器181的状态变化。这时，如第21图的b，c，d所示，在A类B类的位2上都不设置1。因此，用户能够在台地址值01的台中确认台地址值02的台无反应。
进一步，用户也能够确认与台地址值02的台对应的存储地址位置的数据不处于和台地址值01的台共有的状态中。
其次，我们用图22说明当内部时钟39显示最初的时刻T01时，从台地址值01的台发射的分组，由于来自外部的对通信线路33的脉冲噪声等引起的瞬间突发的障碍，不能被其它台接收时的标志变化。
第22图的d说明A类标志表示从其它台的接收已经正常进行，B类标志表示不能进行到其它台的数据分配。又，第22图的e表示这个异常是由于瞬间突发的障碍引起的，并能回复到正常状态。
这里，我们说明了对于台地址值01的台，接收状态管理寄存器181的工作，但是因为接收状态管理寄存器181的工作状况完全与存储型台装置31中的相同，所以，在所有的台中可以确认与所有其他台的信号交换确立状态。
在本实施例的系统中，能够通过说明其它台是否与通信线路33连接，和分组传输是否受到阻害，判定系统的工作品质，又，也能够判定共有的数据是否是在内部时钟前1次循环中被更新的最新数据。
以上，在第1～第5实施例中，存储型台装置和/或I/O型台装置都是由半导体集成电路构成的，但是从业者应该明白也可以用分开的元件构成这些台装置。

Claims (11)

1.一种分组通信方法，是分配了固有台地址值的各台相互间的分组通信方法，其特征在于：包括：
构成所述各台中至少一个的存储台
向其它台发射附加了分配给本台的台地址值和本台数据的分组的第1发射步骤；
接收从其它台发射的附加了分配给该其它台的台地址值和该其它台数据的分组的第1接收步骤；
存储附加在所述接收的分组上的所述各数据的第1存储步骤；
通过内部时钟对分组的发射时刻进行计时的第1计时步骤；以及
比较由所述内部时钟计时的时刻与被附加在从其它台发射的分组中的台地址值所表示的时刻，且在它们之间的时刻差超过允许值的情况下强制地对所述内部时钟的时刻进行校正的第1校正步骤。
2.根据权利要求1所述的分组通信方法，其特征在于：包括：
构成所述各台中至少一个的I/O台
向其它台发射附加了来自控制对象机器的数据和分配给本台的台地址值的分组的第2发射步骤；
接收从其它台发射的附加了分配给该其它台的台地址值和该其它台数据的分组的第2接收步骤；
当由输出地址设定电路所设定的台地址值与附加在所述接收的分组上的台地址值一致时，输出一致信号的输出步骤；
当输出所述一致信号时，为了向所述控制对象机器输出附加在所述接收的分组上的该其它台数据而进行保持的第1保持步骤；
通过内部时钟对分组的发射时刻进行计时的第2计时步骤；以及
比较由所述内部时钟计时的时刻与被附加在从其它台发射的分组中的台地址值所表示的时刻，且在它们之间的时刻差超过允许值的情况下强制地对所述内部时钟的时刻进行校正的第2校正步骤。
3.根据权利要求1所述的分组通信方法，其特征在于：
所述第1发射步骤是连续发射多个所述分组的步骤。
4.根据权利要求1所述的分组通信方法，其特征在于：
所述第1发射步骤是变更附加在所述分组上的数据的数据长度的步骤。
5.根据权利要求1或2所述的分组通信方法，其特征在于：包括：把表示接收到分组的信息一直保持到将分组返回到该接收分组的发射源。
6.根据权利要求1所述的分组通信方法，其特征在于：
构成所述各台中一方的第1台在所述计时的时刻变成本台的数据发射时刻时，执行所述第1发射步骤，
构成所述各台中另一方的第2台通过接收所述被发射的分组来执行所述第1接收步骤，
所述第2台在所述第1接收步骤之后，执行所述第1校正步骤。
7.根据权利要求1或2所述的分组通信方法，其特征在于：
当接收到分组时，存储表示接收了该分组的信息，
当接收到所述分组时，存储表示确立了与该分组的发射源的信号交换的信息，
当发射分组时，在对作为发射对象的分组附加表示接收了分组的信息之后，分别对所述存储信息进行复位。
8.一种存储数据共有系统，通过通信线路使分配了固有台地址值的各台相互连接而构成，其特征在于：
所述各台是存储台，该存储台包括：
向其它台发射附加了分配给本台的台地址值和本台数据的分组的发射状态机器；
接收从其它台发射的附加了分配给该其它台的台地址值和该其它台数据的分组的接收状态机器；
存储附加在所述分组上的所述各数据的存储器；
使从存储数据共有系统主体的外部对所述存储器进行访问成为可能的用户接口；
对分组的发射时刻进行计时的内部时钟；和
比较由所述内部时钟计时的时刻与被附加在从其它台发射的分组中的台地址值所表示的时刻，且在它们之间的时刻差超过允许值的情况下对所述内部时钟的时刻进行校正的允许时刻误差判定电路。
9.根据权利要求8所述的存储数据共有系统，其特征在于：
还具有I/O台，该I/O台包括：
用于输入来自所述存储数据共有系统外部的数据的输入通道；
用于向所述存储数据共有系统外部输出数据的输出通道；
向其它台发射附加了通过所述输入通道输入的数据和分配给本台的台地址值的分组的发射状态机器；
接收从其它台发射的附加了分配给该其它台的台地址值和该其它台数据的分组的接收状态机器；
设定分配给通过所述输出通道输出的数据的发射源的所述存储台的台地址值，当该台地址值与附加在由所述接收状态机器接收的分组上的台地址值一致时，输出一致信号的输出地址设定电路；
当从所述输出地址设定电路输出一致信号时，为了通过所述输出通道输出附加在由所述接收状态机器接收的所述分组上的该其它台数据而进行保持的数据保持电路；
对分组的发射时刻进行计时的内部时钟；和
比较由所述内部时钟计时的时刻与被附加在从其它台发射的分组中的台地址值所表示的时刻，且在它们之间的时刻差超过允许值的情况下对所述内部时钟的时刻进行校正的允许时刻误差判定电路。
10.根据权利要求8或9所述的存储数据共有系统，其特征在于：包括：
当接收到分组时，存储表示接收了该分组的信息的第1寄存器；
当接收到所述分组时，存储表示确立了与该分组的发射源的信号交换的信息的第2寄存器；和
当发射分组时，在对作为发射对象的分组附加了存储在所述第1寄存器中的信息之后，分别对该第1寄存器和该第2寄存器的存储内容进行复位的部件。
11.根据权利要求10所述的存储数据共有系统，其特征在于：
所述第1和第2寄存器分别设有与构成存储数据共有系统主体的台数相同数量的存储区域，
当接收到所述分组时，与该分组的发射源对应的、所述第1寄存器的所述存储区域的信息被改写，
当接收到所述分组时，根据附加在该分组上的信息，与该分组的发射源对应的、所述第2寄存器的所述存储区域的信息被改写。
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