CN1319169C - 具有可控的内部电源电压的半导体集成电路 - Google Patents

Abstract

在具有通过降低外部电源电压而产生内部电源电压的内部电源电压产生电路的集成电路中，提供了一种内部电路，其利用所提供的内部电源电压进行操作。内部电源电压产生电路根据内部电路的工作速度而改变所要产生的内部电源电压电平。优选地，该半导体集成电路包含产生内部时钟信号的时钟控制电路，其中，根据内部电路的工作速度来控制时钟信号的频率。当内部时钟信号控制在较高频率时，内部电源电压被控制为较高。同样，当内部时钟信号控制在较低频率时，内部电源电压被控制为较低。

Description

具有可控的内部电源电压的半导体集成电路

本申请基于并要求2002年8月8日提交的日本专利申请No.2002-231451的优先权，其全部内容在此引入作为参考资料。

技术领域

本发明涉及半导体集成电路，诸如用于控制用途的微控制器，尤其涉及一种可以根据工作模式而控制内部电源电压，从而可以降低功耗的半导体集成电路。

背景技术

近年来，半导体集成电路，尤其是用于控制用途的微控制器，需要具有高速处理能力，同时具有低的功耗。为满足高速处理的要求，这种集成电路的制造变得更加精密。由于每个晶体管的尺寸变得更小，工作电压也变得更低。这就需要半导体集成电路具备内部电源，与外部电路提供的电源电压相比，其提供更低的电压。为此，在这种半导体集成电路中，内建了直流(DC)调压器，其产生由外部电源电压降低而来的内部电源电压。控制半导体集成电路以利用降低了的内部电源电压工作可以减少功耗。

此外，为获得更低的功耗，可在微控制器之类的半导体集成电路中提供多种节电模式。例如，当没有操作指令的状态持续了预定时间时，把半导体集成电路设置为等待模式。在这种等待模式中，暂停时钟信号的供应，这通常会暂停集成电路的内部电路中的部分操作。

在传统的半导体集成电路中，内部电源电压被控制为保持恒定。例如，不管处于高速工作模式还是低速工作模式，内部电源电压都被控制为维持恒定的电压。在高速工作模式中，工作时钟信号被设定为较高的频率，这在内部电路中产生大的功耗，而在低速工作模式中，工作时钟信号频率被设定得较低，在内部电路中产生小的功耗。因此，当通过降低所提供的时钟信号频率而控制内部电路以较低速度工作时，可以获得实质上的节电模式。这样，总体上实现了实际的省电。

然而，近年来已经出现了进一步节电的要求。尤其是，例如，对于控制单元由电池驱动的便携设备，进一步减小功耗的要求很强烈。

发明内容

因此，本发明的一个目的在于提供一种能够减小功耗的半导体集成电路。

为达到上述目的，根据本发明的一个方面，在具有通过降低外部电源电压而产生内部电源电压的内部电源电压产生电路的集成电路中，提供了一种利用所供应的内部电源电压进行工作的内部电路。该内部电源电压产生电路根据内部电路的工作速度而改变所要产生的内部电源电压的电平。

在根据本发明上述方面的一个实施例中，优选地，半导体集成电路包含时钟控制电路，其产生内部时钟信号且所产生的内部时钟信号的频率根据该内部电路的工作速度而得到控制。当内部时钟信号被控制为具有更高的频率时，内部电源电压被控制为变得更高。同样，当内部时钟信号被控制为具有更低的频率时，内部电源电压也被控制为变得更低。通过这种控制方法，可以使内部电路避免出现不可操作的状况，并可以在内部电路低速工作时大大降低功耗。

在根据本发明上述方面的优选实施例中，在产生频率根据内部电路的工作速度而得以控制的内部时钟信号的时钟控制电路中，时钟控制电路不仅控制内部时钟信号频率，而且控制由内部电源电压产生电路所产生的内部电源电压电平。具体而言，当内部时钟信号被控制为具有第一频率时，内部电源电压被控制为具有第一电压。同时，当内部时钟信号被控制为具有低于第一频率的第二频率时，内部电源电压被控制为低于第一电压的第二电压。如此，当内部时钟信号被控制为具有更高的频率时，内部电源电压也被控制为变得更高。同样，当内部时钟信号被控制为具有更低的频率时，内部电源电压被控制为更低。这里，内部电源电压的电压电平被控制为保持高于在各个相应的内部时钟信号频率下内部电路可以工作的最小电压电平。

根据本发明上述方面的优选实施例，当内部电路被控制为进入等待模式或睡眠模式时，内部电源电压产生电路暂停产生内部电源电压。因此，在等待模式期间，可以防止在内部电路处于非工作状态时出现泄漏电流，从而减小了功耗。

此外，根据本发明这个方面的优选实施例，根据内部电路中的CPU所执行的程序，对时钟控制电路所产生的内部时钟信号频率进行控制，且对内部电源电压产生电路所产生的内部电源电压电平进行控制。典型的，执行程序判断内部电路是在高速工作模式下还是在低速工作模式下工作。当判断内部电路是在高速工作模式下工作时，内部时钟信号频率被控制为变得更高，内部电源电压也被控制为变得更高。同样，当确定内部电路是在低速工作模式下工作时，内部时钟信号被控制为变得更低，内部电源电压也被控制为变得更低。

以下结合附图对本发明的实施例进行详细说明，从而可以更清楚地理解本发明的范围和特征。

附图说明

图1显示了根据本发明一个实施例的工作频率与工作电压之间的关系；

图2显示了在图1所示的内部电源电压控制下，工作频率与消耗电流之间的关系；

图3显示了根据本发明一个实施例的半导体集成电路的部分结构；

图4是内部电源电压产生电路的详细电路图；

图5是电源电压监视电路的详细电路图。

具体实施方式

以下参照附图对本发明的优选实施例进行说明。但需要注意的是，本发明的范围不限于下面描述的实施例。本发明的范围由权利要求及其等同物来限定。

图1显示了根据本发明的一个实施例，工作频率与工作电压之间的关系。横轴表示提供给半导体集成电路中的内部电路的内部时钟信号频率F。纵轴表示内部电源电压IVcc。本发明的发明人发现，在施加低时钟信号频率的低速工作模式下，即使内部电源电压低到某一程度，内部电路也可以有效地工作。然而，在施加高时钟信号频率的高速工作模式下，除非内部电源电压设置为高于一定程度，否则内部电路不能工作。具体而言，如图1所示，当确定内部电路在一个给定的时钟信号频率下可以工作的最小内部电源电压Vmin时，以上定义的最小工作电压Vmin随时钟信号频率升高而升高。同样，最小工作电压Vmin随时钟信号频率降低而降低。简而言之，当工作频率设置为较低时，在内部电源电压高于内部电源电压的最小工作电压Vmin的前提下，内部电路即使在相对较低的电源电压下也可以工作。

电压V1是由(例如)传统的内部电源电压产生电路产生的内部电源电压的电平。如图1中虚线所示，该内部电源电压V1高于内部电源电压的对应于最大时钟信号频率的最小工作电压Vmin。传统上，无论时钟信号频率F是高还是低，内部电源电压都被控制为稳定地维持在电压V1。与此相反，根据本发明的这个实施例，当时钟信号频率F较高时，把内部电源电压控制在电压V1，其高于内部电源电压在给定的时钟信号频率F下的最小工作电压Vmin。同样，当时钟信号率F较低时，把内部电源电压控制为电压V2或V3，其低于电压V1且高于内部电源电压在各个时钟信号频率下的最小工作电压Vmin。

此外，根据本发明的实施例，当内部电路处于等待模式时，内部时钟信号被暂停，这意味着时钟信号频率为0。此时，暂停内部电源电压产生电路所产生的内部电源电压。因此，内部电源电压也被控制变为0。即，如图1中粗线所示，随着工作频率降低，内部电源电压IVcc的电平被控制为处于点A、B、C、D、E和F。这里，在各个频率下，各个受控的电压电平高于内部电路可以工作的最小工作电压Vmin。

图2显示了根据图1所示的内部电源电压的控制，工作频率与消耗电流之间的关系。横轴表示时钟信号频率，纵轴表示消耗电流。图2中，消耗电流对应于受控的内部电源电压V1、V2和V3。例如，当受控的内部电源电压为V1时，消耗电流与频率F成比例地降低。传统上，消耗电流的减小与频率F的降低成正比，如电压V1的情况中的特征线(虚线)所示，这是因为内部电源电压固定为V1。

与此相反，在本发明的实施例中，随着内部时钟信号频率F的降低，内部电源电压被控制降低为V2和V3。于是，低时钟信号频率模式下的消耗电流被控制为变得低于传统的情况，如图2中的实线所示。也就是说，消耗电流减小，如点A、B、C、E和F所示。

此外，在等待模式中，受控的内部电源电压IVcc被设置为0。在等待模式中，暂停要提供给内部电路的时钟信号。因此，基本上消除了响应于时钟信号而工作所导致的消耗电流。然而，根据传统方法，只要提供了内部电源电压，在内部电路中就会产生由于泄漏电流而导致的消耗电流。与此相反，根据本发明的实施例，内部电源电压与时钟信号同时暂停，这可以消除上述的泄漏电流。这里，由于这个实施例中完全暂停了内部电路的工作，当从等待模式中恢复时，需要执行复位操作，和通电时一样。为此，提供了外部复位端子。响应于外部输入的复位信号，在电路中执行初始化操作，和通电时执行的复位操作一样。

图3显示了本发明实施例的半导体集成电路的局部结构。集成电路10配备有，例如，单芯片控制器，其执行多种控制操作。在这种配置中，内部电路14包含CPU，其输出预定的控制信号，作为执行外部输入的程序指令的结果。向内部电路14提供内部电源电压IVcc和内部时钟信号ICLK(此后简称为“内部时钟ICLK”)。另外，在集成电路10中，内建了内部电源电压产生电路12，其包含DC-DC调压器(电压控制电路)，其由外部提供的外部电源电压EVcc产生内部电源电压IVcc。内建或外部连接的平滑电容器Cp连接在内部电源电压产生电路的引线上。

集成电路10还包括产生从外部时钟信号ECLK中分频而来的时钟信号的锁相环(PLL)。集成电路10还包括时钟控制电路22，用于产生内部时钟信号，其频率根据内部电路14的工作速度而得以控制。具体而言，时钟控制电路22通过选择PLL电路20产生的分频时钟信号或外部时钟信号而产生内部时钟ICLK。通过使用PLL选择寄存器24、档位选择寄存器26和等待模式选择寄存器28中的设置值确定上述的选择。内部电路14中的CPU根据各种工作模式设置上述的各个设置值。此外，时钟控制电路22在等待模式期间暂停时钟信号的供应。PLL选择寄存器24提供控制数据，用于选择外部时钟信号ECLK或由PLL电路20产生的分频时钟信号。档位选择寄存器26提供控制数据，用于选择一种分频时钟信号(例如，分频比为单倍、两倍或四倍)。另外，等待模式选择寄存器28提供等待模式的控制数据。当控制数据表明在该等待模式选择寄存器28中设置了等待模式时，时钟控制电路22向PLL电路20提供等待信号STB，通过该信号可暂停PLL电路20的工作。这导致暂停内部时钟ICLK。

内部电路14中的CPU通过其执行的程序指令检测内部电路14的工作速度，并把相应的控制数据设置在各个寄存器24、26和28中。否则，如果在预定时间内没有接收到任何工作指令，则CPU把控制数据设置到等待模式选择寄存器28中。

这样，根据内部电路14的工作速度，时钟控制电路22可变地控制内部时钟ICLK的频率。为此，时钟控制电路22随时获取内部电路14的工作速度。因此，在本发明的实施例中，该时钟控制电路22控制内部电源电压产生电路12所产生的内部电源电压IVcc的电压电平。典型地，时钟控制电路22在内部电源电压设置寄存器16中设置一个对应于内部时钟ICLK的频率的电压控制信号VCONa。然后，内部电源电压产生电路12控制根据内部电源电压设置寄存器16中的设置数据而产生的内部电源电压IVcc的电平。

根据典型的控制方法，如图1所示，当内部时钟ICLK的频率较高时，受控的内部电源电压IVcc也高，而当内部时钟ICLK的频率较低时，受控的内部电源电压IVcc也低。从而时钟控制电路22控制内部电源电压和内部时钟信号频率。因此，图3把时钟控制电路22描述为时钟和电压控制电路22。

不仅可以由时钟和电压控制电路22，也可以通过内部总线BUS由内部电路14中的CPU来设置内部电源电压设置寄存器16。在程序执行期间，CPU可以通过内部电源电压设置寄存器16直接控制内部电源电压电平和内部时钟信号频率。

当内部电路14转换为等待模式时，内部时钟ICLK暂停，同时暂停产生内部电源电压IVcc。这基本上完全暂停了内部电路14。所以，无法执行从等待模式到正常工作模式的恢复操作。考虑到这一点，在本发明的实施例中提供了外部复位电路18。响应于外部提供的复位信号RST，外部复位电路18提供初始化信号INI，以对内部电源电压设置寄存器16中的设置值进行初始化。通过这种初始化操作，内部电源电压产生电路12重新开始产生内部电源电压IVcc，从而恢复内部电路14的工作条件。初始化信号INI也被提供给时钟和电压控制电路22。响应于这个初始化信号INI，时钟和电压控制电路22重新开始产生内部时钟ICLK。

因此，由于在等待模式期间暂停产生内部电源电压IVcc，所以提供了这样一种配置：响应于外部控制电路的复位信号RST而恢复内部电源电压IVcc。向外部复位电路18提供外部电源电压，这使得外部复位电路18在等待模式期间可以响应于外部复位信号RST而工作。

时钟和电压控制电路22控制内部时钟ICLK的频率和内部电源电压IVcc的电压电平。在这种控制中，当工作速度从高变低时，内部时钟ICLK的频率被控制为降低，同时，内部电源电压IVcc的电平被控制为降低。降低内部时钟ICLK的控制可以在相对短的时间内完成，而由于平滑电容器Cp等的原因，降低内部电源电压IVcc是个逐渐的过程。即使在这种条件下，只要向内部电路14提供了高于最小工作电压Vmin的内部电源电压，就不会干扰内部电路14的正常工作。

与此相反，当工作速度从低变高时，要求在频率控制之前进行提高内部电源电压IVcc的控制。在确定内部电源电压IVcc确实已经提高之后，控制内部时钟ICLK的频率升高。这是因为如前面所述，内部电源电压IVcc的提升无法迅速完成。因此，在提升内部电源电压IVcc之后，控制内部时钟ICLK的频率，使其提高到使内部电路14能够在此时的电压电平下工作的频率。

为实现本发明实施例的上述控制，在集成电路10中提供了电源电压监视电路30。电源电压监视电路30监视调压器12产生的内部电源电压IVcc的电平，并把检测到的电压电平存储在电源电压检测寄存器34中。为此，电源电压监视电路30中提供了比较器31、32和33，它们分别把内部电源电压IVcc与三个参考电压V1、V2和V3进行比较。从这些比较器输出的信号存储在电源电压检测寄存器34中。下面将描述这个操作的细节。把电源电压检测寄存器34中设置的数据提供给时钟和电压控制电路22，用于控制内部时钟ICLK的频率。即，当内部时钟ICLK的频率升高时，内部电源电压IVcc被控制为升高。在确定了电源电压监视电路30检测到的内部电源电压IVcc已经提高之后，内部时钟ICLK的频率被控制为升高。

图4是内部电源电压产生电路12的详细电路图。该内部电源电压产生电路12包括，例如，DC-DC调压器。用于电压控制的p沟道晶体管T1位于所提供的外部电源电压EVcc和所产生的内部电源电压IVcc之间。差分放大器amp的输出被提供给了该电压控制晶体管T1的栅极。这里，差分放大器amp具有负输入端IN2和正输入端IN1，在负输入端IN2上施加参考电压Vref，在正输入端IN1上施加对内部电源电压IVcc进行电阻分压得到的电压。内部电源电压IVcc由电阻器R1、R2、R3和R4进行分压。每个电阻分压节点n1、n2和n3通过各个反馈晶体管T2、T3和T4被反馈给正输入端IN1。

根据对内部电源电压设置寄存器16中的2位控制数据VS0和VS1进行解码的解码器13的输出CV3、CV2和CV1，反馈晶体管T2、T3和T4中的任何一个被控制为处于导通状态。通过这些反馈晶体管中被控制为处于导通状态的一个晶体管，节点n1、n2和n3中的一个被提供给差分放大器amp的正输入端IN1。同样，解码器13的输出CVoff被提供给差分放大器amp。响应于此，差分放大器amp的输出被控制为处于H电平，且电压控制晶体管T1被设置为非导通状态。于是，暂停产生内部电源电压IVcc，由于串连的电阻器R1到R4，内部电源电压IVcc被设置为地电平。

当正输入IN1变得等于负输入IN2时，差分放大器amp达到平衡。例如，当解码器13的输出CV3处于H电平，且反馈晶体管T2处于导通状态时，差分放大器amp控制电压控制晶体管T1，使节点n1的电压变得等于参考电压Vref。当节点n1的电压变得低于参考电压Vref时，差分放大器amp的输出被控制为降低。相应于此，电压控制晶体管T1变得更加导通，内部电源电压IVcc升高。因此，节点n1的电压升高，当节点n1的电压达到参考电压Vref的电平时，达到稳定状态。

与此相反，当节点n1的电压变得高于参考电压Vref时，差分放大器amp的输出被控制为升高。相应于此，电压控制晶体管T1变得不太导通，且内部电源电压IVcc降低。因此，节点n1的电压降低，当节点n1的电压达到参考电压Vref的电平时，达到稳定状态。

当解码器13的控制信号CV3表明H电平时，由于节点n1的电压被控制为变得等于参考电压Vref，所以内部电源电压IVcc是根据电阻R1与电阻R2+R3+R4的电阻分压比所确定的电压电平。同样，当控制信号CV2表明H电平时，由于节点n2的电压被控制为变得等于参考电压Vref，所以内部电源电压Ivcc是根据电阻R1+R2与电阻R3+R4的电阻分压比所确定的电压电平。此外，当控制信号CV1表明H电平时，内部电源电压IVcc是根据电阻R1+R2+R3与电阻R4的电阻分压比所确定的电压电平。因此，当控制信号CV1表明H电平时，内部电源电压IVcc被控制为处于最高电压。当控制信号CV2表明H电平，然后控制信号CV3表明H电平的时候，内部电源电压IVcc被控制为以该顺序降低。

因此，如图1所示，当要把内部电源电压IVcc控制为电压V1、V2或V3时，控制信号CV1、CV2或CV3分别被控制为处于H电平。另外，在等待模式期间，控制信号CVoff被设置为H电平，因而暂停产生内部电源电压IVcc。

在这个内部电源电压设置寄存器16中，利用三个控制信号INI、VCONa和VCONs来确定要设置在两个比特位VS0、VS1中的设置值。如图3所示，响应于来自外部复位电路18的初始化信号INI，两位设置值VS0、VS1被设置为初始值(1，1)。当设置了初始值(1，1)时，控制信号CV1是H电平，且内部电源电压IVcc被控制为具有最高电压V1。同样，响应于来自时钟和电压控制电路22的控制信号VCONa，除了初始值(1，1)之外，两位设置值VS0、VS1还可以设置为(1，0)、(0，1)或(0，0)中的任意一个。当设置值为(1，0)时，控制信号CV2为H电平，导致内部电源电压IVcc被控制为具有电压V2。当设置值为(0，1)时，控制信号CV3为H电平，导致内部电源电压IVcc被控制为具有电压V3。另外，当设置值为(0，0)时，控制信号Cvoff为H电平，导致暂停产生内部电源电压IVcc。

此外，在内部电路14中的CPU执行程序时，可以通过控制信号VCONs，可变地设置内部电源电压设置寄存器16中的设置值，如VS0、VS1。这样，CPU可以直接控制内部电源电压。

现在，图5显示了电源电压监视电路30的详细电路图。该电源电压监视电路30具有差分比较器31、32和33，电源电压检测寄存器34以及反相器35，差分比较器31、32和33分别把参考电压V1、V2和V3与内部电压IVcc进行比较；电源电压检测寄存器34存储来自各个差分比较器的输出；反相器35反转差分比较器33的输出，从而输出低电压复位信号VRST。

参考如图1所示的电压V1、V2和V3，当内部电源电压IVcc变得不小于电压V1时，电源电压检测寄存器34中的设置值VDO为L电平，而当内部电源电压IVcc变得小于电压V1时，设置值VDO为H电平。当内部电源电压IVcc变得不小于电压V2时，电源电压检测寄存器34中的设置值VD1为L电平，而当内部电源电压IVcc变得小于电压V2时，设置值VD1为H电平。同样，当内部电源电压IVcc变得不小于电压V3时，电源电压检测寄存器34中的设置值VD2为L电平，而当内部电源电压IVcc变得小于电压V3时，电源电压检测寄存器34中的设置值VD2为H电平。因此，在电源电压监视电路30中，根据内部电源电压IVcc是否从最高电压电平到了电压V1、V2或V3，电源电压检测寄存器34中的各个检测数据VD0、VD1、VD2被设置为L电平或H电平。

如前所述，当控制内部时钟ICLK产生更高频率时，时钟和电压控制电路22输出电压控制信号VCONa，首先提高内部电源电压IVcc。在电源电压监视电路30确定内部电源电压IVcc达到了电压V1或V2之后，时钟和电压控制电路22控制内部时钟ICLK，产生对应于电压V1或V2的各个频率。因此，内部电路14可以确切地接收到所提供的内部电源电压IVcc，其高于内部时钟ICLK频率下的最小工作电压Vmin。这样，可以在内部时钟ICLK被控制为具有更高频率时，防止内部电路14进入不能工作的状态。

当内部电源电压IVcc变得低于最小电压V3时，电源电压监视电路30输出低电压复位信号VRST。在内部电源电压IVcc变得很低以至于不能保留内部电路14的寄存器和DRAM中的数据之前，产生并向外输出该低电压复位信号。简而言之，低电压复位信号VRST是向外界报告内部电源电压降低的信号。响应于该低电压复位信号VRST，例如，通过使用预定的方法来执行保存寄存器和存储器的数据的控制。

另外，在等待模式期间，暂停产生内部电源电压IVcc。然而，由于转换到等待模式是由内部电路14中的CPU控制并执行的，所以在等待模式选择寄存器28指示转换到等待模式之前，CPU使用预定的方法保存寄存器和存储器中的数据。因此，在这种情况下，不向外输出低电压复位信号VRST。

下面将总结上述本发明实施例中的内部电源电压控制。

(1)当通电时：

当通电时，产生通电复位信号，且响应于初始化信号INI，在内部电源电压设置寄存器16中设置初始值。据此，所控制的内部电源电压IVcc被设置为一个高于最小工作电压的电压V1，由此即使在技术规范中的最大时钟信号频率下，内部电路也可以工作。

(2)工作速度由高变低时：

当CPU控制内部电路以更低的速度工作时，在档位选择寄存器26中设置控制数据，从而PLL电路20选择高的分频比。响应于此，时钟和电压控制电路22选择具有较低频率的时钟，并输出所选择的时钟信号，作为内部时钟ICLK。此外，当降低内部时钟ICLK的频率时，时钟和电压控制电路22在内部电源电压设置寄存器16中设置预定的电压控制信号VCONa。这使得调压器12产生更低电平的内部电源电压IVcc。

(3)工作速度由低变高时：

当CPU控制内部电路以更高的速度工作时，在档位选择寄存器26中设置控制数据，从而PLL电路20选择低的分频比。响应于此，时钟和电压控制电路22在内部电源电压设置寄存器16中设置预定的电压控制信号VCONa，控制调压器12产生更高电平的内部电源电压IVcc。在电源电压监视电路30中的电源电压检测寄存器34确定升高后的内部电源电压已经达到了预期电平之后，时钟和电压控制电路22选择具有更高频率的时钟信号，并把所选择的时钟信号输出作为内部时钟ICLK。

(4)进入等待模式，以及从中恢复：

当CPU控制进入等待模式时，在执行必须的处理(如数据保存)之后，CPU设置等待模式选择寄存器28。响应于此，时钟和电压控制电路22把等待模式数据设置在内部电源电压设置寄存器16中，使调压器12暂停产生内部电源电压IVcc。此外，时钟和电压控制电路22向PLL电路20输出等待模式信号STB，以暂停产生时钟信号。结果，内部时钟ICLK暂停。从而，内部电路完全进入睡眠状态。

当从等待模式中恢复时，由于内部电路已经处于完全睡眠状态，所以响应于来自外部的复位信号RST而执行恢复。外部复位电路18输出初始化信号INI，把初始值设置在内部电源电压设置寄存器16中，并控制调压器12产生最大电压V1。另外，时钟和电压控制电路22产生具有最高频率的内部时钟ICLK。

(5)控制修改内部电源电压的另一种情况：

除了时钟和电压控制电路22外，还可以通过内部总线BUS由内部电路中的CPU来修改内部电源电压设置寄存器16中的设置值。即，CPU通过在寄存器24、26和28中设置预定的数据来控制内部时钟ICLK的频率。CPU还通过在内部电源电压设置寄存器16中设置预定的数据，从而直接控制内部电源电压IVcc的电平。

作为执行上述高速工作和低速工作的实例，下面将描述集成电路10包含具有通信控制功能的微计算机的情况。当微计算机执行高速通信时，集成电路10中的内部电路(包括CPU、存储器、定时器等)以下述方式受到控制：内部时钟ICLK的频率高，内部电源电压IVcc也高。与此相反，当微计算机执行低速通信时，内部电路以下述方式被控制为：内部时钟ICLK的频率低，内部电源电压IVcc也低。此外，当没有发生通信时，内部电路被设置为等待模式，暂停内部时钟ICLK和内部电源电压IVcc的产生。

如上所述，在内部电路中的CPU的控制下，在相关的寄存器中设置对应于各个工作模式的控制数据。通过使用这些数据，时钟和电压控制电路不仅控制内部时钟信号的频率，而且控制内部电源电压的电平。因此，电路在低速工作时可以很大程度地降低功耗。

以上描述了本发明的实施例，根据本发明，内部电源电压的电压电平能够可变地得以控制，与传统电路相比，可以在很大程度上减小低速工作时的功耗。

本发明的范围不限于上述实施例的具体细节。任何适当的修改和等同替换都落在本发明的范围内。所附权利要求涵盖落入本发明范围内的所有特征和优点。

Claims (10)

1.一种半导体集成电路，包括：

内部电源电压产生电路，其通过降低外部电源电压而产生内部电源电压；

电源电压监视电路，其监视内部电源电压的电平；

时钟控制电路，其产生频率根据内部电路的工作速度而得以控制的内部时钟并将该产生的内部时钟提供给该内部电路；以及

电压控制电路，其控制由内部电源电压产生电路产生的内部电源电压的电平以使其成为与内部时钟的频率对应的电平，

其中，在电源电压监视电路检测到内部电源电压的电平增加到对应于第一频率的电平时，时钟控制电路将内部时钟的频率从低于第一频率的第二频率增加到第一频率；并且

在电源电压监视电路所监视的电平低于预定的最小电平时，电源电压监视电路输出内部复位信号，以响应于该内部复位信号而保存内部电路中的寄存器或存储器中的数据。

2.根据权利要求1所述的半导体集成电路，其中

当内部时钟被控制为具有第一频率时，内部电源电压被控制为具有第一电压，当内部时钟被控制为具有第二频率时，内部电源电压被控制为具有低于第一电压的第二电压。

3.根据权利要求1所述的半导体集成电路，其中

内部电源电压的受控电压电平被设置为高于在内部时钟的各个频率下内部电路可以工作的最小电压电平。

4.根据权利要求2所述的半导体集成电路，其中

内部电源电压的受控电压电平被设置为高于在内部时钟的各个频率下内部电路可以工作的最小电压电平。

5.根据权利要求1所述的半导体集成电路，其中

当内部电路被控制为进入等待模式时，内部电源电压产生电路暂停产生内部电源电压。

6.根据权利要求5所述的半导体集成电路，还包括：

外部复位电路，其产生初始化信号，以把内部电路从等待模式中恢复过来，

其中，响应于所述初始化信号，内部电源电压产生电路重新开始产生内部电源电压。

7.根据权利要求1所述的半导体集成电路，其中

在通电时，内部电源电压被控制为具有内部电源电压的最高电平。

8.根据权利要求1所述的半导体集成电路，其中

根据由内部电路中的CPU所执行的程序，由时钟控制电路产生的内部时钟的频率受到控制，此外，由内部电源电压产生电路产生的内部电源电压的电平受到控制。

9.根据权利要求8所述的半导体集成电路，其中

所执行的程序确定是以高速工作模式工作还是以低速工作模式工作，当确定处于高速工作模式时，内部时钟的频率被控制为升高，且内部电源电压也被控制为升高；而处于低速工作模式时，内部时钟的频率被控制为降低，内部电源电压也被控制为降低。

10.根据权利要求8所述的半导体集成电路，还包括：

第一寄存器，其向内部电源电压产生电路提供电压控制信号；以及

第二寄存器，其向时钟控制电路提供工作模式信号，

其中，CPU根据所执行的程序来修改第一寄存器和第二寄存器中至少一个寄存器中存储的数据。

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