CN1324534A - 相位差放大器 - Google Patents

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Abstract

一种用于表示第一输入信号(46)和第二输入信号(47)之间相位差的装置(55)和方法。通过延迟基准信号第一预定时间生成第一延迟信号(D2),通过延迟基准信号第二预定时间生成第二延迟信号(D3),第二预定时间长于第一预定时间。检测第一和第二输入信号的超前信号。如果第一输入信号超前第二输入信号,则输出第一延迟信号以表示第一输入信号,并输出滞后第一延迟信号第三预定时间的信号以表示第二输入信号。如果第二输入信号超前第一输入信号,则输出第二延迟信号以表示第一输入信号,并输出超前第二延迟信号第四预定时间的信号以表示第二输入信号。

Description

相位差放大器
本发明涉及信号处理领域，更特别涉及检测和放大信号之间的相位差。
在现代电子装置中，经常有必要在不同数字时钟域的电路之间传送数据。虽然在大多数情况下不同域中的时钟完全不相关，但偶而这些时钟由共同的基本时钟生成或者具有可能用来定时数据传送的频率关系。在这些情况下，正确地校准时钟的相位以提供用于数据传送的确定时序关系经常是非常关键的。很遗憾，在高频系统中精确的相位校准是困难的，因为甚至非常小的时序偏移来源都趋向产生成正比的大的相位误差。
图1是现有技术的存储系统10的图，存储系统10包括相位校准逻辑，用于保持主机时钟16(HCLK)和存储器时钟17(MEMCLK)之间的相位校准。基准时钟发生器12生成基准时钟15并将基准时钟15输出到存储控制器25和存储器时钟发生器14。存储器时钟发生器14包括将基准时钟15倍增以生成原始的存储器时钟13的倍频电路21。原始的存储器时钟13传送到相位调整电路22，相位调整电路22逐渐增加地调整原始的存储器时钟13的相位以生成存储器时钟17。存储器时钟17由输出缓冲器23从存储器时钟发生器14中输出并提供给存储器组19和存储控制器25。
存储控制器25接收基准时钟15并用它生成主机时钟16。存储控制器25包括由主机时钟16提供时钟的主机侧控制逻辑27和由存储器时钟17提供时钟的存储器侧控制逻辑29。主机侧控制逻辑27通过向存储器侧控制逻辑29发出读写存储器组19的命令来响应从外部代理收到的存储器访问请求。存储器侧控制逻辑29通过经存储器接口42向存储器组19发出读写命令来响应来自主机侧控制逻辑27的命令。写入存储器组19的数据由外部代理提供并由主机侧控制逻辑27运送到存储器侧控制逻辑29，存储器侧控制逻辑29依次传送该数据到存储器组。从存储器组19读出的数据由存储器侧控制逻辑29运送到主机侧控制逻辑27，主机侧控制逻辑27依次传送该数据到请求的代理。存储器侧控制逻辑29还包括用于生成分频版本的存储器时钟43的缓冲器40和除法电路41。因为该分频版本的存储器时钟43还进一步由其它电路划分，因此时钟信号43称作部分分频的存储器时钟43(PDMEMCLK)。
存储控制器25还包括齿轮比逻辑31，齿轮比逻辑31包括将主机时钟16和部分分频的存储器时钟43分别分成各个时钟信号的分频器34和36，这些时钟信号具有公共频率，叫做拍频。分频的主机时钟46(HCDIV)和分频的存储器时钟47(MCDIV)提供到存储器时钟发生器14中的相位调整器22。相位调整器22通过检测时钟信号46、47哪一个超前另一个和相应渐增的前进或延迟存储器时钟17的相位来响应分频的时钟信号46、47。利用分频时钟信号46、47之间的相位差作为反馈，相位调整器22理想地将主机时钟16和存储器时钟17之间相位差置为零。
如上所述，在高频系统中精确的时钟相位校准是困难的，因为甚至非常小的时序偏移来源都趋向产生成正比的大的相位误差。例如在图1的现有技术系统中，存储器时钟发生器14典型地以分立的集成电路(IC)来实现，而不是与存储控制器25集成在单个IC上。结果，从分频电路34、36到存储器时钟发生器14的信号通路相对较长，而且典型地要求输出缓冲器37、38在芯片外为存储器时钟发生器14驱动分频时钟信号46、47。从分频器34、36经输出缓冲器37、38到存储器时钟发生器14的信号通路中的路由延迟通常必须非常匹配，因为这些延迟的任何偏移都会导致生成主机时钟16和存储器时钟17之间的相应偏移。这对于存储控制器IC的布局和信号线的电路板级布局具有显著的约束，该信号线用于运送分频的时钟信号46、47。另外，输出缓冲器37、38典型地需要分频和安静的接地和供电以避免从相邻的接口引入开关噪声。否则，由于存储器时钟17和主机时钟16之间相位校准的不确定性，将导致供给相位调整器22的分频的时钟信号46、47具有抖动。遗憾的是，提供单独的供电和接地需要存储控制器IC上有两个额外的引线，该引线经常是一种稀少而贵重的资源。因此，需要提供紧密匹配的路由延迟和安静的供电和接地而增加存储控制器和电路板级设计的复杂性和费用。另一方面，由于不细心的信号路由或不充分的噪声抑制所产生的分频时钟信号46、47的定时偏移可能导致主机时钟和存储器时钟域之间接口的无法接受的定时空白。
公开了一种表示第一对信号之间相位差的方法和装置。检测第一对信号的超前信号，并输出表示第一对信号的哪个信号超前另一个的第二对信号。第二对信号的第一信号或者超前第二对信号的第二信号至少第一预定时间或者落后于第二对信号的第二信号至少第二预定时间，根据第一对信号的哪个信号超前另一个。
从附图和下面的详细描述中本发明的其它特点和优点将很明显。附图的简短描述
通过例子而不局限于附图来说明本发明，附图中类似的附图标记表示类似的元件，其中：
图1是用于相位校准一对时钟的现有技术电路的方框图；
图2是根据一实施例用于相位校准一对时钟电路的方框图；
图3是根据一实施例移相放大器的方框图；
图4是说明图3移相放大器操作的波形图；
图5是根据另一实施例移相放大器的方框图；和
图6是说明延迟元件的示范性替换结构的图。
在各种实施例中公开了用于校准时钟信号和其它相位调整信号的电路。移相放大器用于检测输入时钟信号之间的相位差和通过输出时钟信号来表示该相位差，输出的时钟信号具有放大输入时钟信号之间相位差的相位差。因为放大了输出时钟信号之间的相位差，可以放宽信号通路布局限制和噪声抑制要求而不引入要校准时钟之间不希望的相位偏移。从下面的描述中此优点和其它优点将更明显。
图2是存储器系统50的图，存储器系统50包括根据本发明一实施例的相位校准逻辑。存储器系统50包括基准时钟发生器12、存储器时钟发生器14和存储器组19，它们的功能通常正如上面参考图1描述的。存储器系统50还包括具有主机侧控制逻辑27和存储器侧控制逻辑29的存储控制器53，它们的功能通常正如上面参考图1描述的。在一实施例中，由存储控制器25内的时钟插入逻辑49从基准时钟15中生成主机时钟16。时钟插入逻辑49通过提前基准时钟15的相位生成主机时钟16(例如，利用锁相环)以消除由于存储控制器25插入基准时钟15引起的延时。在另一个实施例中，主机时钟16可以与基准时钟15具有不同的相位关系。另外，在另一个实施例中，可以为了存储器时钟发生器14提供基准时钟15的再分版本(例如REFCLK/2)来代替基准时钟15本身。
存储控制器53还包括传动比逻辑51，已经改变了该传动比逻辑51以包括相位差放大器55。相位差放大器55分别从分频电路34、36接收分频的主机时钟信号46(HCDIV)和分频的存储器时钟信号47(MCDIV)，作为响应，生成主机时钟反馈信号56(HCFB)和存储器时钟反馈信号57(MCFB)，它们具有相对于分频主机时钟和分频存储器时钟信号46、47之间相位差的放大的相位差。主机时钟反馈和存储器时钟反馈信号56、57分别通过各自的输出缓冲器37和38输出到存储器时钟发生器中的相位调整器22。
因为相位差放大器55电和物理地接近分频电路34和36，相位差放大器55在分频主机时钟和分频存储器时钟信号46、47经历显著的路由延迟之前接收它们。如下所述，相位差放大器55包括用于在早一级检测分频时钟信号46、47之间的相位差。此与现有技术的区别在于分频的主机时钟信号46、47通过输出缓冲器37、38选择路由并在相位调整电路22检测它们的相位差之前放到外部信号线。另外，因为时钟反馈信号56、57之间的相位差相对于分频时钟信号46、47之间的相位差放大，可以容忍由噪声和路由延迟引起的实质上更大的相位误差。结果，可以显著地放宽电路板和元件级的布局约束，并且可以利用现有的芯片内的电源和接地源取代需要专用的电源和接地引线来为输出缓冲器37、38供电。因此通过在早一级检测分频时钟信号46、47之间的相位差和通过放大该相位差以提供更高的噪声和路由延迟容忍限度，利用较便宜和较少受限制的设计可以获得精确的相位校准。
图3是根据一实施例相位差放大器55的方框图；相位差放大器55包括一复位/设置(R/S)触发器57，其用作鉴相器并且根据真值表70工作。参见真值表70，如果检测分频的存储器时钟信号(MCDIV)的上升沿，同时分频的主机时钟信号(HCDW)为低(真值表中表示HCDIV=0、MCDIV=1)，则叫做H_LATE的信号将由“与非”门59驱高。响应高的H_LATE信号和高的MCDIV信号，“与非”门60将驱低呼叫M_LATE的信号。因此，当MCDIV信号超前HCDIV信号时，M_LATE驱低，H_LATE驱高。另一方面，如果HCDIV信号超前MCDⅣ信号，M_LATE驱高(表示滞后HCDIV)和H_LATE驱低。在HCDIV和MCDIV都达到高状态之后，R/S触发器保持M_LATE和H_LATE信号在各自的状态，这些状态由滞后的输入信号MCDIV或HCDIV从低到高转换确定。这在真值表70中由一项表示，该项表示HCDIV和MCDIV都为高时，M_LATEN+1保持M_LATE(即，M_LATEN)的前一个状态。在MCDIV和HCDIV都为低的期间，这里称作″复位周期″，M_LATE和H_LATE都复位到高状态。在一实施例中，H_LATE未在R/S触发器外面使用，M_LATE和H_LATE都耦合到各自的输出缓冲器61、62，因此平衡负载阻抗被送到逻辑门59、60。
在图3所示的实施例中，HCDIV输入到延迟元件Delay1以生成叫做D1的HCDIV信号的延迟版本。D1用于开启接收NI_LATE作为输入的D触发器64。在此布置中，D触发器64在HCDIV的每个上升沿之后的预定时间采样M_LATE，并输出样值作为叫做SEL_LATE选择信号。如下所述，选择延迟元件Delay1引入的预定延迟以提供解决R/S触发器57的任何扩展亚稳态的时间。
延迟的HCDIV信号D1由另一个延迟元件Delay2进一步延迟以生成信号D2，信号D2进一步由另一个延迟元件Delay3延迟以生成信号D3。因为D2和D3信号具有固定预定相位差(即，等于元件Delay3引入的延迟)，D2和D3信号可用于表示分频时钟信号HCDIV和MCDIV之间检测的相位差。根据SEL_LATE信号的状态，选择D2和D3信号的其中一个作为存储器时钟反馈信号57(MCFB)，D2和D3信号的另一个选择为主机时钟反馈信号56(HCFB)。为此目的提供复用器66和68，利用每个复用器66、68对于SEL_LATE信号的给定状态选择对应的一个D2和D3。例如，如果SEL_LATE为高，表示主机时钟超前存储器时钟，则SEL_LATE使复用器68选择D2作为主机时钟反馈信号56和SEL_LATE使复用器66选择D3作为存储器时钟反馈信号57。因为分频时钟信号HCDIV和MCDIV之间的相位差趋向比D2和D3信号之间的预定相位差小得多(由于闭环定相调整趋向零相位差)，输出D2和D3信号以表示分频时钟信号46、47之间相位差的影响在于放大代表性的反馈信号56、57的相位差，因此使相位差更不受瞬变事件(例如，噪声)和系统不精确性(例如，不相等的路由延迟)的影响。
仍然参见图3，注意，因为响应D1的上升沿转换生成SEL_LATE,D1的上升沿转换必须在D2或D3的上升沿转换之前，复用器66和68的输入在SEL_LATE信号的任何转换期间都为低。这防止HCFB和MCFB信号53、56中的低频瞬态干扰，该低频瞬态干扰可能由SEL_LATE信号和复用器66、68的输入的同时转换引起的。
可以对图3的相位差放大器55进行多种改变，而不偏离本发明的范围。例如，可以使用其它的相位检测电路来代替R/S触发器57，包括，但不局限于交叉连接的D触发器、交叉连接的R/S触发器和其它的感应和持续电路。另外，R/S触发器本身可以被不同地实现(例如，利用或非门代替“与非”门)。而且，在其它实施例中，其它类型的存储元件可以用来代替D触发器64。而且，Delay2和Delay3元件可以由不是分频的主机时钟46得到的时钟来提供。例如，可由相位差放大器55输出主机时钟本身的延迟版本(例如，图2的信号16)，代替分频的主机时钟46。而且，分频的存储器时钟47或存储器时钟本身(例如图2的信号17)可被用于另一实施例。另外，如下参考图6所述，不同的延迟元件结构可用来代替图3所示的结构。也可以改变其它的实现细节而不偏离本发明的精神和范围。
图4是说明根据图3所示实施例的相位差放大器操作的时序图。在分频主机和存储器时钟(HCDIV和MCDIV)的第一周期(Cycle1)中，HCDIV超前MCDIV。结果，M_驱高并在信号D1的上升沿81稍后的短时间采样以使SEL_LATE信号变高。因为SEL_LATE为高，选择D2信号为HCFB输出，选择更延迟的D3信号为MCFB输出。因此，虽然HCDIV和MCDIV之间只存在相对较小的相位差91，在相位调整器的输出有效放大相位差，如MCFB滞后HCFB的相位差101表示，
仍然参见图4所示的MCDIV和HCDIV信号的第一周期，在HCDIV转换到低电平之后的短暂时间内MCDIV保持高，因此输入状态，M_LATE信号短暂地走低，然后当MCDIV走低时返回到高电平。这由箭头111表示。因为D1的上升沿81建立的采样时间刚好出现在M_LATE短暂的低状态111之前，由于HCDIV和MCDIV下降沿之间相位偏移引起的M_LATE的低状态111不影响SEL_LATE信号。
在HCDIV和MCDIV信号的周期二(Cycle2),HCDIV继续超前MCDIV，但现在只超前较小量。这是预期的，因为响应检测到MCFB滞后HCFB，存储器时钟发生器中的相位调整电路渐增的超前存储器时钟信号的相位(例如，通过稍微缩短存储器时钟信号的周期时间)。因为HCDIV在周期二继续超前MCDIV,M_LATE信号驱高并在D1的上升沿83采样也使SEL_LATE信号驱高。因为SEL_LATE信号为高，选择D2和D3中更延迟的信号(即，D3)输出为MCFB信号，选择D2和D3中更超前的信号(即，D2)输出为HCFB信号。因此，虽然MCDIV和HCDIV信号之间的相位差93变得更小，HCFB仍超前与前一个事件相同放大的相位差103。
在HCDIV和MCDIV信号的周期三(Cycle3),MCDIV已经提前，因此现在MCDIV稍微超前HCDW信号。结果，M_LATE信号在MCDIV的上升沿降低并保持低电平至少直到在D1上升沿85采样以生成低SEL_LATE信号。因为SEL_LATE信号为低，选择D2和D3中更提前的信号(即，D2)作为MCFB信号，选择D2和D3中更延迟的信号(即，D3)作为HCFB信号。因此，MCFB现在超前HCFB，但是MCFB和HCFB信号之间仍然出现相同放大的相位差，尽管MCDIV和HCDIV信号之间存在相对较小的相位差95。
在HCDIV和MCDIV信号的周期四(Cycle4),MCDIV信号已经稍微延迟，因此MCDIV和HCDIV信号几乎完全同相。HCDIV和MCDIV信号同时(或接近同时)从低转换到高引起相位差放大器R/S触发器的亚稳态。亚稳态本质上是一种形成R/S触发器的两个“与非”门的竞争状态，以确定哪个“与非”门将最终走高或哪个将走低(当两个HCDIV和MCDIV输入都为高时，两个“与非”门的输出不能停留于相同的状态)。直到解决竞争状态，H_LATE和M_LATE信号趋于有效逻辑高和有效逻辑低之间的某电压电平。图4中M_LATE信号的阴影区域112说明了该亚稳态。如果不在D1的上升沿采样M_LATE之前解决该亚稳态，则在输出SEL_LATE的D触发器可能捕获M_LATE不正确的状态。换句话说，不正确的甚至无效的SEL_LATE信号可以输出到复用器，该复用器用于将D2和D3信号选择路由到相位调整器。在一实施例中，防止此情况发生(至少实际的干均故障时间内)，通过在组成R/S触发器的“与非”门(或其它逻辑元件)利用高增益放大器，还通过提供延迟D1上升沿一定时间的延迟元件Delay1，该时间比希望亚稳态能够适度持续的时间长得多。另外，R/S触发器中的输出缓冲器(图3的元件61和62)可以设计为具有磁滞现象或预定的转换门限(例如，作为一施密特触发器装置)，因此缓冲输入的亚稳态信号电平不改变缓冲输出。
仍然参见周期四，亚稳态最终与HCDIV信号一致，因此M-LATE驱高。短时间过后采样M_LATE信号以使SEL_LATE信号驱高，从而输出D2为HCFB和D3为MCFB，因此MCFB滞后HCFBD2和D3之间的预定相位差。
图5是相位差放大器75的另一实施例的方框图。相位差放大器75包括复位/设置(R/S)触发器57、D触发器64和延迟元件Delay1，每个的功能如同参考图3所述以生成SEL_LATE信号。在图5的实施例中，当HCDIV信号超前MCDⅣ信号时SEL_LATE信号驱高，当MCDIV信号超前HCDIV信号时SEL_LATE信号驱低。如图所示，信号D2由Delay2元件输出并提供给双输入多路复用器66的第一输入。D2信号还提供给输出D3信号的延迟元件Delay3。D3信号输出作为主机时钟反馈信号HCFB，还提供给输出D4信号到复用器66另一个输入的Delay4单元。SEL_LATE用于选择复用器输出D2和D4信号的哪一个作为存储器时钟反馈信号MCFB。如果SEL_LATE是高电平(表示MCDIV滞后HCDIV)，则选择D2信号为MCFB信号。如果SEL_LATE是低电平(表示MCDIV超前HCDIV)，则选择D2信号为MCFB信号。通过利用每个引入一延迟时间TDLY的延迟元件Delay3和Delay4，选择D2或D4信号的效果在于选择滞后D3时间TDLY的信号(即，D4)或选择超前D3时间TDLY的信号(即，D2)，如图5中的波形图71所示。因此，对比图3的相位差放大器55，在图3中，根据SEL_LATE的状态，D3和D4信号交替选择为HCFB和MCFB输出，在图5的相位差放大器75中，输出预定的信号(即，D3)作为HCFB信号，SEL_LATE信号用于在超前或滞后HCFB信号预定时间的信号之间选择。在另一个实施例中，D3信号可以输出为MCFB信号，SEL_LATE信号可以用来在超前和滞后信号之间选择作为HCFB输出。而且，不同于HCDIV的一个信号可以用作MCFB和HCFB输出信号的基本时钟源。另外，虽然Delay3和Delay4单元引入的时延已经描述为相等，但不相等的时延也可用于另一实施例。而且，可能希望在Delay2元件和复用器之间引入另外的延迟元件以提供D触发器输出的时间稳定。可以改变这些和其它的实现细节而不偏离本发明的精神和范围。
图6说明可用于图5相位差放大器的其它延迟电路121、123。称作累积延迟电路的延迟电路121大致上是图5所示的布置，除了通用时钟REFCLK用于为该电路提供时钟。REFCLK可以是一特定实施例中分频的主机时钟HCDIV。在累积延迟电路121中，通过应用元件Delay2和Delay3中的累积延迟从REFCLK中生成信号D3。类似的，通过应用元件Delay2、Delay3和Delay4的累积延迟从REFCLK中生成信号D4。在称作非累积延迟电路的延迟电路123中，元件Delay5和Delay6用于分别直接地从REFCLK中生成D3和D4信号。通过选择延迟元件Delay5生成生成大致与元件Delay2和Delay3组合得到的相同延迟，通过选择延迟元件Delay6生成生成大致与元件Delay2、Delay3和Delay4组合得到的相同延迟，非累积延迟电路123提供与累积延迟电路121大致相同的功能。可以同样地使用非累积延迟电路设计来代替图3相位差放大器55中元件Delay3和Delay4的累积延迟结构。利用无源电路组件多个熟知的基于晶体管的电路(例如，缓冲放大器的级联，具有由放大级数确定的延时)实现延迟元件。
虽然这里的实施例涉及在存储器系统的不同的时钟域，但不能如此限制本发明的应用。本发明可以适用于希望校准两个或多个信号相位的任何环境。
在前述的说明中，已经参照特定示范性的实施例描述了本发明。然而，很明显可以对特定示范性的实施例进行各种修改和改变而不偏离所附权利要求书阐明的本发明的较宽的精神和范围。相应地，说明书和附图是说明性的而不是限制的。

Claims (26)

1．一种方法，包括：
检测第一对信号中的哪个信号超前第一对信号中的另一个信号；和
根据第一对信号中的哪个信号超前另一个，输出表示第一对信号中的哪个信号超前另一个的第二对信号，包括输出第二对信号的第一信号或者超前第二对信号中的第二信号至少第一预定时间，或者落后第二对信号中的第二信号至少第二预定时间。
2．权利要求1的方法，其中第一预定时间大致等于第二预定时间。
3．权利要求1的方法，进一步包括：
通过延迟第一对信号中的第一信号第三预定时间来生成第一延迟信号；和
通过延迟第一对信号中的第一信号第四预定时间来生成第二延迟信号，第四预定时间长于第三预定时间，其中输出表示第一对信号的哪个信号超前另一个的第二对信号包括根据第一对信号的哪个信号超前另一个来将第一延迟信号和第二延迟信号的其中一个选为第二对信号的第一信号。
4．权利要求3的方法，其中输出表示第一对信号中的哪个信号超前另一个的第二对信号进一步包括将没有选为第二对信号中第一信号的其中一个第一延迟信号和第二延迟信号选为第二对信号的第二信号。
5．权利要求3的方法，其中通过第三预定时间和第四预定时间之间的差值建立第一预定时间。
6．权利要求3的方法，进一步包括：
通过延迟第一对信号的第一信号第五预定时间来生成第三延迟信号，第五预定时间长于第三预定时间短于第四预定时间，和
输出第三延迟信号作为第二对信号的第二信号。
7．根据权利要求6的方法，其中通过第三预定时间和第五预定时间之间的差值建立第一预定时间，通过第四预定时间和第五预定时间之间的差值建立第二预定时间。
8．一种表示第一输入信号和第二输入信号之间相位差的方法，该方法包括：
通过延迟基准信号第一预定时间生成第一延迟信号；
通过延迟基准信号第二预定时间生成第二延迟信号，第二预定时间长于第一预定时间；
检测第一和第二输入信号哪个超前另一个；
如果第一输入信号超前第一输入信号，则输出第一延迟信号以表示第一输入信号，并输出滞后第一延迟信号第三预定时间的信号以表示第一输入信号；和
如果第二输入信号超前第一输入信号，则输出第二延迟信号以表示第一输入信号，并输出超前第二延迟信号第四预定时间的信号以表示第二输入信号。
9．权利要求8的方法，其中该基准信号是第一输入信号。
10．权利要求8的方法，其中输出第一延迟信号和滞后第一延迟信号的信号包括输出第一延迟信号表示第一输入信号和输出第二延迟信号以表示第二输入信号，第三预定时间是第一预定时间和第二预定时间之间的差值。
11．权利要求10的方法，其中输出第一延迟信号和超前第一延迟信号的信号包括输出第一延迟信号表示第一输入信号和输出第二延迟信号以表示第二输入信号，第四预定时间是第一预定时间和第二预定时间之间的差值。
12．权利要求8的方法，进一步包括：
生成滞后基准信号第五预定时间的第三延迟信号，第五预定时间大于第一预定时间小于第二预定时间；和
输出第三延迟信号以表示第二输入信号，第三预定时间是第一预定时间和第五预定时间之间的差值，第四预定时间是第二预定时间和第五预定时间之间的差值。
13．一种表示第一输入信号和第二输入信号之间相位差的装置，该装置包括：
一鉴相器，用于检测第一和第二输入信号的哪个超前另一个和输出具有如果第一输入信号超前第二输入信号的第一状态和如果第二输入信号超前第一输入信号的第二状态的选择信号；
一第一延迟电路元件，具有接收第一基准信号的输入和输出滞后第一基准信号第一预定时间的第一延迟信号的输出；
一第二延迟电路元件，具有接收第二基准信号的输入和输出滞后第二基准信号第二预定时间的第二延迟信号的输出；
一第一复用器，包括连接以从鉴相器接收选择信号的控制输入和分别连接以第一和第二延迟电路元件接收第一和第二延迟信号的第一和第二数据输入，第一复用器如果选择信号在第一状态则输出第一延迟信号和如果选择信号在第二状态则输出第二延迟信号；和
一输出信号路径，当选择信号在第一状态时输出滞后第一延迟信号的信号和当选择信号在第二状态时输出超前第二延迟信号的信号。
14．权利要求13的装置，进一步包括一第三延迟电路元件，具有接收第三基准信号的输入和输出滞后第一延迟信号第三预定时间而且超前第二延迟信号第四预定时间的第三延迟信号，其中输出信号路径连接到第三延迟电路以输出第三延迟信号。
15．权利要求14的装置，其中第二基准信号是第三延迟信号。
16．权利要求14的装置，其中第二基准信号是第一延迟信号。
17．权利要求14的装置，其中该第一、第二和第三基准信号是同一基准信号。
18．权利要求13的装置，进一步包括一第二复用器，第二复用器包括连接以从鉴相器接收选择信号的控制输入、分别连接以从第一和第二延迟电路元件接收第一和第二延迟信号的第一和第二数据输入、和连接到输出信号路径的输出，第二复用器如果选择信号在第一状态则在输出信号通路上输出第二延迟信号，和如果选择信号在第二状态则在输出信号路径上输出第一延迟信号。
19．权利要求13的装置，其中基准信号由第一输入信号生成。
20．权利要求13的装置，其中第一和第二基准信号是同一基准信号。
21．权利要求13的装置，其中第二基准信号是第一延迟信号。
22．权利要求13的装置，其中鉴相器包括一锁存器，当第一输入信号在逻辑高电平和第二输入信号在逻辑低电平时锁存器设置为第一状态，当第一输入信号在逻辑低电平和第二输入信号在逻辑高电平时该锁存器复位到第二状态。
23．权利要求22的装置，其中该锁存器形成部分设置/复位触发器。
24．一种包括在不同频率工作的第一和第二数字时钟的装置，该装置包括：
一鉴相器，用于检测第一和第二时钟的哪个超前另一个和输出具有如果第一时钟超前第二时钟的第一状态和如果第二时钟超前第一时钟的第二状态的选择信号；
一第一延迟电路元件，具有接收第一基准时钟的输入和输出滞后第一基准时钟第一预定时间的第一延迟时钟的输出；
一第二延迟电路元件，具有接收第二基准时钟的输入和输出滞后第二基准时钟第二预定时间的第二延迟时钟的输出；
一第一复用器，包括连接以从鉴相器接收选择时钟的控制输入和分别连接以第一和第二延迟电路元件接收第一和第二延迟时钟的第一和第二数据输入，第一复用器如果选择时钟在第一状态则输出第一延迟时钟和如果选择时钟在第二状态则输出第二延迟时钟：和
一输出时钟路径，当选择时钟在第一状态时输出滞后第一延迟时钟的时钟和当选择时钟在第二状态时输出超前第二延迟时钟的时钟。
25．一种装置，包括：
一鉴相器，用于检测第一对信号中的哪个信号超前第一对信号中的另一个信号；和
输出逻辑，输出表示第一对信号中的哪个信号超前另一个的第二对信号，包括输出第二对信号的第一信号或者超前第二对信号的第二信号至少第一预定时间，或者落后第二对信号的第二信号至少第二预定时间，根据对信号的哪个信号超前另一个。
26．一种装置，包括：
用于检测第一对信号中的哪个信号超前第一对信号中的另一个信号的装置；和
输出表示第一对信号中的哪个信号超前另一个的第二对信号的装置，包括输出第二对信号的第一信号或者超前第二对信号的第二信号至少第一预定时间，或者落后第二对信号的第二信号至少第二预定时间，根据对信号的哪个信号超前另一个。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102763337A (zh) * 2010-02-24 2012-10-31 松下电器产业株式会社 时间差数字转换级及具备它的时间差数字转换器
CN108809316A (zh) * 2017-05-04 2018-11-13 亚德诺半导体集团 多串多输出数模转换器

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6265904B1 (en) * 1998-10-02 2001-07-24 Vlsi Technology Inc. Digital phase shift amplification and detection system and method
US6239626B1 (en) * 2000-01-07 2001-05-29 Cisco Technology, Inc. Glitch-free clock selector
KR100810346B1 (ko) * 2002-05-25 2008-03-07 삼성전자주식회사 이동통신 단말기의 256-탭 정합필터링 장치 및 방법
US7466174B2 (en) 2006-03-31 2008-12-16 Intel Corporation Fast lock scheme for phase locked loops and delay locked loops
US7725754B1 (en) * 2006-08-08 2010-05-25 Xilinx, Inc. Dual clock interface for an integrated circuit
US9106400B2 (en) * 2012-10-23 2015-08-11 Futurewei Technologies, Inc. Hybrid timing recovery for burst mode receiver in passive optical networks

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5764171A (en) * 1980-10-08 1982-04-19 Advantest Corp Spectrum analyzer
JP2614482B2 (ja) * 1988-03-11 1997-05-28 三洋電機株式会社 光学式デイスクプレーヤの信号再生回路
JP3193805B2 (ja) * 1993-05-26 2001-07-30 三菱電機株式会社 Ｐｌｌ回路
JP3027692B2 (ja) * 1994-11-18 2000-04-04 赤井電機株式会社 位相差検出回路及び制御装置
US5744991A (en) * 1995-10-16 1998-04-28 Altera Corporation System for distributing clocks using a delay lock loop in a programmable logic circuit
JPH09251651A (ja) * 1996-03-15 1997-09-22 Toshiba Corp 位相差電圧生成回路
US6000022A (en) * 1997-10-10 1999-12-07 Micron Technology, Inc. Method and apparatus for coupling signals between two circuits operating in different clock domains
JPH11120769A (ja) * 1997-10-13 1999-04-30 Mitsubishi Electric Corp 同期型半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102763337A (zh) * 2010-02-24 2012-10-31 松下电器产业株式会社 时间差数字转换级及具备它的时间差数字转换器
CN108809316A (zh) * 2017-05-04 2018-11-13 亚德诺半导体集团 多串多输出数模转换器

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